JP5952035B2 - ローパスフィルタ回路及びボルテージレギュレータ - Google Patents
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Description
従来のローパスフィルタ回路を備えたボルテージレギュレータは、グラウンド端子100、電源端子101、出力端子102、ローパスフィルタ回路403、アンプ105、出力トランジスタ106と基準電圧発生回路407を、備えている。(例えば、特許文献2参照)
基準電圧発生回路407において、基準電圧源108の出力電圧Vrefと、出力電圧Vrefを抵抗151、152で分圧した分圧電圧Vfbとの電圧が等しくなるように、アンプ104はPMOSトランジスタ120のゲートの端子の電圧を制御する。VfbとVrefが等しいことから、抵抗151と152の抵抗値をそれぞれR1、R2とすると、PMOSトランジスタ120のドレイン端子の電圧Vref2は式(1)のようにR1とR2の分圧比で決定される。
一般に集積回路において、抵抗素子の絶対値のばらつきは大きいが、抵抗比は比較的精度を良くすることが可能なため、抵抗151と152の抵抗比を調整することで、Vref2の電圧は任意の値に精度良く設定することが出来る。ローパスフィルタ回路403の入力端子112と出力端子の113の定常状態における電圧は等しいため、アンプ105の反転入力端子の電圧は基準電圧Vref2と等しくなる。
上記のメカニズムは正孔について述べたものであるが、電子についても同様である。
本発明のローパスフィルタ回路103は、PMOSトランジスタ121、122、電流源111、容量161、入力端子112、バックゲート入力端子114と出力端子113を備えている。
従来技術との違いは、PMOSトランジスタ121と122のバックゲート端子が、ソース端子よりも高い電位になることである。
ここで、P0は規格化定数、Tは温度、Kbはボルツマン定数、Vcwはチャネル−Nウェル間の電位差である。式(2)から、高温、且つ、Vcwが小さい程熱励起確率が大きくなり、リーク電流は式(2)の確率Pに比例して大きくなる。本発明の回路では、チャネル−Nウェル間Vcwが大きくなるため、リーク電流が小さくなる。リーク電流が小さいと、ローパスフィルタ回路の入出力端子間に電位差は殆ど発生しないことから、ローパスフィルタ回路の出力電圧のシフトは殆ど生じないという効果が得られる。
本発明のボルテージレギュレータは、グラウンド端子100、電源端子101、出力端子102、ローパスフィルタ回路103、アンプ105、出力トランジスタ106と基準電圧発生回路107を、備えている。
ここで、抵抗153の両端に発生する電圧が、ローパスフィルタ回路103内のPMOSトランジスタ121、122のソース・バックゲート端子間電圧となる。
第二の実施例のボルテージレギュレータは、ローパスフィルタ回路103、アンプ105、出力トランジスタ106、基準電圧発生回路307を備えている。基準電圧発生回路307は、ED型基準電圧回路を構成しており、NMOSデプレッショントランジスタ123と124と、NMOSエンハンスメントトランジスタ125と、を備えている。
NMOSエンハンスメントトランジスタ125のソース端子はグラウンド端子に、ゲート端子とドレイン端子はローパスフィルタ回路103の入力端子112に接続する。NMOSデプレッショントランジスタ124のソース端子とゲート端子はNMOSエンハンスメントトランジスタ125のドレイン端子とNMOSデプレッショントランジスタ123のゲート端子に、ドレイン端子はNMOSデプレッショントランジスタ123のソース端子と、ローパスフィルタ回路103のバックゲート入力端子114と、に接続する。NMOSデプレッショントランジスタ123のドレイン端子は、電源端子101に接続する。
NMOSデプレッショントランジスタ124の両端に発生する電位差が、ローパスフィルタ回路103内のPMOSトランジスタのソース・バックゲート端子間電圧となる。ここで、直列に接続したNMOSデプレッショントランジスタ123と124は、バックゲート入力端子114に接続するのでなければ本来は単一の素子で形成されている。そのため、素子を分割した分だけ素子レイアウトは異なるが、チップ面積の増大には殆ど寄与しない。
101 電源端子
102 出力端子
103 ローパスフィルタ回路
104、105 アンプ
106 出力トランジスタ
107、307 基準電圧発生回路
Claims (4)
- 第一のPMOSトランジスタと、第二のPMOSトランジスタと、容量と電流源を有するローパスフィルタ回路であって、
前記第一のPMOSトランジスタは、ソースを入力端子に接続され、ドレインを出力端子に接続され、ゲートを前記電流源の一方の端子に接続され、
前記第二のPMOSトランジスタは、ソースを前記入力端子に接続され、ゲートおよびドレインを前記電流源の一方の端子に接続され、
前記容量は、前記出力端子と接地端子の間に接続され、
前記電流源の他方の端子は接地され、
前記第一のPMOSトランジスタと前記第二のPMOSトランジスタのバックゲート端子の電位は同電位で、前記第一のPMOSトランジスタと前記第二のPMOSトランジスタのソースの電位よりも高い、
ことを特徴とするローパスフィルタ回路。 - 基準電圧発生回路と、アンプと、出力トランジスタと、請求項1記載のローパスフィルタ回路を有するボルテージレギュレータであって、
前記基準電圧発生回路は、第一の基準電圧と、前記第一の基準電圧よりも高い第二の基準電圧と、を発生し、
前記ローパスフィルタ回路は、前記入力端子に前記第一の基準電圧が入力され、前記出力端子が前記アンプの第一の入力端子に接続され、
前記出力トランジスタは、ゲートが前記アンプの出力端子に接続され、ソースが電源に接続され、ドレインが前記ボルテージレギュレータの出力端子及び前記アンプの第二の入力端子に接続され、
前記第一のPMOSトランジスタと前記第二のPMOSトランジスタの基板に前記第二の基準電圧が接続される、
ことを特徴とするボルテージレギュレータ。 - 前記基準電圧発生回路は、直列接続された複数の抵抗を備え、前記第一の基準電圧と前記第二の基準電圧は前記複数の抵抗から出力される、
ことを特徴とする請求項2記載のボルテージレギュレータ。 - 前記基準電圧発生回路は、ゲートが共通に接続された第一のNMOSデプレッショントランジスタと第二のNMOSデプレッショントランジスタとNMOSエンハンスメントトランジスタを有し、
前記第一のNMOSデプレッショントランジスタは、ドレインが電源に接続され、ソースが前記第二のNMOSデプレッショントランジスタのドレインに接続され、
前記第二のNMOSデプレッショントランジスタは、ゲートとソースが前記NMOSエンハンスメントトランジスタのゲートとドレインと接続され、
前記NMOSエンハンスメントトランジスタは、ソースが接地され、
前記NMOSエンハンスメントトランジスタのドレインから前記第一の基準電圧が出力され、前記第二のNMOSデプレッショントランジスタのドレインから前記第二の基準電圧が出力される、
ことを特徴とする請求項2記載のボルテージレギュレータ。
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