KR20130105394A - 저역 통과 필터 회로 및 전압 레귤레이터 - Google Patents

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Abstract

[과제] 고온시의 기판 리크 전류에 따른 출력 전압 시프트가 작은 저역 통과 필터 회로, 및 이 저역 통과 필터 회로를 이용한 고온시의 출력 전압 시프트가 작은 전압 레귤레이터를 제공하는 것이다.
[해결 수단] PMOS 트랜지스터를 저항 소자로서 이용한 저역 통과 필터 회로에 있어서, PMOS 트랜지스터의 백 게이트 단자를, PMOS 트랜지스터의 소스보다 높은 전압으로 하는 구성으로 했다. 또, 기준 전압 회로의 출력에 저역 통과 필터 회로를 장착한 전압 레귤레이터에 있어서, PMOS 트랜지스터의 소스보다 높은 백 게이트 단자의 전압을, 그 기준 전압 회로로부터 생성하는 구성으로 했다.

Description

저역 통과 필터 회로 및 전압 레귤레이터{LOW PASS FILTER CIRCUIT AND VOLTAGE REGULATOR}
본 발명은, 반도체 집적 회로에 있어서의 저역 통과 필터 회로, 및, 저역 통과 필터 회로를 구비한 전압 레귤레이터에 관한 것이다.
고주파 회로나 무선 장치를 탑재한 전자기기에 있어서는 저(低)노이즈 전원을 필요로 하여, 노이즈 특성이 양호한 LDO(저드롭아웃 전압) 전압 레귤레이터가 이용된다. 전압 레귤레이터의 출력 노이즈는, 내부 기준 전압 회로에서 발생하는 1/f노이즈와, 출력 전압을 결정하기 위한 저항 분압 회로에서 발생하는 저항열 잡음이 주요인이다. 근년 휴대 전자기기의 사용 시간의 연장이 요구되고 있는 것에 맞춰, 양극 트랜지스터 집적 회로보다, 보다 소비 전류가 작은 CMOS 트랜지스터 집적 회로가 사용되는 경향이 높아지고 있는데, 양극 트랜지스터 회로보다 CMOS 트랜지스터 회로가 1/f노이즈가 큰 것이 알려져 있다. 그로 인해, CMOS 트랜지스터 회로의 전압 레귤레이터의 노이즈를 억제하는 것이 요구되고 있다. 일반적으로 1/f노이즈는 MOS 트랜지스터의 채널의 계면효과에 의한다고 생각되어 지며, 저주파수 영역에서 큰 것이 특징이다. 보다 저노이즈 전압을 얻기 위해, 내부 기준 전압 회로의 출력에 저역 통과 필터 회로를 접속한 구성을 이용하는 것이 알려져 있다(특허 문헌 1 참조). 단, 1/f노이즈는 저주파수 영역에서 크기 때문에, 저역 통과 필터 회로에서 노이즈를 충분히 억제하기 위해서는, 컷 오프 주파수를 예를 들어 수Hz 내지 수10Hz 정도의 매우 낮은 주파수로 해야만 한다.
먼저, 종래의 저역 통과 필터 회로에 대해 설명한다. 도 4는, 종래의 저역 통과 필터 회로를 구비한 전압 레귤레이터를 도시하는 도이다.
종래의 저역 통과 필터 회로를 구비한 전압 레귤레이터는, 그라운드 단자(100), 전원 단자(101), 출력 단자(102), 저역 통과 필터 회로(403), 앰프(105), 출력 트랜지스터(106)와 기준 전압 발생 회로(407)를, 구비하고 있다.(예를 들어, 특허 문헌 2 참조)
종래의 저역 통과 필터 회로를 구비한 전압 레귤레이터의 동작을 설명한다.
기준 전압 발생 회로(407)에 있어서, 기준 전압원(108)의 출력 전압(Vref)과, 출력 전압(Vref)을 저항(151, 152)으로 분압한 분압 전압(Vfb)의 전압이 같아지도록, 앰프(104)는 PMOS 트랜지스터(120)의 게이트 단자의 전압을 제어한다. Vfb와 Vref가 같기 때문에, 저항(151과 152)의 저항치를 각각 R1, R2로 하면, PMOS 트랜지스터(120)의 드레인 단자의 전압(Vref2)은 식(1)과 같이 R1과 R2의 분압비로 결정된다.
Vref2=Vref·(R1+R2)/R2…(1)
일반적으로 집적 회로에 있어서, 저항 소자의 절대치의 편차는 크지만, 저항비는 비교적 정도(精度)를 좋게 하는 것이 가능하기 때문에, 저항(151과 152)의 저항비를 조정함으로써, Vref2의 전압은 임의의 값으로 정도 좋게 설정할 수 있다. 저역 통과 필터 회로(403)의 입력 단자(112)와 출력 단자의(113)의 정상 상태에 있어서의 전압은 같기 때문에, 앰프(105)의 반전 입력 단자의 전압은 기준 전압(Vref2)과 같아진다.
저역 통과 필터 회로(403)의 출력 단자(113)의 전압과 전압 레귤레이터의 출력 단자(102)의 전압(Vout)이 같아지도록, 앰프(105)는 출력 트랜지스터(106)의 게이트 단자의 전압을 제어한다. 따라서, 출력 전압(Vout)은 Vref2와 같아진다. 상기 서술한 바와 같이, Vref2는 저항(151, 152)의 저항비로 결정되기 때문에, 출력 전압(Vout)은 저항의 저항비의 조정에 의해 임의로 조정될 수 있다.
다음에, 저역 통과 필터 회로의 동작을 설명한다. 전류원(111)은 예를 들어 서브nA 내지 수nA 정도의 매우 작은 전류(I1)가 흐르도록 설계한다. 전류(I1)와 PMOS 트랜지스터(122)의 드레인 전류는 같아지기 때문에, PMOS 트랜지스터(122)는 약(弱)반전 영역에서 동작함과 더불어, 온 저항은 예를 들어 수100MΩ 정도로 매우 커진다. PMOS 트랜지스터(122)와 커런트미러 접속한 PMOS 트랜지스터(121)의 온 저항(Ron)도 마찬가지로 매우 커지기 때문에, 온 저항(Ron)과 커패시터(161)로 결정되는 저역 통과 필터의 컷 오프 주파수(fc)는 매우 낮아진다.
저역 통과 필터 회로(403)에 의해, 기준 전압(Vref2)에 포함되는 기준 전압 발생 회로(407)에서 발생하는 1/f노이즈와 저항(151, 152)의 저항 분압 회로에서 발생하는 열잡음이 억제되기 때문에, 출력 단자(102)에 나타나는 노이즈는 작아진다. 따라서, 출력 잡음이 작은 전압 레귤레이터가 얻어진다.
일본국 특허공개 평5-127761호 공보 미국 특허 제7397226호 명세서
종래의 저역 통과 필터 회로를 구비한 전압 레귤레이터에서는, 고온시에, PMOS 트랜지스터의 기판 리크 전류에 의해 출력 전압이 시프트한다.
PMOS 트랜지스터의 p형 도전성의 소스, 채널, 드레인의 각 영역과, n형 도전성의 웰 사이에 기생 다이오드가 형성되고, 여기에 열여기 전류가 다이오드의 순방향으로 흐른다. 열여기 전류는 온도의 상승에 따라 지수 함수적으로 증대하기 때문에, 고온에서 순방향 전류는 커진다. PMOS 트랜지스터에 있어서는 순방향 전류에 의해 정공(正孔)이 n형 도전성 웰에 유입한다. n형 도전성 웰에 유입한 정공은 웰과 p형 도전성 기판 사이의 역방향의 기생 다이오드를 통하여 그라운드를 흐르던지, N웰 중의 다수 캐리어인 전자와 재결합 소멸함으로써 재결합 전류를 발생시키고, 합산하여 기판 리크 전류가 된다. 특히, 저역 통과 필터 회로의 컷 오프 주파수를 충분히 작게 하기 위해, PMOS 트랜지스터를 약반전 영역에서 동작시키면, 소스와 웰 사이의 전위차보다 채널 영역과 웰 사이의 전위차가 작아지기 때문에, 채널 영역으로부터의 기판 리크 전류가 커진다. 종래의 회로에서는 저역 통과 필터의 입력 단자의 전위, 즉, 저역 통과 필터의 PMOS 트랜지스터의 소스 전위가 일정해지도록 제어되지만, 채널 영역으로부터 리크 전류가 흘렀을 경우, 채널, 및, 드레인의 전위는 저하한다. 드레인의 전위가 저하하면 저역 통과 필터 회로의 출력 전압이 저하하기 때문에, 상기 전압 레귤레이터의 동작에 따라, 전압 레귤레이터의 출력 전압도 저하한다.
상기의 메카니즘은 정공에 대해 기술하였으나, 전자에 대해서도 마찬가지이다.
종래의 과제를 해결하기 위해, 저역 통과 필터 회로 내의 PMOS 트랜지스터의 백 게이트 단자를, PMOS 트랜지스터의 소스보다 높은 전위에 고정하는 구성으로 했다. 또, 저역 통과 필터 회로를 장착한 전압 레귤레이터에 있어서, 백 게이트 단자 전위를 기존의 기준 전압 회로, 또는, 분압 회로로부터 생성하는 것을 특징으로 하는 구성으로 했다.
본 발명의 저역 통과 필터 회로를 구비한 전압 레귤레이터에서는, 고온에서 저역 통과 필터 회로에 있어서의 리크 전류가 작아지기 때문에, 종래보다 고온 환경에서의 출력 전압 정도가 좋아진다. 또, 저노이즈 전압 레귤레이터 회로 내의 기존의 회로로부터 저역 통과 필터 회로 내의 PMOS 트랜지스터의 백 게이트 전위를 생성하기 때문에, 백 게이트 전위를 생성하기 위한 전용의 회로가 불필요하고, IC의 칩 면적이 거의 증대하지 않아, 제조 비용이 커지는 일이 없다.
도 1은 본 실시 형태의 저역 통과 필터 회로를 도시하는 회로도이다.
도 2는 본 실시 형태의 저역 통과 필터 회로를 구비한 전압 레귤레이터를 도시하는 회로도이다.
도 3은 본 실시 형태의 저역 통과 필터 회로를 구비한 전압 레귤레이터의 다른 예를 도시하는 회로도이다.
도 4는 종래의 저역 통과 필터 회로를 구비한 전압 레귤레이터를 도시하는 회로도이다.
도 1은, 본 실시 형태의 저역 통과 필터 회로를 도시하는 도이다.
본 실시 형태의 저역 통과 필터 회로(103)는, PMOS 트랜지스터(121, 122), 전류원(111), 커패시터(161), 입력 단자(112), 백 게이트 입력 단자(114)와 출력 단자(113)를 구비하고 있다.
PMOS 트랜지스터(121, 122)의 소스 단자는 입력 단자(112)와, 기판 단자는 백 게이트 입력 단자(114)와, 게이트 단자는 전류원(111)의 한쪽 단자와, PMOS 트랜지스터(122)의 드레인 단자와 접속한다. 전류원(111)의 다른쪽 단자는, 그라운드 단자(100)에 접속한다. PMOS 트랜지스터(121)의 드레인 단자는, 출력 단자(113)와, 커패시터(161)의 한쪽 단자에 접속한다. 커패시터(161)의 다른쪽 단자는 그라운드 단자에 접속한다.
또, 입력 단자(112)와 백 게이트 입력 단자(114)의 사이에는 백 게이트 전압원(109)이 접속된다.
종래 기술과의 차이는, PMOS 트랜지스터(121과 122)의 백 게이트 단자가, 소스 단자보다 높은 전위가 되는 것이다.
PMOS 트랜지스터(121)의 강(强)반전 동작 조건에 있어서, p형 도전성의 채널 영역이 형성된다. 열에너지에 의해 채널 영역의 정공이 열여기되고, N웰에 흘러드는 확률 P는, 근사적으로 하기의 식(2)으로 주어진다.
P=P0·exp｛-Vcw/(Kb·T)｝…(2)
여기서, P0은 규격화 상수, T는 온도, Kb는 볼츠만 상수, Vcw는 채널-N웰간의 전위차이다. 식(2)로부터, 고온, 또한, Vcw가 작을수록 열여기 확률이 커지고, 리크 전류는 식(2)의 확률 P에 비례하여 커진다. 본 실시 형태의 회로에서는, 채널-N웰간 Vcw가 커지기 때문에, 리크 전류가 작아진다. 리크 전류가 작으면, 저역 통과 필터 회로의 입출력 단자 사이에 전위차는 거의 발생하지 않기 때문에, 저역 통과 필터 회로의 출력 전압의 시프트는 거의 발생하지 않는다고 하는 효과가 얻어진다.
또, 도시하지 않았으나, 전압원(109)으로부터의 노이즈 신호가 출력 단자(113)에 전파하는 것을 방지하기 위해, 전압원(109)과 PMOS 트랜지스터(121)의 백 게이트 단자의 사이에 저항, 또는, 저역 통과 필터 회로를 접속해도 된다.
도 2는, 본 실시 형태의 저역 통과 필터 회로를 구비한 전압 레귤레이터를 도시하는 회로도이다.
본 실시 형태의 전압 레귤레이터는, 그라운드 단자(100), 전원 단자(101), 출력 단자(102), 저역 통과 필터 회로(103), 앰프(105), 출력 트랜지스터(106)와 기준 전압 발생 회로(107)를, 구비하고 있다.
기준 전압 발생 회로(107)는, 기준 전압원(108), 앰프(104), PMOS 트랜지스터(120), 저항(151, 152, 153)을 구비한다. PMOS 트랜지스터(120)는 소스가 전원(101)에 접속되고, 드레인이 저항(153)의 한쪽 단자에 접속되며, 저항(153)의 다른쪽 단자는 저항(151)에 직렬 접속되고, 저항(151)은 또한 직렬 접속된 저항(152)을 통해 접지된다. 저항(153)과 저항(151)의 접점은 저역 통과 필터 회로(103)의 입력 단자(112)에 접속되고, PMOS 트랜지스터(120), 저항(153)의 접점은 저역 통과 필터 회로(103)의 입력 단자(114)에 접속된다.
여기서, 저항(153)의 양단에 발생하는 전압이, 저역 통과 필터 회로(103) 내의 PMOS 트랜지스터(121, 122)의 소스·백 게이트 단자간 전압이 된다.
본 실시 형태의 전압 레귤레이터의 구성을 이용함으로써, 저역 통과 필터 회로의 고온에서의 리크 전류를 억제하는 것이 가능해지고, 저노이즈의 전압 레귤레이터의 출력 전압의 저하를 방지할 수 있다. 또, 저역 통과 필터 회로의 PMOS 트랜지스터의 백 게이트 전위를 기준 전압 발생 회로(107) 내의 저항 분할에 의해 생성하기 때문에, 백 게이트 전압을 생성하기 위한 전용 회로의 추가가 필요없고, 칩 면적의 증대가 억제되기 때문에, 제조 비용에도 영향을 주지 않는다.
도 3은, 본 실시 형태의 저역 통과 필터 회로를 구비한 전압 레귤레이터의 다른 예를 도시하는 회로도이다.
본 실시 형태의 전압 레귤레이터는, 저역 통과 필터 회로(103), 앰프(105), 출력 트랜지스터(106), 기준 전압 발생 회로(307)를 구비하고 있다. 기준 전압 발생 회로(307)는, ED형 기준 전압 회로를 구성하고 있고, NMOS 공핍형 트랜지스터(123과 124)와, NMOS 증가형 트랜지스터(125)를 구비하고 있다.
기준 전압 발생 회로(307)의 접속에 대해 설명한다.
NMOS 증가형 트랜지스터(125)의 소스 단자는 그라운드 단자에, 게이트 단자와 드레인 단자는 저역 통과 필터 회로(103)의 입력 단자(112)에 접속한다. NMOS 공핍형 트랜지스터(124)의 소스 단자와 게이트 단자는 NMOS 증가형 트랜지스터(125)의 드레인 단자와 NMOS 공핍형 트랜지스터(123)의 게이트 단자에, 드레인 단자는 NMOS 공핍형 트랜지스터(123)의 소스 단자와, 저역 통과 필터 회로(103)의 백 게이트 입력 단자(114)에 접속한다. NMOS 공핍형 트랜지스터(123)의 드레인 단자는, 전원 단자(101)에 접속한다.
본 실시 형태의 전압 레귤레이터의 특징을 설명한다.
NMOS 공핍형 트랜지스터(124)의 양단에 발생하는 전위차가, 저역 통과 필터 회로(103) 내의 PMOS 트랜지스터의 소스·백 게이트 단자간 전압이 된다. 여기서, 직렬로 접속한 NMOS 공핍형 트랜지스터(123과 124)는, 백 게이트 입력 단자(114)에 접속하지 않으면 본래는 단일의 소자로 형성되어 있다. 그로 인해, 소자를 분할한 만큼 소자 레이아웃은 상이하지만, 칩 면적의 증대에는 거의 기여하지 않는다.
ED형 기준 전압 회로에서는 NMOS 증가형 트랜지스터와 NMOS 공핍형 트랜지스터에 있어서 1/f노이즈가 발생하고, 전압 레귤레이터의 출력 노이즈의 주요인이 된다. 도 3의 구성에서는, 저역 통과 필터 회로(103)에 의해, 1/f노이즈를 억제하는 것이 가능하다.
100 그라운드 단자
101 전원 단자
102 출력 단자
103 저역 통과 필터 회로
104, 105 앰프
106 출력 트랜지스터
107, 307 기준 전압 발생 회로

Claims (4)

  1. 제1의 PMOS 트랜지스터와, 제2의 PMOS 트랜지스터와, 커패시터와 전류원을 가지는 저역 통과 필터 회로로서,
    상기 제1의 PMOS 트랜지스터는, 소스가 저역 통과 필터 회로의 입력 단자에 접속되고, 드레인이 저역 통과 필터 회로의 출력 단자에 접속되며, 게이트가 상기 전류원의 한쪽 단자에 접속되고,
    상기 제2의 PMOS 트랜지스터는, 소스가 상기 입력 단자에 접속되며, 게이트 및 드레인이 상기 전류원의 한쪽 단자에 접속되고,
    상기 커패시터는, 상기 출력 단자와 접지 단자의 사이에 접속되며,
    상기 전류원의 다른쪽 단자는 접지되고,
    상기 제1의 PMOS 트랜지스터와 상기 제2의 PMOS 트랜지스터의 기판 전위는 동전위이며, 소스의 전위보다 높은 것을 특징으로 하는 저역 통과 필터 회로.
  2. 기준 전압 발생 회로와, 앰프와, 출력 트랜지스터와, 청구항 1에 기재된 저역 통과 필터 회로를 가지는 전압 레귤레이터로서,
    상기 기준 전압 발생 회로는, 제1의 기준 전압과, 상기 제1의 기준 전압보다 높은 제2의 기준 전압을 발생시키고,
    상기 저역 통과 필터 회로는, 상기 입력 단자에 상기 제1의 기준 전압이 입력되며, 상기 출력 단자가 상기 앰프의 제1의 입력 단자에 접속되고,
    상기 출력 트랜지스터는, 게이트가 상기 앰프의 출력 단자에 접속되며, 소스가 전원에 접속되고, 드레인이 상기 전압 레귤레이터의 출력 단자 및 상기 앰프의 제2의 입력 단자에 접속되며,
    상기 제1의 PMOS 트랜지스터와 상기 제2의 PMOS 트랜지스터의 기판에 상기 제2의 기준 전압이 접속되는 것을 특징으로 하는 전압 레귤레이터.
  3. 청구항 2에 있어서,
    상기 기준 전압 발생 회로는, 직렬 접속된 복수의 저항을 구비하고, 상기 제1의 기준 전압과 상기 제2의 기준 전압은 상기 복수의 저항으로부터 출력되는 것을 특징으로 하는 전압 레귤레이터.
  4. 청구항 2에 있어서,
    상기 기준 전압 발생 회로는, 게이트가 공통으로 접속된 제1의 NMOS 공핍형 트랜지스터와 제2의 NMOS 공핍형 트랜지스터와 NMOS 증가형 트랜지스터를 가지고,
    상기 제1의 NMOS 공핍형 트랜지스터는, 드레인이 전원에 접속되고, 소스가 상기 제2의 NMOS 공핍형 트랜지스터의 드레인에 접속되며,
    상기 제2의 NMOS 공핍형 트랜지스터는, 게이트와 소스가 상기 NMOS 증가형 트랜지스터의 게이트와 드레인에 접속되고,
    상기 NMOS 증가형 트랜지스터는, 소스가 접지되며,
    상기 NMOS 증가형 트랜지스터의 드레인으로부터 상기 제1의 기준 전압이 출력되고, 상기 제2의 NMOS 공핍형 트랜지스터의 드레인으로부터 상기 제2의 기준 전압이 출력되는 것을 특징으로 하는 전압 레귤레이터.
KR1020130024387A 2012-03-12 2013-03-07 저역 통과 필터 회로 및 전압 레귤레이터 KR101956933B1 (ko)

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