CN111090296B - 基准电压电路及电源接通复位电路 - Google Patents

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Abstract

基准电压电路具备：耗尽型的第一MOS晶体管，其漏极与电源电压连接，栅极接地；第一降压电路，其一端与第一MOS晶体管的源极连接，另一端与输出第一基准电压的第一输出端子连接；以及耗尽型的第二MOS晶体管，其漏极与第一输出端子连接，栅极及源极接地。

Description

基准电压电路及电源接通复位电路
技术领域
本发明涉及基准电压电路及电源接通复位电路。
背景技术
在半导体集成电路中有时采用基准电压电路。基准电压电路的特性是决定半导体集成电路的性能的要素之一。
图3是采用了现有的基准电压电路110的电源接通复位电路100的结构。电源接通复位电路100的结构例如记载于日本特开2013－179561号公报中。电源接通复位电路100由输出基准电压的基准电压电路110、和基于从基准电压电路110输出的基准电压输出复位信号的复位信号输出电路120构成。
基准电压电路110由耗尽型N沟道MOS晶体管（以下，DNMOS）111和增强型N沟道MOS晶体管（以下，ENMOS）112构成。
在电源电压VDD投入到电源端子101之后，具有该电源电压VDD的电压上升的过渡状态。在该过渡状态中，电源电压VDD低于预先设定的既定电压即解除复位的电压的情况下，复位信号输出电路120被构成为输出复位信号。复位信号，是使与输出端子103连接的其他电路（未图示）转变到复位状态的信号或转变到解除复位状态的复位解除状态的信号。
另外，复位信号输出电路120在电源端子101的电源电压达到既定电压的时候，输出使其他电路转变到复位解除状态的复位信号。
因此，基准电压电路110有必要在电源电压VDD上升到解除复位的电压为止的过程中，输出基准电压，以在其他电路成为异常动作的电压电平的电源电压VDD下不进行解除复位。
即，基准电压电路110最好在电源电压VDD成为上述解除复位的电压时，将与该解除复位的电压对应的既定基准电压供给到下一级的复位信号输出电路120。
【现有技术文献】
【专利文献】
【专利文献1】日本特开2013－179561号公报。
发明内容
【发明要解决的课题】
然而，在基准电压电路110中，因为工艺偏差等而存在DNMOS111及ENMOS112的阈值电压出现变动的情况。在该情况下，可能对应于设计上预先设定的电源电压而无法输出基准电压。
在比设计中的既定电压高的电源电压下，输出进行复位解除的基准电压的情况下，则电源电压会达到其他电路不进行异常动作的电压，但是有延迟其他电路的启动的担忧。
另一方面，在比设计中的既定电压低的电源电压下，输出进行复位解除的基准电压的情况下，则电源电压达不到其他电路不进行异常动作的电压，因此有该其他电路进行异常动作的担忧。
本发明鉴于这样的情况而成，目的在于提供在电源电压VDD上升的过渡状态中，不同批（lot）间能够稳定输出预先设定的基准电压的基准电压电路及电源接通复位电路。
【用于解决课题的方案】
本发明的基准电压电路，其特征在于，具备：耗尽型的第一MOS晶体管，其漏极与电源端子连接，栅极接地；第一降压电路，其一端与所述第一MOS晶体管的源极连接，另一端与输出第一基准电压的第一输出端子连接；以及耗尽型的第二MOS晶体管，其漏极与所述第一输出端子连接，栅极及源极接地。
【发明效果】
依据本发明，能够提供在电源电压VDD上升的过渡状态中，在不同批间能够稳定输出预先设定的基准电压的基准电压电路及电源接通复位电路。
附图说明
【图1】是示出依据第一实施方式的基准电压电路的结构例的电路图。
【图2】是示出依据第二实施方式的基准电压电路的结构例的电路图。
【图3】是示出采用了现有的基准电压电路的电源接通复位电路的结构的电路图。
具体实施方式
＜第一实施方式＞
以下，参照附图，对本发明的第一实施方式进行说明。
图1是示出依据本发明的第一实施方式的、作为基准电压电路的一个例子的基准电压电路1的结构的电路图。
基准电压电路1具备：作为第一MOS晶体管的DNMOS11；作为第二MOS晶体管的DNMOS12；第一降压电路；以及作为第三MOS晶体管的DNMOS13。DNMOS11、12及13分别为耗尽型的N沟道MOS晶体管。
DNMOS11的漏极D连接到电源端子101，栅极G与接地端子102连接。
关于DNMOS13，作为第一降压电路的一端的漏极D及栅极G与DNMOS11的源极S连接，作为第一降压电路的另一端的源极S与作为第一输出端子的输出端子151连接。
DNMOS12的漏极D与输出端子151连接，栅极G及源极S与接地端子102连接。该DNMOS12作为使漏极电流ID1为恒流的恒流源进行动作。
另外，DNMOS11、DNMOS12及DNMOS13的各个晶体管中，背栅极BG与接地端子102连接。
DNMOS11、DNMOS12及DNMOS13分别如已说明的那样，因为工艺的偏差，其阈值电压Vth发生变动。DNMOS11、DNMOS12及DNMOS13的阈值电压Vth的各变动联动。
在以下的说明中，作为阈值电压Vth，将与设计值的阈值电压Vth_typ比较较高的阈值电压设为阈值电压Vth_H，将与阈值电压Vth_typ比较较低的阈值电压设为阈值电压Vth_L。
另外，关于DNMOS12，随着阈值电压Vth变高，漏极电流ID也增加，另一方面，随着阈值电压Vth变低，漏极电流ID也下降。
从输出端子151输出作为第一基准电压的基准电压Vref1。基准电压Vref1为从连接点P1的电压VT1减去由DNMOS12的漏极电流ID1和DNMOS13的电阻值R1形成的电压降ID1・R1的电压。因而，基准电压Vref1可由以下的（1）式
Vref1＝VT1－ID1・R1 （1）
表示。
在此，如果电源电压VDD为超过DNMOS11的阈值电压Vth的绝对值的电压，则连接点P1的电压VT1成为DNMOS11的阈值电压Vth的绝对值的电压。
例如，在阈值电压Vth成为阈值电压Vth_H的情况下，电压VT1上升，但是漏极电流ID1也与阈值电压Vth的上升联动而增加。
因此，由（1）式判断那样，阈值电压Vth的增加的电压，因漏极电流的增加带来的电压降的增加的量而被消除，抑制基准电压Vref1的变化。
另一方面，在阈值电压Vth成为阈值电压Vth_L的情况下，电压VT1会下降，但是漏极电流ID1也与阈值电压Vth的下降联动而减少。
因此，由（1）式判断那样，阈值电压VTh的下降的电压，因漏极电流的减少带来的电压降的减少的量而被消除，与阈值电压Vth增加的情况同样，抑制基准电压Vref1的变化。
在此，关于DNMOS13，随着阈值电压Vth增加，电阻值R1下降，随着阈值电压Vth下降，电阻值R1增加。
因此，DNMOS13减小阈值电压Vth的变动带来的、基准电压Vref1的变动量的消除效果。
然而，阈值电压Vth_H中的漏极电流ID1_H及阈值电压Vth_L中的漏极电流ID1_L的比例α（＝ID1_H/ID1_L）、和电阻值R1_H及电阻值R1_L的比例β（＝R1_H/R1_L），成为α・β＞1。
因此，针对阈值电压Vth的增加，基准电压电路1抑制基准电压Vref1的上升，另一方面，针对阈值电压Vth的下降，基准电压电路1抑制基准电压Vref1的下降。针对阈值电压Vth的变动，基准电压电路1也能够与电源电压VDD对应地输出同样的基准电压Vref1。
即，依据本实施方式，在工艺偏差造成的批（或者晶圆）间的阈值电压Vth的变动中，通过与基准电压电路1中的DNMOS11的阈值电压Vth的增加联动而漏极电流ID1增加的DNMOS12，能够降低（消除）对于基准电压Vref1的变动的影响，因此能够以稳定的电压电平输出基准电压Vref1。
另外，对于温度造成的DNMOS11、12及13各自的阈值电压Vth（即，阈值电压Vth_L、Vth_typ、Vth_H）的变动，漏极电流ID1及电阻值R1各自的变动也联动而具有同样的变动特性。
因此，本实施方式中的基准电压电路1，针对温度的变动，也能消除漏极电流ID1及电阻值R1各自的变动，能够输出稳定的电压电平的基准电压Vref1。
另外，基准电压电路1具有连接DNMOS13的漏极和栅极的结构，但是也可以具有将栅极接地或者向栅极施加既定恒压的结构。
在上述的本实施方式中，虽然说明了作为降压电路采用DNMOS13的例子，但是只要为满足α・β＞1的结构就不局限于该例子。如果α・β＞1得到满足，则与阈值电压Vth的变动量比较，能够抑制基准电压Vref1的变动量。
因此，只要为满足α・β＞1的结构，也可以采用任何结构的降压电路。
例如，作为降压电路，也可以取代DNMOS13，采用由多晶硅、非晶硅或扩散层等形成的纯电阻。
另外，作为降压电路，也可以采用向增强型的N沟道MOS的栅极施加既定电压，而作为ON（导通）电阻的结构。
另外，通过设为连接输出端子151和复位信号输出电路120（图3）的输入端子，并能将从输出端子151供给的基准电压Vref1供给到复位信号输出电路120的结构，能够构成本实施方式的电源接通复位电路。
复位信号输出电路120具备PMOS121、电容器122及波形整形电路123。PMOS121为增强型的P沟道MOS晶体管。基准电压Vref1施加到PMOS121的栅极。在此，基准电压电路1在电源电压VDD超过DNMOS11的阈值电压Vth之后，对于复位信号输出电路120供给上述基准电压Vref1。
而且，在电源电压VDD上升到既定电压，且电源电压VDD与基准电压Vref1的电压差（VDD－Vref1）超过PMOS121的阈值电压的绝对值的情况下，PMOS121从截止状态转变到导通状态，将漏极电流供给到电容器122。
由此，电容器122通过流过PMOS121的漏极电流而被充电。在输入到波形整形电路123的电压超过预先设定的进行复位解除的电压的情况下，使复位信号从复位状态转变到解除该复位状态的电压电平。
通过上述的结构，本实施方式的电源接通复位电路从基准电压电路1供给抑制了工艺偏差造成的DNMOS11、12及13的阈值电压Vth的变动及温度变动各自的影响的基准电压Vref1。因此，本实施方式的电源接通复位电路，通过所供给的基准电压Vref1，能够与批（或者晶圆）间的工艺偏差、周围环境的温度无关地持续复位状态，直至电源电压VDD成为设计值的既定电压为止，而成为既定电压时从输出端子103供给解除复位状态的复位信号。
＜第二实施方式＞
以下，参照附图，对本发明的第二实施方式进行说明。图2是示出依据本发明的第二实施方式的基准电压电路的一个例子即基准电压电路2的结构的电路图。
相对于基准电压电路1，基准电压电路2还具备基准电压电路1A这一点成为区别，其他结构要素实质上没有区别。在以下的本实施方式的说明中，对于与基准电压电路1及复位信号输出电路120相同的结构要素标注相同标号并省略重复的说明。
基准电压电路1A具备：作为第四MOS晶体管的DNMOS11A；作为第五MOS晶体管的DNMOS12A；第二降压电路；以及作为第六MOS晶体管的DNMOS13A。DNMOS11A、12A及13A分别与基准电压电路1的DNMOS11、12、13的每一个同样，都是耗尽型的N沟道MOS晶体管。
DNMOS11A的漏极D连接到电源端子101，栅极G与基准电压电路1的输出端子151连接。
关于DNMOS13A，作为第二降压电路的一端的漏极D及栅极G与DNMOS11A的源极S连接，作为第二降压电路的另一端的源极S与作为第二输出端子的输出端子152连接。
DNMOS12A的漏极D与输出端子152连接，栅极G及源极S与接地端子102连接。该DNMOS12A作为使漏极电流ID2为恒流的恒流源进行动作。
另外，DNMOS11A、DNMOS12A及DNMOS13A各自的背栅极BG与接地端子102连接。
在以下的说明中，与第一实施方式同样，作为阈值电压Vth，将与设计值的阈值电压Vth_typ比较较高的阈值电压设为阈值电压Vth_H，将与阈值电压Vth_typ比较较低的阈值电压设为阈值电压Vth_L。另外，DNMOS12及DNMOS12A，在阈值电压Vth变高时漏极电流ID1、ID2增加，在阈值电压Vth变低时漏极电流ID1、ID2减少。
从输出端子152输出作为第二基准电压的基准电压Vref2。基准电压Vref2成为从连接点P2的电压VT2减去由DNMOS12A的漏极电流ID2和DNMOS13A的电阻值R2形成的电压降ID2・R2的电压。
因而，基准电压Vref2可由以下的（2）式
Vref2＝VT2－ID2・R2 （2）
表示。
在此，如果电源电压VDD为超过DNMOS11A的阈值电压Vth的绝对值的电压，则对于栅极施加基准电压Vref1，因此连接点P2的电压VT2成为对于DNMOS11A的阈值电压Vth的绝对值相加基准电压Vref1的电压（Vth＋Vref1）。
在基准电压电路2中，在阈值电压Vth成为阈值电压Vth_H的情况下，与基准电压电路1同样，电压VT2上升。漏极电流ID2也与阈值电压Vth的上升联动而增加。
因此，由（2）式判断那样，阈值电压Vth的增加的电压，因漏极电流的增加带来的电压降的增加的量而被消除，抑制基准电压Vref2的变化。
另一方面，在阈值电压Vth成为阈值电压Vth_L的情况下，电压VT2下降，但是漏极电流ID2也与阈值电压Vth的下降联动而减少。
因此，阈值电压Vth的下降的电压，因漏极电流的减少带来的电压降的减少的量而被消除，与阈值电压Vth增加的情况同样，抑制基准电压Vref2的变化。
另外，DNMOS13A与DNMOS13同样，随着阈值电压Vth增加，电阻值R2下降，且随着阈值电压Vth下降，电阻值R2增加。
因此，DNMOS13A减小阈值电压Vth的变动带来的、基准电压Vref2的变动量的消除效果。
然而，阈值电压Vth_H中的漏极电流ID2_H及阈值电压Vth_L中的漏极电流ID2_L的比例αA（＝ID2_H/ID2_L）、和电阻值R2_H及电阻值R2_L的比例βA（＝R2_H/R2_L），成为αA・βA＞1。
由此，判断出基准电压电路1A的电路结构与DNMOS11A、12A及13A的阈值电压Vth的变动量比较，在抑制基准电压Vref2的变动量的方向上发挥功能。
因此，基准电压电路1A与第一实施方式同样，针对阈值电压Vth的增加，抑制基准电压Vref2的上升，另一方面，针对阈值电压Vth的下降，抑制基准电压Vref2的下降，从而针对阈值电压Vth的变动，能够与电源电压VDD对应地输出同样的基准电压Vref2。
即，本实施方式的基准电压电路2，在基准电压电路1、1A各自中，消除工艺偏差及温度造成的阈值电压Vth的变动，因此能够以稳定的电压电平输出基准电压Vref1及基准电压Vref2的每一个。
通过上述的结构，基准电压电路1A由于对DNMOS11A的栅极施加基准电压Vref1，所以与基准电压Vref1比较能够输出较高的基准电压Vref2。
因而，与基准电压电路1的一级结构相比，基准电压电路2设为连结基准电压电路1和基准电压电路1A的二级结构，从而能够与使用比基准电压Vref1高的基准电压Vref2的用途对应。
例如，若维持复位状态的电压变高，则在基准电压电路1的一级结构的基准电压电路中，可能出现难以输出高达能充分得到电源接通复位的效果的程度的基准电压Vref的情况。在该情况下，例如，如上述的基准电压电路2那样，通过采用连结基准电压电路1和基准电压电路1A的二级结构，能够得到可输出较高的基准电压Vref的基准电压电路。另外，即便采用二级结构，在基准电压Vref不足的情况下，基准电压电路也可以通过在输出端子152进一步连结一级以上的基准电压电路1A，构成为三级以上的多级。
另外，在本实施方式中，设为连接作为第二降压电路的DNMOS13A的漏极和栅极的结构，但是也可以设为将栅极接地或者向栅极施加既定恒压的结构。
在上述的本实施方式中，虽然说明了作为降压电路采用DNMOS13A的例子，但是只要为满足αA・βA＞1的结构，就不局限于该例子。如果αA・βA＞1得到满足，则与阈值电压Vth的变动量比较，能够抑制基准电压Vref2的变动量。
因此，只要为满足αA・βA＞1的结构，就与DNMOS13同样，也可以采用任何结构的降压电路。
以上，参照附图对本发明的实施方式进行了详细说明，但是具体的结构并不限于该实施方式。在实施阶段，除了上述的例子以外也能以各种方式实施，且在不脱离发明的要点的范围内，能够进行各种省略、置换、变更。这些实施方式及其变形，被包括在发明的范围及要点，同时被包括在权利要求书中记载的发明和其同等的范围。
【标号说明】
1、1A、2 基准电压电路；11、11A、12、12A、13、13A DNMOS；101 电源端子；102 接地端子；120 复位信号输出电路；151、152 输出端子。

Claims (5)

1.一种基准电压电路，其特征在于，具备：
耗尽型的第一MOS晶体管，其漏极与电源端子连接，且栅极接地；
第一降压电路，其一端与所述第一MOS晶体管的源极连接，且另一端与输出第一基准电压的第一输出端子连接；以及
耗尽型的第二MOS晶体管，其漏极与所述第一输出端子连接，且栅极及源极接地，
所述第一MOS晶体管、所述第一降压电路及所述第二MOS晶体管的各个晶体管中，背栅极与接地端子连接。
2.如权利要求1所述的基准电压电路，其特征在于：
所述第一降压电路为耗尽型的第三MOS晶体管，
该耗尽型的第三MOS晶体管，其漏极及栅极与所述第一MOS晶体管的源极连接，且源极与所述第一输出端子连接。
3.如权利要求1所述的基准电压电路，其特征在于，还具备：
耗尽型的第四MOS晶体管，其漏极与电源端子连接，且栅极与所述第一输出端子连接；
第二降压电路，其一端与所述第四MOS晶体管的源极连接，且另一端与输出第二基准电压的第二输出端子连接；以及
耗尽型的第五MOS晶体管，其漏极与所述第二输出端子连接，且栅极及源极接地。
4.如权利要求3所述的基准电压电路，其特征在于：
所述第二降压电路为耗尽型的第六MOS晶体管，
该耗尽型的第六MOS晶体管，其漏极及栅极与所述第四MOS晶体管的源极连接，且源极与所述第二输出端子连接。
5.一种电源接通复位电路，具备：
权利要求1所述的基准电压电路；以及
复位信号输出电路，通过比较所述基准电压电路输出的所述第一基准电压、和施加到所述电源端子的电源电压来输出复位信号。
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