TWI816912B - 參考電壓電路以及電源啟動重置電路 - Google Patents

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Abstract

本發明的參考電壓電路包括：空乏型第一MOS電晶體，汲極與電源電壓連接，閘極接地；第一壓降電路，一端與第一MOS電晶體的源極連接，另一端與輸出第一參考電壓的第一輸出端子連接；以及空乏型第二MOS電晶體，汲極與第一輸出端子連接，閘極及源極接地。

Description

參考電壓電路以及電源啟動重置電路
本發明是有關於一種參考電壓電路以及電源啟動重置電路（Power on reset circuit）。
於半導體積體電路中有時使用參考電壓電路。參考電壓電路的特性是決定半導體積體電路的性能的要素之一。 圖3是使用先前的參考電壓電路110的電源啟動重置電路100的構成。電源啟動重置電路100的構成例如記載於日本專利特開2013-179561號公報。電源啟動重置電路100包含：參考電壓電路110，輸出參考電壓；以及重置訊號輸出電路120，基於自參考電壓電路110輸出的參考電壓而輸出重置訊號。 參考電壓電路110包含：空乏（depletion）型N通道金屬氧化半導體電晶體（以下為DNMOS，Depletion N-channel Metal-Oxide-Semiconductor）111、及增強（enhancement）型N通道MOS電晶體（以下為ENMOS，Enhancement N-channel Metal-Oxide-Semiconductor）112。
在電源電壓VDD施加到電源端子101後，存在所述電源電壓VDD的電壓上升的過渡狀態。於所述過渡狀態中，構成為當電源電壓VDD低於預設的規定的電壓即重置解除的電壓時，重置訊號輸出電路120輸出重置訊號。重置訊號是使與輸出端子103連接的其他電路（未圖示）轉變為重置狀態的訊號或轉變為重置狀態被解除的重置解除狀態的訊號。 又，重置訊號輸出電路120於電源端子101的電源電壓達到規定的電壓的時間點，輸出使其他電路轉變為重置解除狀態的重置訊號。
因此，參考電壓電路110於電源電壓VDD上升至重置解除的電壓的過程中，需要輸出參考電壓，以使其他電路在成為異常的運作的電壓位準的電源電壓VDD下不進行重置解除。 即，參考電壓電路110在電源電壓VDD成為所述重置解除的電壓時，理想的是將與所述重置解除的電壓對應的規定的參考電壓供給至下段的重置訊號輸出電路120。 [現有技術文獻] [專利文獻]
[專利文獻1]日本專利特開2013-179561號公報
[發明所欲解決之課題]
然而，在參考電壓電路110中，有時因製程變動（process variation）等而DNMOS 111及ENMOS 112的臨限值電壓變動。此時，有可能不會與在設計中預設的電源電壓對應地輸出參考電壓。 當在高於設計中規定的電壓的電源電壓下，輸出進行重置解除的參考電壓時，有電源電壓雖達到其他電路不進行異常運作的電壓，但其他電路的啟動延遲的擔憂。 另一方面，當在低於設計中規定的電壓的電源電壓下，輸出進行重置解除的參考電壓時，有因電源電壓未達到其他電路不進行異常運作的電壓，而所述其他電路進行異常運作的擔憂。
本發明鑑於此種情況而完成，其目的在於提供一種在電源電壓VDD上升的過渡狀態中，能夠於不同的批次間穩定地輸出預設的參考電壓的參考電壓電路以及電源啟動重置電路。 [解決課題之手段]
本發明的參考電壓電路的特徵在於包括：空乏型第一金屬氧化半導體（Metal-Oxide-Semiconductor，MOS）電晶體，汲極（drain）與電源端子連接，閘極（gate）接地；第一壓降電路，一端與所述第一MOS電晶體的源極（source）連接，另一端與輸出第一參考電壓的第一輸出端子連接；以及空乏型第二MOS電晶體，汲極與所述第一輸出端子連接，閘極及源極接地。 [發明的效果]
根據所述發明，可提供一種在電源電壓VDD上升的過渡狀態中，能夠在不同的批次間穩定地輸出預設的參考電壓的參考電壓電路以及電源啟動重置電路。
＜第一實施形態＞ 以下，參照圖式對於本發明的第一實施形態進行說明。 圖1是表示根據本發明第一實施形態的作為參考電壓電路的一例的參考電壓電路1的構成的電路圖。 參考電壓電路1包括：作為第一MOS電晶體的DNMOS 11、作為第二MOS電晶體的DNMOS 12、以及作為第一壓降電路及第三MOS電晶體的DNMOS 13。DNMOS 11、DNMOS 12及DNMOS 13各者是空乏型N通道MOS電晶體。
DNMOS 11的汲極D與電源端子101連接，閘極G與接地端子102連接。 DNMOS 13的作為第一壓降電路的一端的汲極D及閘極G與DNMOS 11的源極S連接，作為第一壓降電路的另一端的源極S與作為第一輸出端子的輸出端子151連接。 DNMOS 12的汲極D與輸出端子151連接，閘極G及源極S與接地端子102連接。所述DNMOS 12作為以汲極電流ID1為恆定電流的恆定電流源而運作。
又，DNMOS 11、DNMOS 12及DNMOS 13各者的背閘極（back gate）BG與接地端子102連接。 如已述般，DNMOS 11、DNMOS 12及DNMOS 13各者因製程的變動而其臨限值電壓Vth變動。DNMOS 11、DNMOS 12及DNMOS 13的臨限值電壓Vth的各變動為連動。
於以下的說明中，作為臨限值電壓Vth，將與設計值的臨限值電壓Vth_typ相比為高的臨限值電壓設為臨限值電壓Vth_H，將與臨限值電壓Vth_typ相比為低的臨限值電壓設為臨限值電壓Vth_L。 又，DNMOS 12隨著臨限值電壓Vth變高，而汲極電流ID亦增加，另一方面，隨著臨限值電壓Vth變低，而汲極電流ID亦降低。
作為第一參考電壓的參考電壓Vref1自輸出端子151輸出。參考電壓Vref1是自連接點P1的電壓VT1減去因DNMOS 12的汲極電流ID1與DNMOS 13的電阻值R1所致的壓降ID1·R1而得到的電壓。因此，參考電壓Vref1由下述（1）式 Vref1=VT1-ID1·R1           …（1）表示。 此處，若電源電壓VDD為超過DNMOS 11的臨限值電壓Vth的絕對值的電壓，則連接點P1的電壓VT1成為DNMOS 11的臨限值電壓Vth的絕對值的電壓。
例如，當臨限值電壓Vth成為臨限值電壓Vth_H時，電壓VT1上升，汲極電流ID1亦與臨限值電壓Vth的上升連動而增加。 因此，如自（1）式可知般，臨限值電壓Vth的增加的電壓被因汲極電流的增加所致的壓降的增加部分抵消，而抑制參考電壓Vref1的變化。 另一方面，當臨限值電壓Vth成為臨限值電壓Vth_L時，電壓VT1下降，汲極電流ID1亦與臨限值電壓Vth的下降連動而減少。 因此，如自（1）式可知般，臨限值電壓VTh的降低的電壓被因汲極電流的減少所致的壓降的減少部分抵消，而與臨限值電壓Vth增加的情況同樣地，抑制參考電壓Vref1的變化。
此處，DNMOS 13隨著臨限值電壓Vth增加，而電阻值R1降低，隨著臨限值電壓Vth降低，而電阻值R1增加。 因此，DNMOS 13降低因臨限值電壓Vth的變動所致的參考電壓Vref1的變動量的抵消的效果。 然而，臨限值電壓Vth_H的汲極電流ID1_H及臨限值電壓Vth_L的汲極電流ID1_L的比率α（=ID1_H/ID1_L）、與電阻值R1_H及電阻值R1_L的比率β（=R1_H/R1_L）成為α·β＞1。
因此，參考電壓電路1可針對臨限值電壓Vth的增加而抑制參考電壓Vref1的上升，另一方面，針對臨限值電壓Vth的降低而抑制參考電壓Vref1的下降。參考電壓電路1針對臨限值電壓Vth的變動亦與電源電壓VDD對應地輸出同樣的參考電壓Vref1。 即，根據本實施形態，在因製程的變動所致的批次（或晶圓）間的臨限值電壓Vth的變動中，與參考電壓電路1的DNMOS 11的臨限值電壓Vth的增加連動，能夠藉由汲極電流ID1增加的DNMOS 12，降低（抵消）對於參考電壓Vref1的變動的影響，故能夠在穩定的電壓位準下輸出參考電壓Vref1。
又，對於因DNMOS 11、DNMOS 12及DNMOS 13各者的臨限值電壓Vth（即，臨限值電壓Vth_L、Vth_typ、Vth_H）的溫度所致的變動，亦與汲極電流ID1及電阻值R1各者的變動連動，而具有同樣的變動的特性。 因此，本實施形態的參考電壓電路1對於溫度的變動，亦能夠抵消汲極電流ID1及電阻值R1各者的變動，而可輸出穩定的電壓位準的參考電壓Vref1。
又，參考電壓電路1具有將DNMOS 13的汲極與閘極加以連接的構成，但亦可具有將閘極接地、或對閘極施加規定的恆定電壓的構成。 在上述本實施形態中，對於將DNMOS 13用作壓降電路的例子進行了說明，若為滿足α·β＞1的構成，則並不限定於所述例子。若滿足α·β＞1，則與臨限值電壓Vth的變動量相比，可抑制參考電壓Vref1的變動量。
因此，若為滿足α·β＞1的構成，則可使用任意構成的壓降電路。 例如，可將由多晶矽、非晶矽或擴散層等形成的純電阻用作壓降電路而代替DNMOS 13。 又，作為壓降電路，可採用對增強型N通道MOS的閘極施加規定的電壓作為導通（ON）電阻的構成。
又，藉由設為下述構成，即：將輸出端子151與重置訊號輸出電路120（圖3）的輸入端子加以連接，而能夠將自輸出端子151供給的參考電壓Vref1供給至重置訊號輸出電路120，而可構成本實施形態的電源啟動重置電路。 重置訊號輸出電路120包括：P通道金屬氧化半導體（P-channel Metal-Oxide-Semiconductor，PMOS）121、電容器（capacitor）122、以及波形整形電路123。PMOS 121是增強型P通道MOS電晶體。參考電壓Vref1施加至PMOS 121的閘極。此處，參考電壓電路1在電源電壓VDD超過DNMOS 11的臨限值電壓Vth後，對重置訊號輸出電路120供給所述參考電壓Vref1。
然後，電源電壓VDD上升至規定的電壓，當電源電壓VDD與參考電壓Vref1的電壓差（VDD-Vref1）超過PMOS 121的臨限值電壓的絕對值時，PMOS 121自關斷（OFF）狀態轉變為導通（ON）狀態，而將汲極電流供給至電容器122。 藉此，藉由在PMOS 121流動的汲極電流而將電容器122充電。當輸入至波形整形電路123的電壓超過預設的進行重置解除的電壓時，使重置訊號自重置狀態轉變為解除所述重置狀態的電壓位準。
根據上述構成，本實施形態的電源啟動重置電路可自參考電壓電路1供給參考電壓Vref1，所述參考電壓Vref1可抑制因製程的變動所致的DNMOS 11、DNMOS 12及DNMOS 13的臨限值電壓Vth的變動及溫度變動各者的影響。因此，本實施形態的電源啟動重置電路藉由被供給的參考電壓Vref1，可無關於批次（或晶圓）間的製程的變動、周圍環境的溫度，而持續重置狀態直至電源電壓VDD變為設計值即規定的電壓為止，且在成為規定的電壓時，自輸出端子103供給解除重置狀態的重置訊號。
＜第二實施形態＞ 以下，參照圖式對於本發明的第二實施形態進行說明。圖2是表示根據本發明第二實施形態的參考電壓電路的一例的參考電壓電路2的構成的電路圖。 參考電壓電路2相對於參考電壓電路1在更具備參考電壓電路1A的方面不同，其他構成元件實質上並無不同。在以下的本實施形態的說明中，對與參考電壓電路1及重置訊號輸出電路120相同的構成元件標註相同的符號且省略重覆的說明。 參考電壓電路1A包括：作為第四MOS電晶體的DNMOS 11A、作為第五MOS電晶體的DNMOS 12A、以及作為第二壓降電路及第六MOS電晶體的DNMOS 13A。DNMOS 11A、DNMOS 12A及DNMOS 13A各者與參考電壓電路1的DNMOS 11、DNMOS 12、DNMOS 13各者同樣地，為空乏型N通道MOS電晶體。
DNMOS 11A的汲極D與電源端子101連接，閘極G與參考電壓電路1的輸出端子151連接。 DNMOS 13A的作為第二壓降電路的一端的汲極D及閘極G與DNMOS 11A的源極S連接，作為第二壓降電路的另一端的源極S與作為第二輸出端子的輸出端子152連接。 DNMOS 12A的汲極D與輸出端子152連接，閘極G及源極S與接地端子102連接。所述DNMOS 12A作為以汲極電流ID2為恆定電流的恆定電流源而運作。 又，DNMOS 11A、DNMOS 12A及DNMOS 13A各者的背閘極BG與接地端子102連接。
於以下的說明中，與第一實施形態同樣地，作為臨限值電壓Vth，將與設計值的臨限值電壓Vth_typ相比為高的臨限值電壓設為臨限值電壓Vth_H，將與臨限值電壓Vth_typ相比為低的臨限值電壓設為臨限值電壓Vth_L。又，關於DNMOS 12及DNMOS 12A，若臨限值電壓Vth變高則汲極電流ID1、汲極電流ID2增加，若臨限值電壓Vth變低則汲極電流ID1、汲極電流ID2減少。 作為第二參考電壓的參考電壓Vref2自輸出端子152輸出。參考電壓Vref2是自連接點P2的電壓VT2減去因DNMOS 12A的汲極電流ID2與DNMOS 13A的電阻值R2所致的壓降ID2·R2而得到的電壓。
因此，參考電壓Vref2由下述（2）式 Vref2=VT2-ID2·R2           …（2）表示。 此處，若電源電壓VDD為超過DNMOS 11A的臨限值電壓Vth的絕對值的電壓，則對閘極施加參考電壓Vref1，因此連接點P2的電壓VT2成為針對DNMOS 11A的臨限值電壓Vth的絕對值加上參考電壓Vref1而得到的電壓（Vth＋Vref1）。
在參考電壓電路2中，當臨限值電壓Vth為臨限值電壓Vth_H時，與參考電壓電路1同樣地，電壓VT2上升。汲極電流ID2亦與臨限值電壓Vth的上升連動而增加。 因此，如自（2）式可知般，臨限值電壓Vth的增加的電壓被因汲極電流的增加所致的壓降的增加部分抵消，而抑制參考電壓Vref2的變化。 另一方面，當臨限值電壓Vth成為臨限值電壓Vth_L時，電壓VT2下降，汲極電流ID2亦與臨限值電壓Vth的下降連動而減少。 因此，臨限值電壓Vth的降低的電壓被汲極電流的減少所致的壓降的減少部分抵消，而與臨限值電壓Vth增加的情況同樣地，抑制參考電壓Vref2的變化。
又，DNMOS 13A與DNMOS 13同樣地，隨著臨限值電壓Vth增加，而電阻值R2降低，隨著臨限值電壓Vth降低，而電阻值R2增加。 因此，DNMOS 13A降低因臨限值電壓Vth的變動所致的參考電壓Vref2的變動量的抵消的效果。 然而，臨限值電壓Vth_H的汲極電流ID2_H及臨限值電壓Vth_L的汲極電流ID2_L的比率αA（=ID2_H/ID2_L）、與電阻值R2_H及電阻值R2_L的比率βA（=R2_H/R2_L）成為αA·βA＞1。
藉此可知，參考電壓電路1A的電路構成與DNMOS 11A、DNMOS 12A及DNMOS 13A的臨限值電壓Vth的變動量相比，在抑制參考電壓Vref2的變動量的方向上發揮功能。 因此，參考電壓電路1A與第一實施形態同樣地，可針對臨限值電壓Vth的增加而抑制參考電壓Vref2的上升，而另一方面，針對臨限值電壓Vth的降低而抑制參考電壓Vref2的下降，針對臨限值電壓Vth的變動亦與電源電壓VDD對應地輸出同樣的參考電壓Vref2。 即，本實施形態的參考電壓電路2在參考電壓電路1、參考電壓電路1A各者中，由於抵消臨限值電壓Vth的製程的變動及因溫度所致的變動，故可在穩定的電壓位準下輸出參考電壓Vref1及參考電壓Vref2各者。
藉由上述構成，由於參考電壓電路1A對DNMOS 11A的閘極施加參考電壓Vref1，故可與參考電壓Vref1相比輸出更高的參考電壓Vref2。 因此，參考電壓電路2與參考電壓電路1的一段構成相比，藉由設為將參考電壓電路1與參考電壓電路1A加以連結的兩段構成，而可對應使用較參考電壓Vref1高的參考電壓Vref2的用途。 例如，若維持重置狀態的電壓變高，則在參考電壓電路1的一段構成的參考電壓電路中，有可能難以輸出充分獲得電源啟動重置的效果程度的高參考電壓Vref。於此情況下，例如，藉由如所述參考電壓電路2般，採用將參考電壓電路1與參考電壓電路1A加以連結的二段構成，而可獲得能夠輸出高參考電壓Vref的參考電壓電路。又，在即便採用兩段構成，而參考電壓Vref仍不足時，參考電壓電路可藉由於輸出端子152進一步連結一段以上的參考電壓電路1A，而構成為三段以上的多段。
又，在本實施形態中，設為將作為第二壓降電路的DNMOS 13A的汲極與閘極加以連接的構成，但亦可設為將閘極接地、或對閘極施加規定的恆定電壓的構成。 在上述本實施形態中，對於將DNMOS 13A用作壓降電路的例子進行了說明，若為滿足αA·βA＞1的構成，則並不限定於所述例子。若滿足αA·βA＞1，則與臨限值電壓Vth的變動量相比，可抑制參考電壓Vref2的變動量。 因此，若為滿足αA·βA＞1的構成，則可與DNMOS 13同樣地，使用任意構成的壓降電路。
以上，參照圖式對所述發明的實施形態進行了詳細敘述，但具體的構成並不限於所述實施形態。在實施階段，除了上述的例子以外亦能夠以各種形態實施，在不脫離發明的主旨的範圍內，可進行各種省略、置換、變更。所述實施形態及其變形，包含於發明的範圍及要旨內，且包含於申請專利範圍所記載的發明及其均等的範圍內。
1、1A、2、110:參考電壓電路 11、11A、12、12A、13、13A、111:DNMOS（空乏型N通道金屬氧化半導體電晶體） 100:電源啟動重置電路 101:電源端子 102:接地端子 103、151、152:輸出端子 112:ENMOS（增強型N通道MOS電晶體） 120:重置訊號輸出電路 121:PMOS 122:電容器 123:波形整形電路 BG:背閘極 D:汲極 G:閘極 P1:連接點 S:源極
圖1表示根據第一實施形態的參考電壓電路的構成例的電路圖。 圖2表示根據第二實施形態的參考電壓電路的構成例的電路圖。 圖3表示使用先前的參考電壓電路的電源啟動重置電路的構成的電路圖。
1:參考電壓電路
11、12、13:DNMOS(空乏型N通道金屬氧化半導體電晶體)
101:電源端子
102:接地端子
151:輸出端子
BG:背閘極
D:汲極
G:閘極
P1:連接點
S:源極

Claims (5)

  1. 一種參考電壓電路，其特徵在於包括：空乏型第一金屬氧化半導體電晶體，汲極與電源端子連接，閘極直接接地；第一壓降電路，一端與所述第一金屬氧化半導體電晶體的源極連接，另一端與輸出第一參考電壓的第一輸出端子連接；以及空乏型第二金屬氧化半導體電晶體，汲極與所述第一輸出端子連接，閘極及源極接地。
  2. 如申請專利範圍第1項所述的參考電壓電路，其中所述第一壓降電路為空乏型第三金屬氧化半導體電晶體，汲極及閘極只與所述第一金屬氧化半導體電晶體的源極連接，所述第一金屬氧化半導體電晶體的源極與所述第一輸出端子連接。
  3. 如申請專利範圍第1項所述的參考電壓電路，更包括：空乏型第四金屬氧化半導體電晶體，汲極與所述電源端子連接，閘極與所述第一輸出端子連接；第二壓降電路，一端與所述第四金屬氧化半導體電晶體的源極連接，另一端與輸出第二參考電壓的第二輸出端子連接；以及空乏型第五金屬氧化半導體電晶體，汲極與所述第二輸出端子連接，閘極及源極接地。
  4. 如申請專利範圍第3項所述的參考電壓電路，其中所述第二壓降電路為空乏型第六金屬氧化半導體電晶體，汲極及閘極與所述第四金屬氧化半導體電晶體的源極連接，源極與所述第二 輸出端子連接。
  5. 一種電源啟動重置電路，包括：如申請專利範圍第1項所述的參考電壓電路；以及重置訊號輸出電路，藉由比較所述參考電壓電路輸出的所述第一參考電壓、與對於所述電源端子施加的電源電壓而輸出重置訊號。
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