JP2735835B2 - 論理集積回路の電源投入リセット回路装置 - Google Patents
論理集積回路の電源投入リセット回路装置Info
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- JP2735835B2 JP2735835B2 JP62304367A JP30436787A JP2735835B2 JP 2735835 B2 JP2735835 B2 JP 2735835B2 JP 62304367 A JP62304367 A JP 62304367A JP 30436787 A JP30436787 A JP 30436787A JP 2735835 B2 JP2735835 B2 JP 2735835B2
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- Japan
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- power
- reset circuit
- ground
- transistors
- circuit device
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Classifications
-
- C—CHEMISTRY; METALLURGY
- C07—ORGANIC CHEMISTRY
- C07C—ACYCLIC OR CARBOCYCLIC COMPOUNDS
- C07C45/00—Preparation of compounds having >C = O groups bound only to carbon or hydrogen atoms; Preparation of chelates of such compounds
- C07C45/78—Separation; Purification; Stabilisation; Use of additives
- C07C45/81—Separation; Purification; Stabilisation; Use of additives by change in the physical state, e.g. crystallisation
- C07C45/82—Separation; Purification; Stabilisation; Use of additives by change in the physical state, e.g. crystallisation by distillation
- C07C45/83—Separation; Purification; Stabilisation; Use of additives by change in the physical state, e.g. crystallisation by distillation by extractive distillation
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- Chemical & Material Sciences (AREA)
- Organic Chemistry (AREA)
- Crystallography & Structural Chemistry (AREA)
- Electronic Switches (AREA)
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明はMOS技術における論理集積回路を投入リセッ
トするための回路装置、即ち自己の出力状態を変化させ
て供給電源が零の値からある閾値より高い値特に５ボル
トの供給電圧に対して3.5−４ボルト以上の値に上昇す
ることに応答してリセットパルスを発生する回路装置に
関する。 ［従来の技術］ 当初の電源投入の瞬間にプリセットされた初期状態に
集積回路をリセットする問題は、以前は集積回路にリセ
ットピンを設け、同ピンに、供給電圧がプリセットされ
た閾値を越えると直ちに外部回路から短いリセットパル
スを与えることにより解決されていた。 ［目 的］ 本発明の目的は使用する装置の上に集積される投入リ
セット回路を提供して、従来通常行われていた様に外部
リセット回路を設けかつ集積回路の上にリセットピンを
設けることを回避するにある。 他の目的はウエーハの占有面積が少なく、且つMOS集
積回路製造工程におけるバラツキを良好に排除できる電
源投入リセット回路を提供するにある。 ［問題点を解決するための手段］ この目的及び以下明らかなる目的は、本発明に係る回
路装置、すなわち、 ａ）供給電圧がプリセットされた閾値より高くなった場
合に、プリセットされた一定の値を有する基準信号を供
給するように構成され、供給電圧とアースとの間に接続
された基準電圧発生装置と、 ｂ）プリセットされた縮小ファクターで供給電圧の様相
をコピーする入力信号を発生するように構成された供給
追従装置と、 ｃ）上記の基準信号により駆動される第１の入力及び上
記の入力信号により駆動される第２の入力を有し、入力
信号が上記の基準信号を越えた場合に、第１の状態から
第２の状態に切り換わるように構成された双安定コンパ
レータと を含むことを特徴とする、供給電圧がプリセットされた
閾値を越えた場合にリセットパルスを供給するように構
成されたNMOS技術におけるデジタル集積回路を投入リセ
ットするための回路装置により達せられる。 ［実施例］ 以下本発明による投入リセット回路の特に好ましい実
施例を添付図面に基づき詳細に説明する。 回路図においてチャンネルが太い実線で表わされてい
るトランジスタはデプリーション・トランジスタであ
り、チャンネルが細い実線で表されているトランジスタ
はエンハスメント・トランジスタであり、チャンネルが
細い２本線で表わされているトランジスタはナチュラル
・トランジスタである。第１図はこれら３つの型のトラ
ンジスタの代表的な特性曲線を示す。第１図において
は、ゲートとソースとの間の電圧は横軸にボルトで示
し、チャンネルに流れる電流は縦軸にミリアンペアで示
す。ここにナチュラル・トランジスタとは図１で中央の
曲線に示す様に閾値がほぼ０ボルト（例えば−100mv）
であるトランジスタを指称する。本発明実施例ではすべ
てNMOS技術で実施され、従って正の電圧Vccを供給す
る。 第２図において、この特に好まれる実施例による投入
リセット回路は基準電圧発生装置を含み、同装置は２つ
のデプリーション・トランジスタM1,M2とにより構成さ
れており、同トランジスタは供給電圧Vccとアースとの
間に直列に接続されており、そのゲートはアースと接続
されており、従って通常は飽和領域で作動する。基準電
圧信号VrefはトランジスタM1のソースとトランジスタM2
のドレインとの間のノード（node）により供給される。 更にリセット回路は電圧追従装置（電圧フォロア回
路）を含み、これはデプリーション・トランジスタM4で
構成されが、該トランジスタM4はゲートがアースに接続
され、且つ２つのナチュラル・トランジスタM3,M5より
構成される負荷（電圧Vccに接続されている）を有し、
この２つの直列接続のナチュラル・トランジスタM3,M5
は夫々ゲートがダイオード接続されている。従ってトラ
ンジスタM4は電流発生器として働き、トランジスタM3と
M5は抵抗性負荷となる。追従装置M3,M4,M5はM4のドレイ
ンから電圧信号を供給し同信号は以下入力信号Vinと称
する。負荷にナチュラル・トランジスタを使用したこと
により供給電圧Vccが降下した場合に上記の負荷が遮断
されることを阻止する。 第２図において更に投入リセット回路は、双安定コン
パレータ又はラッチを含み、同コンパレータは４つのナ
チュラル・トランジスタM6,M7,M8,M9によって構成され
ている。２つのトランジスタM8及びM9はそのソースがア
ースに接続されており、ゲートは相互に他のトランジス
タのドレインに接続されていて双安定回路を形成する。
更にM8及びM9のドレインはそれぞれのトランジスタM6及
びM7を介して供給電圧Vccに達し、同トランジスタのゲ
ートには信号Vref及びVinがそれぞれ加えられる。 最後にM8及びM9のドレインはそれぞれ２つのトランジ
スタM10及びM11のゲートに接続されており、同トランジ
スタは供給電圧Vccとアースとの間に直列に接続されて
いる。トランジスタM11はエンハンス型で、一方M10はデ
プリーション型である。２つのトランジスタM10及びM11
の補足的効果は双安定コンパレータのスイッチングスピ
ードを改善するにあたり、そのノードに出力信号PORを
出し同信号が所望のリセット信号である。 上記の回路の作動を説明するためには、供給電圧の立
上り中は双安定コンパレータがM8がオフ、M9がオンの形
態をとり、従ってV8が高くV9が低いことを観察すべきで
あろう。事実トランジスタM3,M5は当初は導通せず従っ
てM7をオフに維持する。逆にM1は直ちにオンしV8は強制
的に高くなり、双安定の再生効果によりM8はオフにとど
まりM9はオンにとどまる。この状態は、VinがVrefより
大きくなってコンパレータをスイッチングさせる迄維持
される。 この回路の作動及び大きさの基準を更に良好に理解す
るためには、まず２つのトランジスタM1及びM2が飽和領
域にあるために以下の関係が成立することに注目すべき
であろう。 ただしW1,W2及びL1,L2はそれぞれ２つのトランジスタM1
及びM2のチャンネル幅及びチャンネル長であり、VTdep
はデプリーション閾値電圧で、ｋ′はチャンネルの中に
おける電荷のキャリアの移動度と酸化層の容量との積で
ある。ｋ＝W2/L2×L1/w1とすると（１）式から が得られる。 Vref＝３にするために特にW1/L1＝100/4及びW2/L2＝3
/40が用いられる。基準電圧発生装置のこの構造によ
り、第３図に示す様に供給電圧が与えられるとVrefが直
ちにこの値に達しそれ以後は正確に一定となる。 第３図は更に供給電圧が所望の閾値以下に降下するた
びに回路が再スイッチする様子を示しVinはこの電圧の
縮小コピーである。 コンパレータが約４ボルトの供給電圧の近くでスイッ
チできるためには［産業上の利用分野］の欄に記載した
ようにVcc＝４ボルトの場合に追従装置が３ボルトに等
しい入力信号を出さなければならない。即ちトランジス
タM3及びM5により構成された実質的に抵抗性を有する負
荷がM4により供給される電流に対して１ボルトの電圧効
果を与える。W4及びL4によってM4のチャンネルの幅及び
長さを示すとM4のチャンネルの中の電流Idepは以下の式
で与えられる。 今VxでトランジスタM3とM5との間のノードの電位を示す
とM4の負荷即ち（W3及びL3に対する定義により）M3の中
の電流は次の式、即ち によって与えられ、ここにおいてVx＝（Vcc＋Vin）/2で
ある。即ちM5及びM3における電圧効果はほぼ等しい。式
（２）及び（３）を等しいと置くと であるので関係 Vin＝Vcc−２×VTdep×Ｋ が得られる。 W3/L3＝W5/L5＝20/3及びW4/L4＝3/15を選択すると以
下の関係即ち Vin＝Vcc−0.6×ｙ が得られ、ここにおいてｙは１より大きなファクターで
いわゆる“ボディ効果”を考慮したものである。 双安定コンパレータに４つの均等なMOSトランジスタ
（全てナチュラル型の）を用いることは、その製造工程
において総てのトランジスタが同じ様に作用を受けるか
らバラツキによる不良品化を改善出来る。更に、ゲート
制御のトランジスタM6及びM7の存在によりコンパレータ
が基準電圧発生装置及び電圧ホォロワ回路装置両方から
分離されるので、ウエーハ寸法定めが容易ばかりでなく
トリガ閾値の変更も容易となる。 ループゲインが１以下の領域におけるコンパレータの
作動を分析すると更に、コンパレータはいくらかでも高
くできる差モードゲンインを有する一方同時に共通モー
ドゲインが1/2になる傾向を有することが判明する。こ
のことは作動がスイッチング閾値の広い範囲で行なうこ
とちができ、コンパレータの作動機能を改善する効果を
有し更に入力電圧の間の差が小さい場合でも作動の確実
性を改善する。 以上本発明の特に好まれる実施例に関して説明したが
本発明の要旨を逸脱することなく同等な改善及び変更が
行なわれることは当然である。
トするための回路装置、即ち自己の出力状態を変化させ
て供給電源が零の値からある閾値より高い値特に５ボル
トの供給電圧に対して3.5−４ボルト以上の値に上昇す
ることに応答してリセットパルスを発生する回路装置に
関する。 ［従来の技術］ 当初の電源投入の瞬間にプリセットされた初期状態に
集積回路をリセットする問題は、以前は集積回路にリセ
ットピンを設け、同ピンに、供給電圧がプリセットされ
た閾値を越えると直ちに外部回路から短いリセットパル
スを与えることにより解決されていた。 ［目 的］ 本発明の目的は使用する装置の上に集積される投入リ
セット回路を提供して、従来通常行われていた様に外部
リセット回路を設けかつ集積回路の上にリセットピンを
設けることを回避するにある。 他の目的はウエーハの占有面積が少なく、且つMOS集
積回路製造工程におけるバラツキを良好に排除できる電
源投入リセット回路を提供するにある。 ［問題点を解決するための手段］ この目的及び以下明らかなる目的は、本発明に係る回
路装置、すなわち、 ａ）供給電圧がプリセットされた閾値より高くなった場
合に、プリセットされた一定の値を有する基準信号を供
給するように構成され、供給電圧とアースとの間に接続
された基準電圧発生装置と、 ｂ）プリセットされた縮小ファクターで供給電圧の様相
をコピーする入力信号を発生するように構成された供給
追従装置と、 ｃ）上記の基準信号により駆動される第１の入力及び上
記の入力信号により駆動される第２の入力を有し、入力
信号が上記の基準信号を越えた場合に、第１の状態から
第２の状態に切り換わるように構成された双安定コンパ
レータと を含むことを特徴とする、供給電圧がプリセットされた
閾値を越えた場合にリセットパルスを供給するように構
成されたNMOS技術におけるデジタル集積回路を投入リセ
ットするための回路装置により達せられる。 ［実施例］ 以下本発明による投入リセット回路の特に好ましい実
施例を添付図面に基づき詳細に説明する。 回路図においてチャンネルが太い実線で表わされてい
るトランジスタはデプリーション・トランジスタであ
り、チャンネルが細い実線で表されているトランジスタ
はエンハスメント・トランジスタであり、チャンネルが
細い２本線で表わされているトランジスタはナチュラル
・トランジスタである。第１図はこれら３つの型のトラ
ンジスタの代表的な特性曲線を示す。第１図において
は、ゲートとソースとの間の電圧は横軸にボルトで示
し、チャンネルに流れる電流は縦軸にミリアンペアで示
す。ここにナチュラル・トランジスタとは図１で中央の
曲線に示す様に閾値がほぼ０ボルト（例えば−100mv）
であるトランジスタを指称する。本発明実施例ではすべ
てNMOS技術で実施され、従って正の電圧Vccを供給す
る。 第２図において、この特に好まれる実施例による投入
リセット回路は基準電圧発生装置を含み、同装置は２つ
のデプリーション・トランジスタM1,M2とにより構成さ
れており、同トランジスタは供給電圧Vccとアースとの
間に直列に接続されており、そのゲートはアースと接続
されており、従って通常は飽和領域で作動する。基準電
圧信号VrefはトランジスタM1のソースとトランジスタM2
のドレインとの間のノード（node）により供給される。 更にリセット回路は電圧追従装置（電圧フォロア回
路）を含み、これはデプリーション・トランジスタM4で
構成されが、該トランジスタM4はゲートがアースに接続
され、且つ２つのナチュラル・トランジスタM3,M5より
構成される負荷（電圧Vccに接続されている）を有し、
この２つの直列接続のナチュラル・トランジスタM3,M5
は夫々ゲートがダイオード接続されている。従ってトラ
ンジスタM4は電流発生器として働き、トランジスタM3と
M5は抵抗性負荷となる。追従装置M3,M4,M5はM4のドレイ
ンから電圧信号を供給し同信号は以下入力信号Vinと称
する。負荷にナチュラル・トランジスタを使用したこと
により供給電圧Vccが降下した場合に上記の負荷が遮断
されることを阻止する。 第２図において更に投入リセット回路は、双安定コン
パレータ又はラッチを含み、同コンパレータは４つのナ
チュラル・トランジスタM6,M7,M8,M9によって構成され
ている。２つのトランジスタM8及びM9はそのソースがア
ースに接続されており、ゲートは相互に他のトランジス
タのドレインに接続されていて双安定回路を形成する。
更にM8及びM9のドレインはそれぞれのトランジスタM6及
びM7を介して供給電圧Vccに達し、同トランジスタのゲ
ートには信号Vref及びVinがそれぞれ加えられる。 最後にM8及びM9のドレインはそれぞれ２つのトランジ
スタM10及びM11のゲートに接続されており、同トランジ
スタは供給電圧Vccとアースとの間に直列に接続されて
いる。トランジスタM11はエンハンス型で、一方M10はデ
プリーション型である。２つのトランジスタM10及びM11
の補足的効果は双安定コンパレータのスイッチングスピ
ードを改善するにあたり、そのノードに出力信号PORを
出し同信号が所望のリセット信号である。 上記の回路の作動を説明するためには、供給電圧の立
上り中は双安定コンパレータがM8がオフ、M9がオンの形
態をとり、従ってV8が高くV9が低いことを観察すべきで
あろう。事実トランジスタM3,M5は当初は導通せず従っ
てM7をオフに維持する。逆にM1は直ちにオンしV8は強制
的に高くなり、双安定の再生効果によりM8はオフにとど
まりM9はオンにとどまる。この状態は、VinがVrefより
大きくなってコンパレータをスイッチングさせる迄維持
される。 この回路の作動及び大きさの基準を更に良好に理解す
るためには、まず２つのトランジスタM1及びM2が飽和領
域にあるために以下の関係が成立することに注目すべき
であろう。 ただしW1,W2及びL1,L2はそれぞれ２つのトランジスタM1
及びM2のチャンネル幅及びチャンネル長であり、VTdep
はデプリーション閾値電圧で、ｋ′はチャンネルの中に
おける電荷のキャリアの移動度と酸化層の容量との積で
ある。ｋ＝W2/L2×L1/w1とすると（１）式から が得られる。 Vref＝３にするために特にW1/L1＝100/4及びW2/L2＝3
/40が用いられる。基準電圧発生装置のこの構造によ
り、第３図に示す様に供給電圧が与えられるとVrefが直
ちにこの値に達しそれ以後は正確に一定となる。 第３図は更に供給電圧が所望の閾値以下に降下するた
びに回路が再スイッチする様子を示しVinはこの電圧の
縮小コピーである。 コンパレータが約４ボルトの供給電圧の近くでスイッ
チできるためには［産業上の利用分野］の欄に記載した
ようにVcc＝４ボルトの場合に追従装置が３ボルトに等
しい入力信号を出さなければならない。即ちトランジス
タM3及びM5により構成された実質的に抵抗性を有する負
荷がM4により供給される電流に対して１ボルトの電圧効
果を与える。W4及びL4によってM4のチャンネルの幅及び
長さを示すとM4のチャンネルの中の電流Idepは以下の式
で与えられる。 今VxでトランジスタM3とM5との間のノードの電位を示す
とM4の負荷即ち（W3及びL3に対する定義により）M3の中
の電流は次の式、即ち によって与えられ、ここにおいてVx＝（Vcc＋Vin）/2で
ある。即ちM5及びM3における電圧効果はほぼ等しい。式
（２）及び（３）を等しいと置くと であるので関係 Vin＝Vcc−２×VTdep×Ｋ が得られる。 W3/L3＝W5/L5＝20/3及びW4/L4＝3/15を選択すると以
下の関係即ち Vin＝Vcc−0.6×ｙ が得られ、ここにおいてｙは１より大きなファクターで
いわゆる“ボディ効果”を考慮したものである。 双安定コンパレータに４つの均等なMOSトランジスタ
（全てナチュラル型の）を用いることは、その製造工程
において総てのトランジスタが同じ様に作用を受けるか
らバラツキによる不良品化を改善出来る。更に、ゲート
制御のトランジスタM6及びM7の存在によりコンパレータ
が基準電圧発生装置及び電圧ホォロワ回路装置両方から
分離されるので、ウエーハ寸法定めが容易ばかりでなく
トリガ閾値の変更も容易となる。 ループゲインが１以下の領域におけるコンパレータの
作動を分析すると更に、コンパレータはいくらかでも高
くできる差モードゲンインを有する一方同時に共通モー
ドゲインが1/2になる傾向を有することが判明する。こ
のことは作動がスイッチング閾値の広い範囲で行なうこ
とちができ、コンパレータの作動機能を改善する効果を
有し更に入力電圧の間の差が小さい場合でも作動の確実
性を改善する。 以上本発明の特に好まれる実施例に関して説明したが
本発明の要旨を逸脱することなく同等な改善及び変更が
行なわれることは当然である。
【図面の簡単な説明】
第１図は本発明による回路に用いられる３つの型のトラ
ンジスタの代表的な特性曲線である。 第２図は本発明の特に好まれる実施例による投入リセッ
ト回路の図である。 第３図は第２図の回路の作動中のある電圧の様相を時間
に対して示したものである。 M1〜M11……トランジスタ Vref……基準電圧信号 Vcc……供給電圧 Vin……入力信号 POR……出力信号
ンジスタの代表的な特性曲線である。 第２図は本発明の特に好まれる実施例による投入リセッ
ト回路の図である。 第３図は第２図の回路の作動中のある電圧の様相を時間
に対して示したものである。 M1〜M11……トランジスタ Vref……基準電圧信号 Vcc……供給電圧 Vin……入力信号 POR……出力信号
─────────────────────────────────────────────────────
フロントページの続き
(56)参考文献 特開 昭54−40548（ＪＰ，Ａ)
特開 昭57−93722（ＪＰ，Ａ)
実開 昭62−39336（ＪＰ，Ｕ)
実開 昭61−195123（ＪＰ，Ｕ)
Claims (1)
- (57)【特許請求の範囲】 １．供給電圧（Vcc）がプリセットされた閾値を越えた
場合に、リセットパルスを供給するように構成されたNM
OS技術における論理集積回路の電源投入リセット回路装
置において ａ） 供給電圧源とアースとの間に接続され供給電圧
（Vcc）がプリセットされた閾値より高くなった場合
に、プリセットされた一定の値を有する基準信号
（Vref）を供給するように構成され、且つNMOSトランジ
スタのみで構成された基準電圧発生装置（M1、M2）と、 ｂ） プリセットされた減縮率で供給電圧（Vcc）と同
様の波形である入力信号（VIN）を発生するように構成
された電圧フォロア回路装置と、 ｃ） 上記基準信号（Vref）により駆動される第１の入
力、及び上記入力信号（VIN）により駆動される第２の
入力とを有し、入力信号（VIN）が上記基準信号
（Vref）を越えた場合に当初の第１の状態から第２の状
態に切り換わるように構成された均質なナチュラル・ト
ランジスタのみより成る双安定コンパレータ（M6、M7、
M8、M9）、 とを含むことを特徴とする電源投入リセット回路装置。 ２．上記基準電圧発生装置が電源とアースとの間に直列
に接続された２つのデプリーション・トランジスタによ
って構成されており、それぞれの該トランジスタのゲー
トはアースに接続されており、該２つのトランジスタの
間のノードが上記基準信号を供給することを特徴とする
特許請求の範囲第１項に記載の電源投入リセット回路装
置。 ３．更に上記の電圧フォロア回路装置がそれぞれダイオ
ード接続された２つのナチュラル・トランジスタを含
み、これらトランジスタが相互に直列に接続されてお
り、ゲートがアースに接続され、ドレインが上記入力信
号を供給するデプリーション・トランジスタの負荷とし
て働くことを特徴とする特許請求項の範囲第１項又は第
２項に記載の電源投入リセット回路装置。 ４．上記双安定コンパレータが供給電圧電源とアースと
の間に２つずつ直列に接続された４つのナチュラル・ト
ランジスタを含み、該電源側に接続されたトランジスタ
のゲートはそれぞれ上記基準信号及び上記入力信号によ
り駆動され、アース側に接続された２つのトランジスタ
のゲートは相互に相手方のドレインに接続されているこ
とを特徴とする特許請求の範囲第１項乃至第３項のいず
れか１つに記載の電源投入リセット回路装置。 ５．双安定コンパレータの状態により駆動される補助段
を有し、上記双安定コンパレータのスイッチング速度を
改善するように構成されていることを特徴とする特許請
求の範囲第１項乃至第４項のいずれか１つに記載の電源
投入リセット回路装置。 ６．上記補助段が供給電圧電源とアースとの間に直列に
接続されたデプリーション・トランジスタとエンハンス
メント・トランジスタとより成り、両トランジスタのゲ
ートが上記の双安定コンパレータのそれぞれの出力に接
続されていることを特徴とする特許請求の範囲第５項に
記載の電源投入リセット回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62304367A JP2735835B2 (ja) | 1987-12-01 | 1987-12-01 | 論理集積回路の電源投入リセット回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62304367A JP2735835B2 (ja) | 1987-12-01 | 1987-12-01 | 論理集積回路の電源投入リセット回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01171318A JPH01171318A (ja) | 1989-07-06 |
| JP2735835B2 true JP2735835B2 (ja) | 1998-04-02 |
Family
ID=17932168
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62304367A Expired - Lifetime JP2735835B2 (ja) | 1987-12-01 | 1987-12-01 | 論理集積回路の電源投入リセット回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2735835B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP7154102B2 (ja) * | 2018-10-24 | 2022-10-17 | エイブリック株式会社 | 基準電圧回路及びパワーオンリセット回路 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5752981U (ja) * | 1980-09-13 | 1982-03-27 | ||
| JPS5793722A (en) * | 1980-12-03 | 1982-06-10 | Toshiba Corp | Integrated circuit |
| JPS61195123U (ja) * | 1985-05-17 | 1986-12-05 | ||
| JPS6239336U (ja) * | 1985-08-28 | 1987-03-09 |
-
1987
- 1987-12-01 JP JP62304367A patent/JP2735835B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH01171318A (ja) | 1989-07-06 |
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