JP2015109019A

JP2015109019A - 基準電圧生成回路

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Publication number: JP2015109019A
Application number: JP2013252159A
Authority: JP
Inventors: 宏和門脇; Hirokazu Kadowaki; 秀暁三好; Hideaki Miyoshi; 明広田中; Akihiro Tanaka
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 2013-12-05
Filing date: 2013-12-05
Publication date: 2015-06-11
Anticipated expiration: 2033-12-05
Also published as: US20150160678A1; JP6104784B2; US9098102B2

Abstract

【課題】温度依存性が小さい基準電圧を生成できる基準電圧生成回路を提供する。
【解決手段】実施形態によれば、第１端が第１電源に接続可能であり、制御端と第２端とが短絡された第１導電型の第１スイッチング素子と、第２端が前記第１スイッチング素子の第２端に接続され、制御端にバイアス電圧が供給される、ノーマリオン型かつ第２導電型の第２スイッチング素子と、第２端が前記第２スイッチング素子の第１端に接続され、第１端と制御端とが短絡され、この第１端が基準電圧を出力する、ノーマリオン型かつ第２導電型の第３スイッチング素子と、前記基準電圧に基づいて前記基準電圧より低い前記バイアス電圧を生成するように構成されたバイアス電圧生成部と、第２端に前記バイアス電圧が供給され、制御端が前記第３スイッチング素子の制御端に接続され、第１端が第２電源に接続可能である、ノーマリオフ型かつ第２導電型の第４スイッチング素子と、を備えることを特徴とする基準電圧生成回路が提供される。
【選択図】図１

Description

本発明の実施形態は、基準電圧生成回路に関する。

基準電圧生成回路は、リニアレギュレータなどに用いられる基準電圧を生成する回路である。基準電圧生成回路は、基準電圧生成回路を構成する素子の温度が変動したとしても、生成される基準電圧ができるだけ変動しないことが望ましい。

特開２０１１−１１３３２１号公報

本発明の実施形態が解決しようとする課題は、温度依存性を抑制できる基準電圧生成回路を提供することである。

実施形態によれば、第１端が第１電源に接続可能であり、制御端と第２端とが短絡された第１導電型の第１スイッチング素子と、第２端が前記第１スイッチング素子の第２端に接続可能であり、制御端にバイアス電圧が供給される、ノーマリオン型かつ第２導電型の第２スイッチング素子と、第２端が前記第２スイッチング素子の第１端に接続され、第１端と制御端とが短絡され、この第１端が基準電圧を出力する、ノーマリオン型かつ第２導電型の第３スイッチング素子と、前記基準電圧に基づいて前記基準電圧より低い前記バイアス電圧を生成するように構成されたバイアス電圧生成部と、第２端に前記バイアス電圧が供給され、制御端が前記第３スイッチング素子の制御端に接続され、第１端が第２電源に接続可能である、ノーマリオフ型かつ第２導電型の第４スイッチング素子と、を備えることを特徴とする基準電圧生成回路が提供される。

一実施形態に係る基準電圧生成回路１００の回路図。トランジスタＱｎ３，Ｑｎ４の温度特性を模式的に示す図。図１の基準電圧生成回路１００の第１変形例である基準電圧生成回路１０１の回路図。図１の基準電圧生成回路１００の第２変形例である基準電圧生成回路１０２の回路図。

以下、実施形態について、図面を参照しながら具体的に説明する。

図１は、一実施形態に係る基準電圧生成回路１００の回路図である。基準電圧生成回路１００は、ｐ型（第１導電型）ＭＯＳ（Metal Oxide Semiconductor）トランジスタ（第１スイッチング素子）Ｑｐ１と、デプレッション型のｎ型（第２導電型）ＭＯＳトランジスタ（第２スイッチング素子）Ｑｎ２と、デプレッション型のｎＭＯＳトランジスタ（第３スイッチング素子）Ｑｎ３と、抵抗素子Ｒ１と、エンハンスメント型のｎＭＯＳトランジスタ（第４スイッチング素子）Ｑｎ４とを備えている。

トランジスタＱｐ１のソース電極（第１端）は電源端子に接続可能である。電源端子は、例えば５Ｖの電源電圧（第１電源）Ｖｄｄが供給される端子である。トランジスタＱｐ１はダイオード接続を構成しており、そのゲート電極（制御端）とドレイン電極（第２端）とが短絡されている。

トランジスタＱｎ２のドレイン電極（第２端）は、トランジスタＱｐ１のドレイン電極（第２端）に接続される。トランジスタＱｎ２のゲート電極（制御端）には、後述するバイアス電圧Ｖｂが供給される。

トランジスタＱｎ３のドレイン電極（第２端）は、トランジスタＱｎ２のソース電極（第１端）と接続される。また、トランジスタＱｎ３のゲート電極（制御端）とソース電極（第１端）とが短絡され、出力端子Ｖｏに基準電圧Ｖｒｅｆを出力する。基準電圧Ｖｒｅｆは、例えば４．５Ｖである。

抵抗素子Ｒ１は本実施形態の特徴の１つであるバイアス電圧生成部１の例である。抵抗素子Ｒ１は、トランジスタＱｎ３のゲート電極（すなわち出力端子Ｖｏ）に接続される第１端子と、トランジスタＱｎ２のゲート電極に接続される第２端子とを有する。抵抗素子Ｒ１は下記（１）式に示すバイアス電圧Ｖｂを第２端子から出力する。
Ｖｂ＝Ｖｒｅｆ−ｒ＊Ｉ０・・・・（１）

ここで、ｒは抵抗素子Ｒ１の抵抗値であり、Ｉ０は抵抗素子Ｒ１に流れる電流値である。すなわち、バイアス電圧生成部１としての抵抗素子Ｒ１は、基準電圧Ｖｒｅｆに基づいて、基準電圧Ｖｒｅｆより低いバイアス電圧Ｖｂを生成する。このバイアス電圧ＶｂはトランジスタＱｎ２のゲート電極に供給される。

従って、抵抗素子Ｒ１を設けてバイアス電圧Ｖｂを生成することで、外部からバイアス電圧Ｖｂを供給する必要がなくなる。また、抵抗値ｒを調整することで、抵抗素子Ｒ１は基準電圧Ｖｒｅｆより低い任意のバイアス電圧Ｖｂを生成できる。さらに、後述するように、抵抗素子Ｒ１を設けることで、基準電圧Ｖｒｅｆの温度依存性を抑えることができる。

トランジスタＱｎ４のドレイン電極（第２端）は、抵抗素子Ｒ１の第２端子に接続され、バイアス電圧Ｖｂが供給される。トランジスタＱｎ４のゲート電極（制御端）は、トランジスタＱｎ３のゲート電極（すなわち出力端子Ｖｏ）に接続される。トランジスタＱｎ４のソース電極（第１端）は、接地端子（第２基準電圧端子）に接続可能である。接地端子は接地電圧（第２電圧）が供給される端子である。そして、トランジスタＱｎ４はトランジスタＱｎ３の温度特性をキャンセルするような温度特性を持っている。

図１の基準電圧生成回路１００は以下のように動作する。トランジスタＱｎ３のゲート電極は、ソース電極と短絡されている。すなわち、トランジスタＱｎ３のゲート−ソース間電圧Ｖｇｓ３＝０である。ここでトランジスタＱｎ３はデプレッション（ノーマリオン）型であるため、トランジスタＱｎ３はオンし、ドレイン領域からソース領域に向かって電流Ｉ０が流れる。

この電流Ｉ０は抵抗素子Ｒ１を介してトランジスタＱｎ４に流れ込む。これにより、トランジスタＱｎ４のゲート電極には、電流Ｉ０を流すための電圧Ｖｇ４が発生する。この電圧Ｖｇ４が基準電圧Ｖｒｅｆとなる。

そして、抵抗素子Ｒ１は、上記（１）式に示すバイアス電圧Ｖｂを、トランジスタＱｎ２のゲート電極に供給する。トランジスタＱｎ２では、ソース電圧よりゲート電圧の方が低くなる。しかしながら、トランジスタＱｎ２もデプレッション型であるため、その場合でもトランジスタＱｎ２がオンする。結果として、電源端子からトランジスタＱｐ１，Ｑｎ２を介してトランジスタＱｎ３に安定して一定の電流Ｉ０が供給される。

このようにして、基準電圧生成回路１００は基準電圧Ｖｒｅｆを生成できる。

ここで、トランジスタＱｐ１，Ｑｎ２を設けることで、電源電圧Ｖｄｄの変動が基準電圧Ｖｒｅｆに与える影響を抑制できる。以下、このことを説明する。

ダイオード接続されたトランジスタＱｐ１は抵抗とみなせるため、トランジスタＱｎ２のドレイン電極に供給される電圧は、電源電圧Ｖｄｄより低くなる。よって、トランジスタＱｐ１を設けない場合に比べて、電源電圧Ｖｄｄが変動した場合のトランジスタＱｎ２のドレイン電圧の変動を相対的に小さくできる。

さらに、トランジスタＱｎ２はソースフォロアを形成している。トランジスタＱｎ２のソース電極のインピーダンスは低いため、トランジスタＱｎ２のドレイン電圧が多少変動したとしても、トランジスタＱｎ２のソース電圧はほとんど変動しない。よって、トランジスタＱｎ２のソース電極と接続されるトランジスタＱｎ３のドレイン電圧もほとんど変動しない。

すなわち、電源電圧Ｖｄｄが変動したとしても、トランジスタＱｎ３のドレイン電圧の変動は小さく、トランジスタＱｎ３に流れる電流Ｉ０の変動を抑えることができる。

ここで、トランジスタＱｐ１のみを設け、トランジスタＱｎ２を設けない場合、基準電圧Ｖｒｅｆの温度依存性が大きくなる可能性がある。すなわち、温度が上昇すると、トランジスタＱｐ１のゲート−ソース間電圧が小さくなり、トランジスタＱｐ１に流れる電流が小さくなる。そのため、トランジスタＱｐ１のドレイン電圧が高くなり、このドレイン電圧が直接トランジスタＱｎ３のドレイン電極に供給される。そうすると、トランジスタＱｎ３に流れる電流Ｉ０が大きくなり、基準電圧Ｖｒｅｆが高くなってしまう。

これに対し、ソースフォロアを形成するトランジスタＱｎ２を設けることで、上述のように、トランジスタＱｎ２のソース電圧はほとんど変動しない。よって、トランジスタＱｎ３のドレイン電圧もほとんど変動せず、トランジスタＱｎ３に流れる電流Ｉ０の変動を抑えることができる。

また、トランジスタＱｎ３，Ｑｎ４を設けることで、温度に依存して基準電圧Ｖｒｅｆが変動するのを抑制できる。以下、このことを説明する。

図２は、トランジスタＱｎ３，Ｑｎ４の温度特性を模式的に示す図である。より具体的には、図２は、温度Ｔ、トランジスタＱｎ３が流す電流Ｉ、および、トランジスタＱｎ４のゲート電圧Ｖｇ４の関係を模式的に示している。同図の右半分に示すように、温度Ｔが高くなるほど、トランジスタＱｎ３が流す電流Ｉは大きくなる。一方、同図の左半分に示すように、温度Ｔが高くなるほど、ある電流Ｉ０を流すためのトランジスタＱｎ４のゲート電圧Ｖｇ４は低くなる。

図２において、温度Ｔ０の場合、トランジスタＱｎ３には電流Ｉ０が流れ、かつ、電圧Ｖｇ４＝Ｖｇ４０である。温度がＴ０からＴ１に上昇すると、トランジスタＱｎ３はより大きな電流（Ｉ０＋ｄＩ）を流そうとする。仮にトランジスタＱｎ４に温度依存性がないとすると、電流（Ｉ０＋ｄＩ）を流すための電圧Ｖｇ４は、Ｖｇ４０より高いＶｇ４’になってしまう。

しかしながら、本実施形態では、トランジスタＱｎ４が図２のような温度特性を持っており、温度Ｔが高くなった分、電圧Ｖｇ４が低くても大きな電流を流せる。結果として、電流（Ｉ０＋ｄＩ）を流すための電圧Ｖｇ４を、やはりＶｇ４０とすることができる。このように、トランジスタＱｎ３の温度特性をキャンセルするような温度特性をトランジスタＱｎ４に持たせることで、電圧Ｖｇ４すなわち基準電圧Ｖｒｅｆの変動を抑制できる。

このような温度特性を持たせるには、トランジスタＱｎ３，Ｑｎ４のサイズ等を適切に調整すればよい。一例として、トランジスタＱｎ３については、そのゲート幅とゲート長との比を１：３とし、トランジスタＱｎ４については、そのゲート幅とゲート長との比を１：５とすればよい。

ただし、そのような調整を行ったとしても、温度特性を完全にはキャンセルできない場合があり得る。その場合でも、抵抗素子Ｒ１を設けることで、温度に依存して基準電圧Ｖｒｅｆが変動することを抑制できる。以下、このことを詳しく説明する。

温度がＴ０からＴ１に上昇したことに起因する、トランジスタＱｎ３に流れる電流増加をトランジスタＱｎ４が完全にはキャンセルできなかった場合、基準電圧Ｖｒｅｆは高くなる。

仮に抵抗素子Ｒ１を設けず、基準電圧Ｖｒｅｆをバイアス電圧としてトランジスタＱｎ２のゲート電極に供給する場合、高くなった基準電圧ＶｒｅｆがトランジスタＱｎ２のゲート電極に供給されることになる。結果として、トランジスタＱｎ２，Ｑｎ３に流れる電流も大きくなる。このように、抵抗素子Ｒ１を設けない場合、トランジスタＱｎ３に流れる電流の増加を抑えることが困難であり、基準電圧Ｖｒｅｆが変動してしまう。

これに対し、本実施形態では、抵抗素子Ｒ１を設ける。よって、トランジスタＱｎ３に流れる電流が増加すると、抵抗素子Ｒ１での電圧降下により、トランジスタＱｎ２のゲート電極に供給されるバイアス電圧Ｖｂを低くすることができる。これに伴って、トランジスタＱｎ２のソース電圧も低くなる。このように、トランジスタＱｎ３のドレイン電圧（すなわちトランジスタＱｎ２のソース電圧）が低くなるため、トランジスタＱｎ３のソース−ドレイン間電圧が小さくなる。結果として、トランジスタＱｎ３に流れる電流の増加を抑えることができ、ひいては、基準電圧Ｖｒｅｆの変動を抑えることができる。

なお、温度上昇に伴ってトランジスタＱｎ２のソース電圧が高くなることも考えられる。この場合、抵抗素子Ｒ１を設けることによってバイアス電圧Ｖｂを下げる効果が小さくなってしまう。よって、トランジスタＱｎ２は、温度が上昇したとしてもソース電圧ができるだけ高くならないよう、そのサイズが調整される。より具体的には、温度上昇によるトランジスタＱｎ２のソース電圧上昇より、抵抗素子Ｒ１による電圧降下が大きくなるよう、トランジスタＱｎ２のサイズが調整される。

基準電圧Ｖｒｅｆの温度依存性を抑えるという観点からは、抵抗素子Ｒ１の抵抗値ｒができるだけ大きいのが望ましい。その理由は、抵抗値ｒが大きいほど、バイアス電圧Ｖｂの変動分ｄＶｂを小さくできるためである。一方で、抵抗値ｒを大きくしすぎるとバイアス電圧Ｖｂが小さくなりすぎ、トランジスタＱｎ２，Ｑｎ４がオンしなくなる。そうするとトランジスタＱｎ３に電流が流れなくなり、適切な基準電圧Ｖｒｅｆが生成されない。

よって、抵抗素子Ｒ１の抵抗値ｒは、バイアス電圧ＶｂによりトランジスタＱｎ２がオンする範囲で、できるだけ大きな値とするのが望ましい。

以上説明したように、本実施形態では、基準電圧生成回路１００が抵抗素子Ｒ１を備える。そして、抵抗素子Ｒ１により、基準電圧Ｖｒｅｆより小さいバイアス電圧Ｖｂが生成される。そのため、温度依存性が小さい基準電圧Ｖｒｅｆを生成できる。

以下、いくつかの変形例を説明する。

図３は、図１の基準電圧生成回路１００の第１変形例である基準電圧生成回路１０１の回路図である。図１との相違点として、基準電圧生成回路１０１は、バイアス電圧生成部１を構成するエンハンスメント型のｎ型ＭＯＳトランジスタ（第５スイッチング素子）Ｑｎ５を備えている。トランジスタＱｎ５のドレイン電極（第２端）およびゲート電極（制御端）は、トランジスタＱｎ３のゲート電極（すなわち出力端子Ｖｏ）に接続される。また、トランジスタＱｎ５のソース電極（第１端）は、トランジスタＱｎ４のドレイン電極に接続される。さらに、トランジスタＱｎ５は、温度が上昇したとしてもソース電圧ができるだけ高くならないよう、そのサイズが調整される。

トランジスタＱｎ５は、図１における抵抗素子Ｒ１と同様に機能するため、基準電圧生成回路１０１の動作原理は基準電圧生成回路１００とほぼ同様である。すなわち、トランジスタＱｎ５はバイアス電圧Ｖｂを生成する。この場合のバイアス電圧ＶｂはトランジスタＱｎ５のサイズおよび閾値電圧に依存する。よって、トランジスタＱｎ５のサイズおよび閾値電圧を調整することで、基準電圧Ｖｒｅｆより低い任意のバイアス電圧Ｖｂを生成できる。

また、温度が上昇した場合であっても、上述のように、トランジスタＱｎ５のソース電圧はそれほど上昇することはなく、むしろトランジスタＱｎ３から流れる電流の増加に伴って、バイアス電圧Ｖｂは低くなる。よって、図１の基準電圧生成回路１００と同様に、基準電圧Ｖｒｅｆの温度依存性を抑えることができる。

抵抗素子に代えてトランジスタＱｎ５を用いることで、図１の基準電圧生成回路１００に比べて、基準電圧生成回路１０１の回路規模を小さくできる。

図４は、図１の基準電圧生成回路１００の第２変形例である基準電圧生成回路１０２の回路図である。図１および図３との相違点として、基準電圧生成回路１０２は、バイアス電圧生成部１を構成するエンハンスメント型のｎ型ＭＯＳトランジスタ（第６スイッチング素子）Ｑｎ６および抵抗素子Ｒ２を備えている。トランジスタＱｎ６および抵抗素子Ｒ２は、トランジスタＱｎ３とトランジスタＱｎ４との間に縦続接続される。

より具体的には、トランジスタＱｎ６のドレイン電極（第２端）およびゲート電極（制御端）は、トランジスタＱｎ３のゲート電極（すなわち出力端子Ｖｏ）に接続される。抵抗素子Ｒ２は、トランジスタＱｎ６のソース電極（第１端）に接続される第１端子と、トランジスタＱｎ４のドレイン電極に接続される第２端子とを有する。図４の基準電圧生成回路１０２は図１と図３とを組み合わせたものであるため、基準電圧生成回路１０２の動作原理は基準電圧生成回路１００，１０１とほぼ同様である。

基準電圧生成回路１０２では、トランジスタＱｎ６のサイズおよび閾値電圧により、バイアス電圧Ｖｂを粗調整してもよい。そして、抵抗素子Ｒ２により、バイアス電圧Ｖｂを微調整してもよい。トランジスタＱｎ６を用いることで回路規模を抑えることができ、かつ、抵抗素子Ｒ２を用いることでバイアス電圧Ｖｂを精度よく所望の値に設定できる。

以上説明したように、基準電圧生成回路内にバイアス電圧生成部を設け、基準電圧より低いバイアス電圧を生成する。よって、温度依存性が小さい基準電圧を生成できる。

なお、図１、図３および図４の基準電圧生成回路は一例に過ぎず、種々の変形が可能である。例えば、トランジスタの導電型を逆にし、それに応じて電源端子と接地端子の接続位置を逆にした基準電圧生成回路を構成してもよい。この場合も基本的な動作原理は同じである。

また、各実施形態では、ノーマリオン型、すなわち、制御端と第１端とが同電位の場合に電流が流れるタイプのスイッチング素子として、デプレッション型のＭＯＳトランジスタを用いる例を示した。しかしながら、デプレッション型のＭＯＳトランジスタに代えて、ノーマリオン型のＧａＮＨＥＭＴ（High Electron Mobility Transistor）など他の素子をノーマリオン型のスイッチング素子として用いてもよい。

同様に、各実施形態では、ノーマリオフ型、すなわち、制御端と第１端とが同電位の場合に電流が流れないタイプのスイッチング素子として、エンハンスメント型のＭＯＳトランジスタ用いる例を示した。しかしながら、エンハンスメント型のＭＯＳトランジスタに代えて、ノーマリオフ型のＧａＮＨＥＭＴなど他の素子をノーマリオン型のスイッチング素子として用いてもよい。

本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。

１バイアス電圧生成部
１００〜１０２基準電圧生成回路
Ｑｐ１ｐ型ＭＯＳトランジスタ
Ｑｎ２，Ｑｎ３デプレッション型ｎ型ＭＯＳトランジスタ
Ｑｎ４，Ｑｎ５，Ｑｎ６エンハンスメント型ｎ型ＭＯＳトランジスタ
Ｒ１，Ｒ２抵抗素子

Claims

第１端が第１電源に接続可能であり、制御端と第２端とが短絡された第１導電型の第１スイッチング素子と、
第２端が前記第１スイッチング素子の第２端に接続され、制御端にバイアス電圧が供給される、ノーマリオン型かつ第２導電型の第２スイッチング素子と、
第２端が前記第２スイッチング素子の第１端に接続され、第１端と制御端とが短絡され、この第１端が基準電圧を出力する、ノーマリオン型かつ第２導電型の第３スイッチング素子と、
前記基準電圧に基づいて前記基準電圧より低い前記バイアス電圧を生成するように構成されたバイアス電圧生成部と、
第２端に前記バイアス電圧が供給され、制御端が前記第３スイッチング素子の制御端に接続され、第１端が第２電源に接続可能である、ノーマリオフ型かつ第２導電型の第４スイッチング素子と、を備えることを特徴とする基準電圧生成回路。
前記バイアス電圧生成部は、前記第３スイッチング素子と、前記第４スイッチング素子との間に設けられる第１抵抗素子を有することを特徴とする請求項１に記載の基準電圧生成回路。
第１端が第１電源に接続可能であり、制御端と第２端とが短絡された第１導電型の第１スイッチング素子と、
第２端が前記第１スイッチング素子の第２端に接続され、制御端にバイアス電圧が供給される、ノーマリオン型かつ第２導電型の第２スイッチング素子と、
第２端が前記第２スイッチング素子の第１端に接続され、第１端と制御端とが短絡され、この第１端が基準電圧を出力する、ノーマリオン型かつ第２導電型の第３スイッチング素子と、
第１端が前記第３スイッチング素子の第１端に接続され、第２端が前記第２スイッチング素子の制御端に接続され、この第２端が前記バイアス電圧を出力する第１抵抗素子を有するバイアス電圧生成部と、
第２端に前記バイアス電圧が供給され、制御端が前記第３スイッチング素子の制御端に接続され、第１端が第２電源に接続可能である、ノーマリオフ型かつ第２導電型の第４スイッチング素子と、を備えることを特徴とする基準電圧生成回路。
前記バイアス電圧生成部は、前記第１抵抗素子の抵抗値に応じた前記バイアス電圧を生成することを特徴とする請求項２または３に記載の基準電圧生成回路。
前記第１抵抗素子の抵抗値は、前記バイアス電圧によって前記第２スイッチング素子および前記第４スイッチング素子がオンする大きさであることを特徴とする請求項４に記載の基準電圧生成回路。
前記バイアス電圧生成部は、前記第３スイッチング素子と、前記第４スイッチング素子との間に設けられる、ノーマリオフ型かつ第２導電型の第５スイッチング素子を有することを特徴とする請求項１に記載の基準電圧生成回路。
前記バイアス電圧生成部は、
第２端が前記第３スイッチング素子の第１端に接続され、制御端が前記第３スイッチング素子の制御端と接続される第６スイッチング素子と、
前記第６スイッチング素子と、前記第４スイッチング素子と、の間に設けられる第２抵抗素子と、を有することを特徴とする請求項１に記載の基準電圧生成回路。
前記第４スイッチング素子は、前記第３スイッチング素子の温度特性をキャンセルする温度特性を持つことを特徴とする請求項１乃至７のいずれかに記載の基準電圧生成回路。