TWI590583B - Low-pass filter circuit and voltage regulator - Google Patents

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Description

低通濾波器電路及電壓調節器
本發明係關於半導體積體電路中之低通濾波器電路及具備低通濾波器電路之電壓調節器。
在搭載高頻電路或無線裝置之電子機器中，需要低雜音電源，使用雜音特性良好之LDO(低回動電壓)電壓調節器。電壓調節器之輸出雜音係以在內部基準電壓電路產生之1/f雜音，和在用以決定輸出電壓之電阻分壓電路產生之電阻熱雜音為主要原因。近年來，配合行動電子機器要求使用時間延長，有使用消耗電流較雙極電晶體積體電路小之CMOS電晶體積體電路之傾向，但是CMOS電晶體電路之1/f雜音大於雙極電晶體電路之1/f之情形為眾所皆知。因此，要求抑制CMOS電晶體電路之電壓調節器之雜音。一般而言，1/f雜音應係因MOS電晶體之通道之界面效果所引起，有在低頻區域較大之特徵。所知的有為了取得更低雜音電壓，使用在內部基準電壓電路之輸出連接低通濾波器電路之構成(參照專利文獻1)。但是，因1/f雜音在低頻區域較大，故為了以低通濾波器電路充 分抑制雜音，必須將截止頻率設成例如數Hz至數10Hz左右之非常低的頻率。
首先，針對以往之低通濾波器電路予以說明。第4圖為表示具備以往之低通濾波器電路的電壓調節器之圖示。
具備以往之低通濾波器電路之電壓調節器具備接地端子100、電源端子101、輸出端子102、低通濾波器電路403、放大器105、輸出電晶體106和基準電壓產生電路407。(例如，參照專利文獻2)
說明具備有以往之低通濾波器電路的電壓調節器之動作。
在基準電壓產生電路407中，放大器104係控制PMOS電晶體120之閘極之端子之電壓，使得基準電壓源108之輸出電壓Vref，和以電阻151、152將輸出電壓Vref予以分壓的分壓電壓Vfb之電壓成為相等。由於Vfb和Vref相等，故當將電阻151和152之電阻值各設成R1、R2時，PMOS電晶體120之汲極端子之電壓Vref2如式(1)般以R1和R2之分壓比來決定。
Vref2=Vref．(R1+R2)/R2．．．(1)
一般而言，在積體電路中，電阻元件之絕對值之偏差大，但是因可使電阻比成為比較佳的精度，故藉由調整電阻151和152之電阻比，可以將Vref2之電壓精度佳地設定成任意值。因低通濾波器電路403之輸入端子112和輸 出端子113之恆態中之電壓相等，故放大器105之反轉輸入端子之電壓與基準電壓Vref2相等。
放大器105控制輸出電晶體106之閘極端子之電壓，使得低通濾波器電路403之輸出端子113之電壓和電壓調節器之輸出端子102之電壓Vout相等。依此，輸出電壓Vout與Vref2相等。如先前所述般，因Vref2以電阻151、152之電阻比被決定，故輸出電壓Vout可以藉由電阻之電阻比之調整而任意調整。
接著，說明低通濾波器電路之動作。電流源111係設計成流通例如從次nA至數nA程度的非常小的電流I1。因電流I1和PMOS電晶體122之汲極電流相等，故PMOS電晶體122在弱反轉區域動作，並且接通電阻變成非常大例如數100MΩ程度。因PMOS電晶體122和電流鏡連接之PMOS電晶體121之接通電阻Ron也同樣變得非常大，故以接通電阻Ron和電容161決定之低通濾波器之截止頻率fc變得非常低。
因藉由低通濾波器電路403，基準電壓Vref2所包含的在基準電壓產生電路407所產生之1/f雜音和在電阻151、152之電阻分壓電路所產生之熱雜音被抑制，故在輸出端子102出現之雜音變小。依此，可取得輸出雜音小的電壓調節器。
[先行技術文獻] [專利文獻]
[專利文獻1]日本特開平5-127761號公報
[專利文獻2]美國專利第7397226號說明書
在具備以往之低通濾波器電路的電壓調節器中，於高溫時，輸出電壓藉由PMOS電晶體之基板洩漏電流而移位。
形成PMOS電晶體之p型導電性之源極、通道、汲極之各區域和n型導電性之井之間的寄生二極體，在此熱激發電流流向二極體之順方向。因熱激發電流按溫度之上升而指數函數地增大，故在高溫下順方向電流變大。在PMOS電晶體中，電洞藉由順方向電流流入至n型導電性井。流入至n型導電性井之電洞通過井和p型導電性基板間之逆方向之寄生二極體而流入至接地，或與屬於N井中之多數載體之電子再結合消滅，而產生再結合電流，合計而成為基板洩漏電流。尤其，為了充分縮小低通濾波器電路之截止頻率，當在弱反轉區域使PMOS電晶體動作時，因通道區域和井間之電位差小於源極和井間之電位差，故來自通道區域之基板洩漏電流變大。在以往之電路中，低通濾波器之輸入端子之電位，即是低通濾波器之PMOS電晶體之源極電位被控制成一定，但於從通道區域流出洩漏電流之情況下，通道及汲極之電位下降。因當汲極之電位下降時，低通濾波器電路之輸出電壓下降，故隨 著上述電壓調節器之動作，電壓調節器之輸出電壓也下降。
上述之機構係針對電洞與以敘述，但是即使針對電子也相同。
為了解決以往之課題，設成將低通濾波器電路內之PMOS電晶體之背閘極端子固定在較PMOS電晶體之源極高的電位之構成。再者，在組入低通濾波器電路之電壓調節器中，構成以藉由既有之基準電壓電路或分壓電路生成背閘極端子電位為特徵。
在具備有本發明之低通濾波器電路之電壓調節器中，因在高溫下低通濾波器電路中之洩漏電流變小，故比起以往，在高溫環境下之輸出電壓精度變佳。再者，因由低雜音電壓調節器電路內之既有電路生成低通濾波器電路內之PMOS電晶體之背閘極電位，故不需要用以生成背閘極電位之專用電路，幾乎不會增大IC之晶片面積，不會增加製造成本。
100‧‧‧接地端子
101‧‧‧電源端子
102‧‧‧輸出端子
103‧‧‧低通濾波器電路
104、105‧‧‧放大器
106‧‧‧輸出電晶體
107、307‧‧‧基準電壓產生電路
第1圖為表示本實施形態之低通濾波器電路的電路 圖。
第2圖為表示具備本實施形態之低通濾波器電路之電壓調節器的電路圖。
第3圖為表示具備本實施形態之低通濾波器電路之電壓調節器之其他例的電路圖。
第4圖為表示具備以往之低通濾波器電路之電壓調節器的電路圖。
第1圖為表示本實施形態之低通濾波器電路的電路圖。
本實施形態之低通濾波器電路103具備有PMOS電晶體121、122、電流源111、電容161、輸入端子112、背閘極輸入端子114和輸出端子113。
PMOS電晶體121、122之源極端子係與輸入端子112連接，基板端子與背閘極輸入端子114連接，閘極端子與電流源111之一方之端子，和PMOS電晶體122之汲極端子連接。電流源111之另一方之端子被連接於接地端子100。PMOS電晶體121之汲極端子連接於輸出端子113和電容161之一方之端子。電容161之另一方之端子被連接於接地端子。
再者，在輸入端子112和背閘極輸入端子114之間連接背閘極電壓源109。
與以往技術不同，PMOS電晶體121和122之背閘極 端子成為較源極端子高的電位。
在PMOS電晶體121之強反轉動作條件中，形成p型導電性之通道區域。藉由熱能量通道區域之電洞被熱激發，流入至N井之確率P近似性地由下述式(2)所供給。
P=P0．exp{-Vcw/(Kb．T)}．．．(2)
在此，P0為歸一化常數，T為溫度，Kb為波茲曼常數，Vcw為通道-N井間之電位差。從式(2)式，可知在高溫且Vcw越小，熱激發確率變大，洩漏電流與式(2)之確率P成比例變大。在本實施形態之電路中，因通道-N井間Vcw變大，故洩漏電流變小。當洩漏電流小時，由於在低通濾波器電路之輸入輸出端子間幾乎不會產生電位差，故可取得幾乎不會產生低通濾波器電路之輸出電壓移位之效果。
再者，雖無圖示，但是為了防止來自電壓源109之雜音訊號傳播至輸出端子113，即使在電壓源109和PMOS電晶體121之背閘極端子之間連接電阻或低通濾波器電路亦可。
第2圖為表示具備本實施形態之低通濾波器電路之電壓調節器的電路圖。
本實施形態之電壓調節器具備具備接地端子100、電源端子101、輸出端子102、低通濾波器電路103、放大器105、輸出電晶體106和基準電壓產生電路107。
基準電壓產生電路107具備基準電壓源108、放大器104、PMOS電晶體120、電阻151、152、153。PMOS電晶體120係源極被連接於電源101，汲極被連接於電阻153之一方之端子，電阻153之另一方之端子被串聯連接於電阻151，電阻151又經被串聯連接之電阻152而接地。電阻153和電阻151之接點被連接於低通濾波器電路103之輸入端子112，PMOS電晶體120、電阻153之接點被連接於低通濾波器電路103之輸入端子114。
在此，在電阻153之兩端產生之電壓成為低通濾波器電路103內之PMOS電晶體121、122之源極/背閘極端子間電壓。
藉由使用本實施形態之電壓調節器之構成，可抑制在低通濾波器電路之高溫下的洩漏電流，可以防止低雜音之電壓調節器之輸出電壓的下降。再者，由於藉由基準電壓產生電路107內之電阻分割生成低通濾波器電路之PMOS電晶體之背閘極電位，故不需要追加用以生成背閘極電壓之專用電路，由於抑制晶片面積之增大，故也不會對製造成本造成影響。
第3圖為表示具備本實施形態之低通濾波器電路之電壓調節器之其他例的電路圖。
本實施形態之電壓調節器具備低通濾波器電路103、放大器105、輸出電晶體106、基準電壓產生電路307。基準電壓產生電路307構成ED型基準電壓電路，具備有NMOS空乏型電晶體123和124，和NMOS增強型電晶體 125。
針對基準電壓產生電路307之連接予以說明。
NMOS增強型電晶體125之源極端子係連接於接地端子，閘極端子和汲極端子連接於低通濾波器電路103之輸入端子112。NMOS空乏型電晶體124之源極端子和閘極端子連接於NMOS增強型電晶體125之汲極端子和NMOS空乏型電晶體123之閘極端子，汲極端子連接於NMOS空乏型電晶體123之源極端子，和低通濾波器電路103之背閘極輸入端子114。NMOS空乏型電晶體123之汲極端子連接於電源端子101。
針對本實施形態之電壓調節器之特徵予以說明。
在NMOS空乏型電晶體124之兩端產生之電位差成為低通濾波器電路103內之PMOS電晶體之源極/背閘極端子間電壓。在此，除非串聯連接之NMOS空乏型電晶體123和124連接於背閘極輸入端子114，否則基本上以單一元件形成。因此，雖然僅分割元件之部分使得元件佈局有所不同，但幾乎不會有助於晶片面積的增大。
在ED型基準電壓電路中，在NMOS增強型電晶體和NMOS空乏型電晶體中產生1/f雜音，成為電壓調節器之輸出雜音之主要原因。在第3圖之構成中，藉由低通濾波器電路103，可抑制1/f雜音。
100‧‧‧接地端子
103‧‧‧低通濾波器電路
109‧‧‧電壓源
111‧‧‧電流源
112‧‧‧輸入端子
113‧‧‧輸出端子
114‧‧‧背閘極輸入端子
121‧‧‧PMOS電晶體
122‧‧‧PMOS電晶體
161‧‧‧電容
I1‧‧‧電流

Claims (4)

  1. 一種低通濾波器電路，具有第一PMOS電晶體、第二PMOS電晶體、電容、電流源、輸入端子、背閘極電位輸入端子和輸出端子，該低通濾波器電路之特徵為：上述第一PMOS電晶體係源極連接於上述輸入端子，汲極被連接於上述輸出端子，閘極被連接於上述電流源之一方之端子，上述第二PMOS電晶體係源極被連接於上述輸入端子，閘極及汲極被連接於上述電流源之一方之端子，上述電容被連接於上述輸出端子和接地端子之間，上述電流源之另一方之端子被接地，上述第一PMOS電晶體和上述第二PMOS電晶體之背閘極被連接於上述背閘極電位輸入端子，上述背閘極電位為同電位，且上述背閘極電位較上述輸入端子之電位僅高出固定電壓源的電壓。
  2. 一種電壓調節器，具有基準電壓產生電路、放大器、輸出電晶體和如申請專利範圍第1項所記載之低通濾波器電路，該電壓調節器之特徵為：上述基準電壓產生電路產生第一基準電壓和較上述第一基準電壓高的第二基準電壓，上述低通濾波器電路係在上述輸入端子被輸入上述第一基準電壓，上述輸出端子被連接於上述放大器之第一輸入端子，上述輸出電晶體係閘極被連接於上述放大器之輸出端 子，源極被連接於電源，汲極被連接於上述電壓調節器之輸出端子及上述放大器之第二輸入端子，上述背閘極電位輸入端子被輸入上述第二基準電壓。
  3. 如申請專利範圍第2項所記載之電壓調節器，其中上述基準電壓產生電路具備被串聯連接之複數電阻，上述第一基準電壓和上述第二基準電壓從上述複數電阻被輸出。
  4. 如申請專利範圍第2項所記載之電壓調節器，其中上述基準電壓產生電路具有閘極被共同連接之第一NMOS空乏型電晶體，和第二NMOS空乏型電晶體和NMOS增強型電晶體，上述第一NMOS空乏型電晶體係汲極被連接於電源，源極被連接於上述第二NMOS空乏型電晶體之汲極，上述第二NMOS空乏型電晶體係閘極和源極與上述NMOS增強型電晶體之閘極和汲極連接，上述NMOS增強型電晶體係源極被接地，從上述NMOS增強型電晶體之汲極輸出上述第一基準電壓，從上述第二NMOS空乏型電晶體之汲極輸出上述第二基準電壓。
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