JP5945124B2 - 電源回路 - Google Patents
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ドレインが電源に接続されたデプレッション型の第1のMOSトランジスタと、一端が前記第1のMOSトランジスタのソースに接続されるとともに他端が接地されて前記第1のMOSトランジスタとの接続点に自己バイアスによる所定の基準電圧を発生させる負荷とを有する電源回路において、
前記第1のMOSトランジスタのゲートにソースより低い所定電圧を印加し、前記負荷を、ゲートとドレインとを結線したデプレッション型の第2のMOSトランジスタで構成したことを特徴とする電源回路。
第1の態様に記載する電源回路において、
前記負荷を、ゲートとドレインとを結線したエンハンスメント型の第3のMOSトランジスタで構成するとともに、前記第1のMOSトランジスタと第3のMOSトランジスタとの接続点から基準電圧を得るように構成したことを特徴とする電源回路。
第2の態様に記載する電源回路において、
前記第1のMOSトランジスタの代わりにそのゲート電極の不純物が所定の濃度のN型半導体であるデプレッション型の第4のMOSトランジスタで構成されるとともに、前記第3のMOSトランジスタの代わりにそのゲート電極の不純物が所定の濃度のP型半導体であるエンハンスメント型の第5のMOSトランジスタで構成され、前記第4のMOSトランジスタと前記第5のMOSトランジスタとの接続点から基準電圧を得るように構成したことを特徴とする電源回路。
第1の態様に記載する電源回路における第1のMOSトランジスタと第2のMOSトランジスタとの接続点の電圧が、第3の態様に記載する電源回路における第4のMOSトランジスタのゲートに印加されるように構成するとともに、第3の態様に記載する電源回路における前記第4のMOSトランジスタと第5のMOSトランジスタとの接続点から基準電圧を得るように構成したことを特徴とする電源回路。
前記第4のMOSトランジスタと、ゲート電極の不純物濃度が、前記第4のMOSトランジスタと同一半導体型で一桁以上異なる濃度であるゲートとソースとを結線した第6のMOSトランジスタとを直列に接続して接続点から基準電圧を取り出すように構成するとともに、第3の態様に記載する電源回路における出力電圧が前記第4のMOSトランジスタのゲートに印加されるように構成したことを特徴とする電源回路。
第5の態様に記載する電源回路において、
前記第4のMOSトランジスタと第6のMOSトランジスタとで差動増幅器を構成するとともに、第3の態様に記載する電源回路における出力電圧が前記第4のMOSトランジスタのゲートに印加されるように構成するとともに、前記差動増幅器の出力として基準電圧を得るように構成したことを特徴とする電源回路。
直列に接続した、ゲート電極の不純物が所定の濃度のN型半導体であるデプレッション型の第4のMOSトランジスタとゲート電極の不純物が所定の濃度のP型半導体であるエンハンスメント型の第5のMOSトランジスタとの対と、直列に接続した、ゲート電極の不純物濃度が前記第4のMOSトランジスタと同一半導体型で一桁以上異なる濃度である第6のMOSトランジスタおよびゲートとドレインを結線した前記第5のMOSトランジスタとの対とを並列に接続するとともに、前記第5のMOSトランジスタ同士がカレントミラー回路を構成するとともに、前記第4のMOSトランジスタと前記第5のMOSトランジスタとの接続点から基準電圧を得るように構成したことを特徴とする電源回路。
直列に接続した、ゲート電極の不純物が所定の濃度のN型半導体であるデプレッション型の第4のMOSトランジスタとゲート電極の不純物が所定の濃度のP型半導体であるエンハンスメント型の第5のMOSトランジスタとの対と、直列に接続した前記第4のMOSトランジスタおよびゲートとドレインを結線し、ゲート電極の不純物濃度が前記第5のMOSトランジスタと同一半導体型で一桁以上異なる濃度である第7のMOSトランジスタとを並列に接続するとともに、前記第7のMOSトランジスタと前記第5のMOSトランジスタでカレントミラー回路を構成するとともに、前記第4のMOSトランジスタと前記第5のMOSトランジスタとの接続点から基準電圧を得るように構成したことを特徴とする電源回路。
ゲートとドレインとを結線した、ゲート電極の不純物が所定の濃度のP型半導体であるエンハンスメント型の第5のMOSトランジスタと、直列に接続した、ゲート電極の不純物が所定の濃度のN型半導体であるデプレッション型の第4のMOSトランジスタおよびゲートとドレインを結線し、ゲート電極の不純物濃度が前記第5のMOSトランジスタと同一半導体型で一桁以上異なる濃度である第7のMOSトランジスタと、前記第5のMOSトランジスタと第7のMOSトランジスタに流れる電流を等しくするカレントミラー回路とを有するとともに、前記第5のMOSトランジスタのドレインから基準電圧を得るように構成したことを特徴とする電源回路。
第5〜第9の態様のいずれか一つに記載する電源回路において、
同一半導体型でゲート電極の不純物濃度が一桁以上異なる濃度である各MOSトランジスタは、前記ゲート電極の不純物型が各MOSトランジスタのソース−ドレインと異種の半導体型であることを特徴とする電源回路。
図6は本形態に係る基準電圧発生回路を示す回路図である。同図に示すように、本形態に係る電源回路である基準電圧発生回路Iは、デプレッション型のMOSトランジスタM1に負荷として、ドレインとゲートとを結線したデプレッション型のMOSトランジスタM2を直列に接続して構成してある。すなわち、図3に示す回路の抵抗RをMOSトランジスタM2で置換した構成となっている。
図8は本形態に係る電源回路である基準電圧発生回路を示す回路図である。同図に示すように、本形態に係る基準電圧発生回路IIは、デプレッション型のMOSトランジスタM1に負荷として、ドレインとゲートとを結線したエンハンスメント型のMOSトランジスタM3を直列に接続して構成してある。すなわち、図6に示す第1の実施の形態に係る基準電圧発生回路Iのデプレッション型のMOSトランジスタM2をエンハンスメント型のMOSトランジスタM3で置換したものである。
図10は本形態に係る電源回路である基準電圧発生回路を示す回路図である。同図に示すように、本形態におけるデプレッション型のMOSトランジスタM11はそのゲートを濃度NNのN型半導体で構成してある。また、MOSトランジスタM31はデプレッション型のMOSトランジスタのゲートを高濃度NPのP型半導体で構成して、エンハンスメント型として動作するように構成してある。かくして、本形態に係る基準電圧発生回路IIIは、デプレッション型のMOSトランジスタM11の負荷として、ドレインとゲートとを結線するとともに、高濃度NPのP型半導体でゲートを構成したエンハンスメント型のMOSトランジスタM31を直列に接続した構成となっている。すなわち、本形態に係る基準電圧発生回路IIIは、図8に示す第2の実施の形態に係る基準電圧発生回路IIのエンハンスメント型のMOSトランジスタM3をMOSトランジスタM31で置換したものである。
まず、図12に示す回路を説明する。同図に示すように、本回路IVは、第3の実施の形態である図10に示す基準電圧発生回路IIIのMOSトランジスタM11のゲートに電圧V2を印加したものである。ここで、K11=K31とすると、電圧V2=0のときには、第3の実施の形態においてK11=K31とした場合と同様の特性となる。
図15は本形態に係る基準電圧発生回路を示す回路図である。同図に示すように、本形態に係る基準電圧発生回路VIは、MOSトランジスタM11と、ソースとゲートとを結線したデプレッション型のMOSトランジスタM12を直列に接続して構成してある。ここで、MOSトランジスタM11はゲートを濃度NNのN型半導体で形成してあり、MOSトランジスタM12はゲートを濃度NNよりも一桁以上小さい濃度NNLのN型半導体で構成してある。
図17は本形態に係る電源回路である定電圧発生回路を示す回路図である。同図に示すように、本形態に係る定電圧発生回路VIIは、図10に示す第3の実施の形態の基準電圧発生回路IIIと、MOSトランジスタM11およびMOSトランジスタM12で形成した差動増幅器とを組み合わせて構成してある。ここで、第3の実施の形態と同様に、M11の導電係数K11=M31の導電係数K31である。したがって、V2=VPN/2となる。
図18は本形態に係る電源回路である基準電圧発生回路を示す回路図である。同図に示すように、本形態に係る基準電圧発生回路VIIIは、デプレッション型のMOSトランジスタM12,M11とエンハンスメント型のMOSトランジスタM31,M31とで構成されている。ここで、MOSトランジスタM11とゲート同士が結線されているMOSトランジスタM12のゲートは、MOSトランジスタM11の濃度NNよりも一桁以上薄い濃度NNLの同一半導体型であるN型の半導体となっている。一方、MOSトランジスタM31のゲートは濃度NPのP型半導体であり、MOSトランジスタM12に直列に接続されるMOSトランジスタM31とMOSトランジスタM11に直列に接続されるMOSトランジスタM31とでカレントミラー回路が構成されている。
図20は本形態に係る電源回路である基準電圧発生回路を示す回路図である。同図に示すように、本形態に係る基準電圧発生回路IXは、デプレッション型のMOSトランジスタM11,M11と、カレントミラー回路を構成しているエンハンスメント型のMOSトランジスタM32,M31とで構成されている。ここで、MOSトランジスタM32のゲートは、MOSトランジスタM31の濃度NPよりも一桁以上薄い濃度NPLの同一半導体型であるP型の半導体となっている。一方、MOSトランジスタM31のゲートは濃度NPのP型半導体である。
図22は本形態に係る電源回路である電圧検出回路を示す回路図である。同図に示すように、本形態に係る電圧検出回路Xは、デプレッション型のMOSトランジスタM11とエンハンスメント型のMOSトランジスタM32,M32、M31とを有しており、第3の実施の形態のMOSトランジスタM31をMOSトランジスタM32に代えたV2=VPN/2を非反転入力とし、さらにMOSトランジスタM32,M31を用いたオフセットVPTATをもつコンパレーターで構成してある。
図24は本形態に係る電源回路である電圧検出回路を示す回路図である。同図に示すように、本形態に係る電圧検出回路XIは、デプレッション型のMOSトランジスタM11と、エンハンスメント型のMOSトランジスタM32,M31と、カレントミラー回路とMOSトランジスタM11,M31の閾値Vtの差を分割するMOSトランジスタM1のソースフォロア回路で構成されている。
図26は本形態に係る電源回路である基準電圧発生回路を示す回路図である。同図に示すように、本形態に係る基準電圧発生回路XIIは、デプレッション型のMOSトランジスタM11と、エンハンスメント型のMOSトランジスタM32,M31と、カレントミラー回路で構成されている。ここで、MOSトランジスタM32のゲートは、MOSトランジスタM31の濃度NPよりも一桁以上薄い濃度NPLの同一半導体型であるP型の半導体となっている。一方、MOSトランジスタM31のゲートは濃度NPのP型半導体である。
本形態は、上記第5〜第11の実施の形態に適用するMOSトランジスタの構造に関するものである。これらの各実施の形態においては、ゲートの不純物濃度を調整して所望の特性を得ている。この場合において、ゲートの半導体型とソース−ドレインの半導体型が同じ場合として図18に示す第7の実施の形態を例にとり考察する。
VII 定電圧発生回路
X,XI 電圧検出回路
M1,M2,M3,M11,M31,M12,M32 MOSトランジスタ
Claims (10)
- ドレインが電源に接続されたデプレッション型の第1のMOSトランジスタと、一端が前記第1のMOSトランジスタのソースに接続されるとともに他端が接地されて前記第1のMOSトランジスタとの接続点に自己バイアスによる所定の基準電圧を発生させる負荷とを有する電源回路において、
前記第1のMOSトランジスタのゲートにソースより低い所定電圧を印加し、前記負荷を、ゲートとドレインとを結線したデプレッション型の第2のMOSトランジスタで構成したことを特徴とする電源回路。 - 請求項1に記載する電源回路において、
前記負荷を、ゲートとドレインとを結線したエンハンスメント型の第3のMOSトランジスタで構成するとともに、前記第1のMOSトランジスタと第3のMOSトランジスタとの接続点から基準電圧を得るように構成したことを特徴とする電源回路。 - 請求項2に記載する電源回路において、
前記第1のMOSトランジスタの代わりにそのゲート電極の不純物が所定の濃度のN型半導体であるデプレッション型の第4のMOSトランジスタで構成されるとともに、前記第3のMOSトランジスタの代わりにそのゲート電極の不純物が所定の濃度のP型半導体であるエンハンスメント型の第5のMOSトランジスタで構成され、前記第4のMOSトランジスタと前記第5のMOSトランジスタとの接続点から基準電圧を得るように構成したことを特徴とする電源回路。 - 請求項1に記載する電源回路における第1のMOSトランジスタと第2のMOSトランジスタとの接続点の電圧が、請求項3に記載する電源回路における第4のMOSトランジスタのゲートに印加されるように構成するとともに、請求項3に記載する電源回路における前記第4のMOSトランジスタと第5のMOSトランジスタとの接続点から基準電圧を得るように構成したことを特徴とする電源回路。
- 前記第4のMOSトランジスタと、ゲート電極の不純物濃度が、前記第4のMOSトランジスタと同一半導体型で一桁以上異なる濃度であるゲートとソースとを結線した第6のMOSトランジスタとを直列に接続して接続点から基準電圧を取り出すように構成するとともに、請求項3に記載する電源回路における出力電圧が前記第4のMOSトランジスタのゲートに印加されるように構成したことを特徴とする電源回路。
- 請求項5に記載する電源回路において、
前記第4のMOSトランジスタと第6のMOSトランジスタとで差動増幅器を構成するとともに、請求項3に記載する電源回路における出力電圧が前記第4のMOSトランジスタのゲートに印加されるように構成するとともに、前記差動増幅器の出力として基準電圧を得るように構成したことを特徴とする電源回路。 - 直列に接続した、ゲート電極の不純物が所定の濃度のN型半導体であるデプレッション型の第4のMOSトランジスタとゲート電極の不純物が所定の濃度のP型半導体であるエンハンスメント型の第5のMOSトランジスタとの対と、直列に接続した、ゲート電極の不純物濃度が前記第4のMOSトランジスタと同一半導体型で一桁以上異なる濃度である第6のMOSトランジスタおよびゲートとドレインを結線した前記第5のMOSトランジスタとの対とを並列に接続するとともに、前記第5のMOSトランジスタ同士がカレントミラー回路を構成するとともに、前記第4のMOSトランジスタと前記第5のMOSトランジスタとの接続点から基準電圧を得るように構成したことを特徴とする電源回路。
- 直列に接続した、ゲート電極の不純物が所定の濃度のN型半導体であるデプレッション型の第4のMOSトランジスタとゲート電極の不純物が所定の濃度のP型半導体であるエンハンスメント型の第5のMOSトランジスタとの対と、直列に接続した前記第4のMOSトランジスタおよびゲートとドレインを結線し、ゲート電極の不純物濃度が前記第5のMOSトランジスタと同一半導体型で一桁以上異なる濃度である第7のMOSトランジスタとを並列に接続するとともに、前記第7のMOSトランジスタと前記第5のMOSトランジスタでカレントミラー回路を構成するとともに、前記第4のMOSトランジスタと前記第5のMOSトランジスタとの接続点から基準電圧を得るように構成したことを特徴とする電源回路。
- ゲートとドレインとを結線した、ゲート電極の不純物が所定の濃度のP型半導体であるエンハンスメント型の第5のMOSトランジスタと、直列に接続した、ゲート電極の不純物が所定の濃度のN型半導体であるデプレッション型の第4のMOSトランジスタおよびゲートとドレインを結線し、ゲート電極の不純物濃度が前記第5のMOSトランジスタと同一半導体型で一桁以上異なる濃度である第7のMOSトランジスタと、前記第5のMOSトランジスタと第7のMOSトランジスタに流れる電流を等しくするカレントミラー回路とを有するとともに、前記第5のMOSトランジスタのドレインから基準電圧を得るように構成したことを特徴とする電源回路。
- 請求項5〜請求項9のいずれか一つに記載する電源回路において、
同一半導体型でゲート電極の不純物濃度が一桁以上異なる濃度である各MOSトランジスタは、前記ゲート電極の不純物型が各MOSトランジスタのソース−ドレインと異種の半導体型であることを特徴とする電源回路。
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