JP4524407B2 - 半導体装置 - Google Patents

Description

本発明は、半導体装置、特に拡散電流を流す半導体素子を用いて集積回路上に構成される基準電圧源に関するものである。更に詳細に述べると、電源電圧の変動に対して安定な基準電圧源、絶対温度に比例する電圧を発生するＰＴＡＴ基準電圧源、及びこの型の基準電圧源の利用に関するものである。

絶対温度に比例した（ＰＴＡＴ：Ｐｒｏｐｏｒｔｉｏｎａｌ Ｔｏ Ａｂｓｏｌｕｔｅ Ｔｅｍｐｅｒａｔｕｒｅ）基準電圧源は、集積回路上に温度センサやバンドギャップ基準電圧源を実現する際に必要となる重要なアナログ回路である。ところで、ＰＴＡＴ基準電圧源としては、弱反転状態で動作するＭＯＳＦＥＴを利用した半導体装置として、特許文献１がある。特許文献１は、弱反転領域で動作するＭＯＳＦＥＴのゲート端子とドレイン端子を接続してダイオード接続し、飽和する状態で動作させたＭＯＳＦＥＴを組み合わせたＰＴＡＴ基準電圧源を示している。特許文献１のＰＴＡＴ基準電圧源では、ＰＴＡＴ基準電圧は、絶対温度及びＭＯＳＦＥＴの形状によって決まる定数に比例し、指数動作状態における傾斜係数ｎに反比例する特性を示す。

しかし、近年のアナログ回路の低電源電圧化の要求にともない、基準電圧が集積回路の製造パラメータに影響されない低電源電圧駆動のＰＴＡＴ基準電圧源が必要とされている。特許文献１に示されるゲート端子とドレイン端子が接続されたダイオード接続のＭＯＳＦＥＴでは、ドレイン電圧の変化に伴ってゲート電圧も変化するために、ＭＯＳＦＥＴの動作状態はドレイン電圧により変化することになる。特に、近年の集積回路における低いしきい値のＭＯＳＦＥＴにおいては、ドレイン電圧の設定範囲が著しく制限される。また、指数動作状態における傾斜係数ｎは、集積回路の製造パラメータおよびＭＯＳＦＥＴの動作状態によって変動するパラメータであり、基準電圧の特性を劣化させるとともに、設計時の設定電圧の信頼性を劣化させる。

公開特許公報 特開昭５５−５７９２０号

近年の微細化プロセスにおけるしきい電圧の低下によりＭＯＳＦＥＴの駆動範囲がさらに狭まり、汎用プロセスのもとで０．５Ｖ以下の低い電源電圧から動作し、電源電圧の変動に対して安定な電圧を生成するＰＴＡＴ基準電圧源は存在しない。このため、太陽電池等の微弱でかつ不安定な電源で駆動できるオンチップＰＴＡＴ回路を実現することができない。また、外部回路として直列に電流源を必要とする場合には、回路の最低動作電源電圧がさらに高められてしまう。さらに、指数動作状態における傾斜係数ｎの変動による劣化は、基準電圧源の設定電圧の信頼性を低下させる要因となる。

そこで、本発明では、低い電源電圧で駆動でき、かつ、電源電圧の変動に対して安定な基準電圧を生成するとともに、基準電圧の温度係数が製造工程におけるパラメータの変動に影響されにくく、基準電圧の温度係数が拡散電流で動作する半導体素子の形状により集積回路上に正確に設計可能な、基準電圧生成のための半導体装置を提供することを目的としている。

第１のＭＯＳＦＥＴと第２のＭＯＳＦＥＴを備えた半導体装置であって、前記第１のＭＯＳＦＥＴのドレイン端子と前記第２のＭＯＳＦＥＴのソース端子とを接続し、前記第１のＭＯＳＦＥＴのドレイン端子と前記第２のＭＯＳＦＥＴのソース端子と端子間を出力端子とし、前記第１のＭＯＳＦＥＴのソース端子を基準電位とし、前記第２のＭＯＳＦＥＴのドレイン端子に所定の供給電圧を印加し、前記第１のＭＯＳＦＥＴのゲート端子と前記第２のＭＯＳＦＥＴのゲート端子とを接続し、前記第１のＭＯＳＦＥＴのゲート端子と前記第２のＭＯＳＦＥＴのゲート端子との端子間を第１のゲート端子とし、前記第１のＭＯＳＦＥＴの基板端子と前記第２のＭＯＳＦＥＴの基板端子とを接続し、前記第１のＭＯＳＦＥＴの基板端子と前記第２のＭＯＳＦＥＴの基板端子との端子間を第１の基板端子とし、前記第１のゲート端子と前記第２のＭＯＳＦＥＴのドレイン端子とが接続されていないことにより達成することができる。

本発明の半導体装置及びその駆動方法によれば、比例係数を正確に設計可能で、絶対温度に比例するとともに、電源電圧の変動に不感な電圧を集積回路上で発生することが可能になる。微細な半導体素子を拡散電流でモデル化される領域で動作させているので、最低動作電源電圧は０．２Ｖ程度（出力電圧＋０．１Ｖ程度）ときわめて低い電源電圧での動作が可能であり、消費電力がきわめて小さいとともに、設計面積が極めて小さい。また、形状比が異なる複数の半導体素子で得られる拡散電流の比により、温度に比例した出力電圧を決定しているために、製造プロセスにおるパラメータの変動に依存しない特性を実現している。したがって、太陽電池等の微弱な電源で駆動できるオンチップに集積可能なＰＴＡＴ回路を実現できるという効果を奏するとともに、汎用集積回路に搭載してオンチップで温度検出を行う応用回路およびバイアス電圧回路に幅広く適応できるという効果を奏する。

図１Ａは、本発明によるＮＭＯＳＦＥＴを用いた回路構成図である。図１Ｂは、本発明によるＰＭＯＳＦＥＴを用いた回路構成図である。 図２Ａは、図１Ａに示す本発明の第１の実施例の半導体装置をバイポーラトランジスタを用いて構成した場合の回路構成図である。図２Ｂは、図１Ｂに示す本発明の第１の実施例の半導体装置をバイポーラトランジスタを用いて構成した場合の回路構成図である。 図３Ａは、図１Ａの模式的な構造断面図である。図３Ｂは、図１Ｂの模式的な構造断面図である。図３Ｃは、図１ＡをＳＯＩプロセスで製造した場合の模式的な構造断面図である。図３Ｄは、図１ＡをＳＯＩプロセスで製造した場合の模式的な上面図である。図３Ｅは、図１ＢをＳＯＩプロセスで製造した場合の模式的な構造断面図である。図３Ｆは、図２Ａをラテラルバイポーラトランジスタを用いてＳＯＩプロセスで製造した場合の模式的な構造断面図である。図３Ｇは、図２Ａをラテラルバイポーラトランジスタを用いてＳＯＩプロセスで製造した場合の模式的な上面図である。図３Ｈは、図２Ｂをラテラルバイポーラトランジスタを用いてＳＯＩプロセスで製造した場合の模式的な構造断面図である。 図４は、本発明の第１の実施例の半導体装置の動作領域を示す概念図である。 図５Ａは、図１Ａに対応する本発明の第１の実施例のＮＭＯＳＦＥＴ構成の半導体装置に直流電圧源を接続して駆動した場合の測定に用いた回路例である。図５Ｂは、図１Ｂに対応する本発明の第１の実施例のＰＭＯＳＦＥＴ構成の半導体装置に直流電圧源を接続して駆動した場合の測定に用いた回路例である。 図５Ａに対応する本発明の第１の実施例のＮＭＯＳＦＥＴ構成の半導体装置の測定回路において、絶対温度Ｔをパラメータとした場合の電位差ＶＤ−ＶＳに対する出力電位差ＶＯ−ＶＳの測定結果を示す図である。 図５Ａに対応する本発明の第１の実施例のＮＭＯＳＦＥＴ構成の半導体装置の測定回路において、絶対温度Ｔをパラメータとした場合の電位差ＶＤ−ＶＳに対する消費電流ＩＤの測定結果を示す図である。 図５Ａに対応する本発明の第１の実施例のＮＭＯＳＦＥＴ構成の半導体装置の測定回路において、絶対温度Ｔに対する出力電位差ＶＯ−ＶＳの理論特性と測定結果を示す図である。 図９Ａは、図１Ａに対応する本発明の第１の実施例のＮＭＯＳＦＥＴ構成の半導体装置において、ＶＣ＝ＶＢ＝ＶＳとした場合の回路構成例である。図９Ｂは、図１Ｂに対応する本発明の第１の実施例のＰＭＯＳＦＥＴ構成の半導体装置において、ＶＣ＝ＶＢ＝ＶＳとした場合の回路構成例である。図９Ｃは、図１Ａに対応する本発明の第１の実施例のＮＭＯＳＦＥＴ構成の半導体装置において、ＶＣ＝ＶＯ、ＶＢ＝ＶＳとした場合の回路構成例である。図９Ｄは、図１Ｂに対応する本発明の第１の実施例のＰＭＯＳＦＥＴ構成の半導体装置において、ＶＣ＝ＶＯ、ＶＢ＝ＶＳとした場合の回路構成例である。 図９Ａに対応する本発明の第１の実施例のＮＭＯＳＦＥＴ構成の半導体装置の回路構成例において、絶対温度Ｔに対する出力電位差ＶＯ−ＶＳの理論特性と測定結果を示す図である。 図１１Ａは、図１Ａに対応する本発明の第１の実施例のＮＭＯＳＦＥＴ構成の半導体装置を縦続接続して大きな正の温度係数を実現する回路構成例である。図１１Ｂは、図１Ｂに対応する本発明の第１の実施例のＰＭＯＳＦＥＴ構成の半導体装置を縦続接続して大きな負の温度係数を実現する回路構成例である。

本発明の実施の形態に係る半導体装置及びその駆動方法を述べる。本発明は、直列に接続された同一構造・同一ゲートバイアス条件・同一基板バイアス条件が与えられた２つのソース側ＭＯＳＦＥＴとシンク側ＭＯＳＦＥＴを拡散電流でモデル化される動作領域で動作させ、かつ、ソース側ＭＯＳＦＥＴのゲート端子をダイオード接続することなくバイアスすることにより、微小電圧から幅広い電源電圧範囲で動作可能で、電源電圧の変動に対して不感なＰＴＡＴ基準電圧源を創作したものである。

詳しく述べると、同一構造を持つ２つのソース側ＭＯＳＦＥＴとシンク側ＭＯＳＦＥＴを、ソース側ＭＯＳＦＥＴのソース端子とシンク側ＭＯＳＦＥＴのドレイン端子を直列接続し、直列接続された２つのＭＯＳＦＥＴのゲート端子を共通に接続するとともに、直列接続された２つのＭＯＳＦＥＴの基板端子を共通に接続する。直列接続された２つのＭＯＳＦＥＴにおいて共通に接続されたゲート端子は、ソース側ＭＯＳＦＥＴのドレイン端子とは独立に電位を与える構成となっている。ソース側のＭＯＳＦＥＴのドレイン端子電圧が変動しても、２つのＭＯＳＦＥＴの動作領域はＭＯＳＦＥＴにおけるゲート端子‐基板端子間電圧により決定されるために、動作領域がＭＯＳＦＥＴのしきい電圧に制限されず、幅広い駆動電源電圧下で拡散電流モデルに基づく動作領域での動作が可能となる。直列接続された２つのＭＯＳＦＥＴにおけるゲート端子のバイアスの条件は、ＭＯＳＦＥＴのゲート領域直下のチャネル領域表面がフラットバンド状態から反転層が生じない動作領域を満たし拡散電流が流れるような電圧の範囲でバイアスする。直列接続された２つのＭＯＳＦＥＴにおけるゲート端子に汎用ＣＭＯＳ回路におけるクロックを入力した場合には、クロック電圧が先に示すバイアス条件を満たす時間において本発明の駆動状態となる。直列接続された２つのＭＯＳＦＥＴにおける基板端子のバイアスの条件は、シンク側ＭＯＳＦＥＴのソース端子に接続されたｐｎ接合を弱い順方向バイアスから逆方向バイアスまで（零バイアスを含む）バイアスする電圧の範囲で設定する。さらに、基板端子のバイアス電圧を調整することにより、半導体装置の消費電流を調整するとともに、半導体装置の動作速度を制御することが可能となる。拡散電流モデルに基づく動作領域で動作するＭＯＳＦＥＴのモデル式では、ＭＯＳＦＥＴのドレイン電流特性は、しきい電圧を用いることなく、ゲート端子、ソース端子、ドレイン端子、基板端子の４端子の電圧によって決まる指数特性の組み合わせで表現されている。本発明の半導体装置及びその駆動方法に拡散電流モデルを適用して解析することにより、シンク側ＭＯＳＦＥＴのドレイン端子とソース側ＭＯＳＦＥＴのソース端子の接続点の電位が、シンク側ＭＯＳＦＥＴのソース電圧を基準として絶対温度に比例した出力電圧となることが理論的に導かれる。さらに、出力電圧の絶対温度に対する比例係数は、シンク側ＭＯＳＦＥＴのチャネル形状比に対するソース側ＭＯＳＦＥＴのチャネル形状比をｍ倍とした場合に、ｋ／ｑ×ｌｎ（ｍ＋１）となる。ここで、ｋはボルツマン定数、ｑは電気素量である。出力電圧の絶対温度に対する比例係数は、製造工程における各種パラメータおよび指数動作状態における傾斜係数ｎを含まず、物理定数およびＭＯＳＦＥＴのチャネル形状によって決定されるため、製造工程における各種パラメータの変動に影響されず、かつ、ＭＯＳＦＥＴのチャネル形状により正確に設計可能である。また、本発明の基準電圧源は、シンク側ＭＯＳＦＥＴのソース端子を基準にしたソース側ＭＯＳＦＥＴのドレイン端子の電圧の変動に対して、シンク側ＭＯＳＦＥＴのドレイン端子とソース側ＭＯＳＦＥＴのソース端子の接続点の電圧は影響を受けないため、高い電源電圧変動除去比を有する。

図面につき本発明の実施例を示す。図１Ａは拡散電流を流す半導体素子として反転層が形成されない動作状態のＮＭＯＳＦＥＴを用いて構成した本発明のＰＴＡＴ基準電圧源の回路図である。ＭＯＳＦＥＴのチャネル形状比以外の設計パラメータおよび製造工程のパラメータを等しく設定し製作された同一の構造を持つソース側ＮＭＯＳＦＥＴ（Ｍｎ２）とシンク側ＮＭＯＳＦＥＴ（Ｍｎ１）を、Ｍｎ２のソース端子とＭｎ１のドレイン端子をつなぎ、直列接続された２つのＭＯＳＦＥＴのゲート端子を共通に接続するとともに、直列接続された２つのＭＯＳＦＥＴの基板端子を共通に接続する。Ｍｎ２のソース端子を構成するｎ形不純物半導体とＭｎ１のドレイン端子を構成するｎ形不純物半導体領域が同一の不純物濃度を持つとき、すなわち、同一のプロセスパラメータを持つときは、Ｍｎ２のソース端子とＭｎ１のドレイン端子を共有し１つのｎ形不純物半導体領域で構成することができる。直列接続された２つのＭＯＳＦＥＴにおいて共通に接続されたゲート端子は、Ｍｎ２のドレイン端子とは独立に電位を与える構成となっている。Ｍｎ１とＭｎ２のＭＯＳＦＥＴのチャネル形状比は、チャネル幅Ｗとチャネル長Ｌをそれぞれ与えることで、Ｍｎ１についてはＷｎ１／Ｌｎ１＝ｍｎ１、Ｍｎ２についてはＷｎ２／Ｌｎ２＝ｍｎ２の形状比に設計し、ｍｎ１に対するｍｎ２の比がｍとなるように調整する。また、Ｍｎ１とＭｎ２のチャネル長Ｌｎ１とＬｎ２を同一に設計することで、チャネル長に関わる非線形要素を低減することができる。さらに、ｍを整数とする場合は、Ｍｎ１と同一形状のＭＯＳＦＥＴをｍ個並列に接続して、Ｍｎ２のＭＯＳＦＥＴを並列接続されたｍ個のＭＯＳＦＥＴで設計することで、製造工程におけるチャネル形状の加工誤差による影響を低減し正確にｍを定めることが可能である。

図３Ａは、図１Ａに示すＰＴＡＴ基準電圧源をＭＯＳＦＥＴを用いて構成した場合の模式的な構造断面図である。出力端子２２に接続されるｎ形高濃度半導体領域２は便宜上１つのｎ形高濃度半導体領域２で構成した例を示しているが、同濃度の２つのｎ形高濃度半導体領域に分割して構成することもできる。図３Ｂは、図１Ｂに示すＰＴＡＴ基準電圧源をＭＯＳＦＥＴを用いて構成した場合の模式的な構造断面図である。出力端子２２に接続されるｐ形高濃度半導体領域１２は便宜上１つのｐ形高濃度半導体領域１２で構成した例を示しているが、同濃度の２つのｐ形高濃度半導体領域に分割して構成することもできる。図３Ｃは、図１Ａに示すＰＴＡＴ基準電圧源をＭＯＳＦＥＴを用いてＳＯＩ基板上に構成した場合の模式的な構造断面図である。図３Ｄは、図３Ｃの模式的な上面図である。図３Ｅは、図１Ｂに示すＰＴＡＴ基準電圧源をＭＯＳＦＥＴを用いてＳＯＩ基板上に構成した場合の模式的な構造断面図である。

拡散電流を流す半導体素子として、反転層を形成しないＭＯＳＦＥＴと同様にバイポーラトランジスタが知られている。そして、ＭＯＳＦＥＴのソース端子をバイポーラトランジスタのエミッタ端子に、ＭＯＳＦＥＴのドレイン端子をバイポーラトランジスタのコレクタ端子に、ＭＯＳＦＥＴの基板端子をバイポーラトランジスタのベース端子にそれぞれ対応させると、図１Ａに示される半導体装置は、図２Ａのように半導体素子としてバイポーラトランジスタを利用した回路において、同じ動作理論で動作し同じ出力電圧を生成するＰＴＡＴ基準電圧源を構成できる。この場合は、ゲート端子を持たない。同様に、図１Ｂに示される半導体装置は、図２Ｂのように半導体素子としてバイポーラトランジスタを利用した回路において、同じ動作理論で動作し同じ出力電圧を生成するＰＴＡＴ基準電圧源を構成できる。図３Ｆは、図１Ａに示すＰＴＡＴ基準電圧源をラテラルバイポーラトランジスタを用いてＳＯＩ基板上に構成した場合の模式的な構造断面図である。拡散電流を流すＭＯＳＦＥＴの代わりにラテラルバイポーラトランジスタを用いた場合は、シンク側半導体素子のゲート領域１４、ソース側半導体素子のゲート領域１５及びゲート端子２４を持たない。図３Ｇは、図３Ｆの模式的な上面図である。図３Ｈは、図１Ａに示すＰＴＡＴ基準電圧源をラテラルバイポーラトランジスタを用いてＳＯＩ基板上に構成した場合の模式的な構造断面図である。図３Ｆと同様に、拡散電流を流すＭＯＳＦＥＴの代わりにラテラルバイポーラトランジスタを用いた場合は、シンク側半導体素子のゲート領域１４、ソース側半導体素子のゲート領域１５及びゲート端子２４を持たない。

ここで、Ｍｎ１とＭｎ２のゲート端子（ＶＣ）には、Ｍｎ１とＭｎ２のＭＯＳＦＥＴのゲート領域直下のチャネル領域がフラットバンド状態から反転層が形成されない動作領域を満たす範囲の電圧を印加する。Ｍｎ１とＭｎ２の基板端子（ＶＢ）には、Ｍｎ１のソース側ｐｎ接合がわずかに順方向バイアスされる動作領域から逆方向バイアスされる動作領域となる電圧の範囲（零バイアスを含む）で基板端子電圧を印加する。Ｍｎ１のソース端子（ＶＳ）とＭｎ２のドレイン端子（ＶＤ）間には、ＶＳを基準としてＶＤが正となる方向に電位差ＶＤ−ＶＳを与える。ＶＳを基準としたＶＤの電位差は、ＶＳを基準としたＭｎ１のドレイン端子に接続された出力端子（ＶＯ）の電位差ＶＯ−ＶＳよりも０．１Ｖ程度以上大きく与える。この結果、ＶＳを基準としたＭｎ１のドレイン端子に接続された出力端子の電位差ＶＯ−ＶＳは絶対温度に比例し、ＶＯ−ＶＳ＝ｋＴ／ｑ×ｌｎ（ｍ＋１）となる。ここで、ｋはボルツマン定数、Ｔは絶対温度、ｑは電気素量である。

次に、反転層が形成されないＭＯＳＦＥＴのドレイン電流特性をあらわす拡散電流モデルを用いて本発明のＰＴＡＴ回路の動作特性を説明する。単体の４端子ＭＯＳＦＥＴが弱反転領域で動作するとき、ドレイン電流は、ゲート近傍領域におけるソース端ｐｎ接合及びドレイン端ｐｎ接合からのキャリア注入による拡散電流としてモデル化され、４つの端子の電圧ＶＧ、ＶＢ、ＶＳ、ＶＤを用いて、
ＩＤ＝Ｉ０（ ＥＸＰ（ｑ・（ｒ（ＶＧ−ＶＢ）−（ＶＳ−ＶＢ））／ｋＴ）
−ＥＸＰ（ｑ・（ｒ（ＶＧ−ＶＢ）−（ＶＤ−ＶＢ））／ｋＴ）） （１）
と表される。ここで、ｒはゲート領域に印加する電圧に対してＭＯＳＦＥＴのチャネル領域の表面ポテンシャルが変化する割合を表すゲート電圧の劣化係数であり、汎用プロセスで作成されるＭＯＳＦＥＴでは、０．５から０．９程度の値を持つ。Ｉ０は、Ａ・ｑ・Ｄｎ・ｎｐ０／Ｌと表され、ＡはＭＯＳＦＥＴのチャネル領域に接する２つのｐｎ接合側面領域の実効的な接合断面積、Ｄｎは電子の拡散係数、ｎｐ０はＮＭＯＳＦＥＴのチャネル領域を構成するｐ形基板の電子のキャリア密度、Ｌはチャネル領域におけるソース端ｐｎ接合からドレイン端ｐｎ接合までの長さで、電子の拡散長よりも短いとする。弱反転領域で動作するＭＯＳＦＥＴの既存モデルで示されるドレイン電流式におけるＭＯＳＦＥＴの基板効果による変動要素は、式（１）のモデルにおいては、ＭＯＳＦＥＴにおけるドレイン電流を、４端子の電圧を基板電位を基準とした３対の端子間電圧ＶＧ−ＶＢ、ＶＳ−ＶＢ、ＶＤ−ＶＢを用いて定義することにより、しきい電圧を用いることなくモデル化されている。Ｍｎ１のドレイン電流は、式（１）を用いて表すと、
Ｉｎ１＝ｍｎ１・Ｉ０・ＥＸＰ（ｑ・（ｒＶＣ＋（１−ｒ）ＶＢ）／ｋＴ）
・（ＥＸＰ（−ｑ・ＶＳ／ｋＴ）−ＥＸＰ（−ｑ・ＶＯ／ｋＴ））、 （２）
と表される。Ｍｎ２のドレイン電流は、式（１）を用いて表すと、
Ｉｎ２＝ｍｎ２・Ｉ０・ＥＸＰ（ｑ・（ｒＶＣ＋（１−ｒ）ＶＢ）／ｋＴ）
・（ＥＸＰ（−ｑ・ＶＯ／ｋＴ）−ＥＸＰ（−ｑ・ＶＤ／ｋＴ））、 （３）
と表される。式（３）において、第１項に対して第２項が十分に小さくなるとき、式（３）は、
Ｉｎ２＝ｍｎ２・Ｉ０・ＥＸＰ（ｑ・（ｒＶＣ＋（１−ｒ）ＶＢ）／ｋＴ）
・ＥＸＰ（−ｑ・ＶＯ／ｋＴ）、 （４）
と書き換えられる。ここで、出力端子から流れ出る電流が十分に小さい場合、
Ｉｎ１＝Ｉｎ２、 （５）
となる。式（２）および式（４）におけるＩ０・ＥＸＰ（ｑ・（ｒＶＣ＋（１−ｒ）ＶＢ）／ｋＴ）の項は、Ｍｎ１およびＭｎ２に入力するゲート電圧ＶＣ及び基板電圧ＶＢをそれぞれ共通にして与え、Ｍｎ１とＭｎ２の製造工程におけるパラメータを一致させて同一の構造を持たせることで、同じ値になるよう設定する。式（２）、式（４）、式（５）より、
（ｍ＋１）ＥＸＰ（−ｑ（ＶＯ−ＶＳ）／ｋＴ）＝１＋ＥＸＰ（−ｑ（ＶＤ−ＶＳ）／ｋＴ）、（６）
となる。ここで、ｍはｍｎ１に対するｍｎ２の比を表している。式（６）右辺において第１項に対して第２項が十分に小さくなるとき、
ＶＯ−ＶＳ＝ｋＴ／ｑ・ｌｎ（ｍ＋１）、 （７）
の正のＰＴＡＴ特性が導かれる。絶対温度Ｔに対する温度係数は、物理定数ｋ、ｑとＭｎ１に対するＭｎ２のチャネル形状比の比ｍによって正確に決定される。
式（３）において、第１項に対して第２項が十分に小さくなるための条件を考える。第１項に対する第２項の相対誤差εは、
ε＝ＥＸＰ（−ｑ（ＶＤ−ＶＯ）／ｋＴ）、 （８）
と表される。第１項に対する第２項の相対誤差が十分に小さく無視できる場合の最大誤差をεｎｅｇとし、εｎｅｇを式（８）と同様の関数系を用いて表わすと、
εｎｅｇ＝ＥＸＰ（−ｑ・Ｖｎｅｇ／ｋＴ）、 （９）
と表わされる。ここで、Ｖｎｅｇは、式（９）において最大誤差εｎｅｇを与える誤差電圧の換算電圧値である。第１項に対する第２項の相対誤差が十分に小さく無視できるためには、
ε≦εｎｅｇ、 （１０）
を満足すればよい。たとえば、εｎｅｇ＝０．０２ならば、Ｔ＝３００ＫでＶｎｅｇ≒０．１Ｖ（≒４・ｋＴ／ｑ）となる。式（８）、（９）、（１０）より、式（３）が式（４）に近似できるＶＤの範囲は、
ＶＤ≧ＶＯ＋Ｖｎｅｇ、 （１１）
と与えられる。同様に、式（６）が式（７）に近似できるＶＤの範囲は、
ε＝ＥＸＰ（−ｑ（ＶＤ−ＶＳ）／ｋＴ）、 （１２）
とおいて、式（９）、（１０）を用いることにより、
ＶＤ≧ＶＳ＋Ｖｎｅｇ、 （１３）
と与えられる。ここで、ＶＯはＶＳより大きいので、式（１３）の条件は式（１１）の条件に内包されるため、式（７）を導くための近似が成り立つには、ＶＤの電圧が式（１１）を満足すればよい。

次に、提案回路の動作領域について考える。弱反転領域でＭＯＳＦＥＴが動作するために、２つのＭＯＳＦＥＴの基板電圧ＶＢを基準としたゲート電圧ＶＣ−ＶＢは、
ＶＣ−ＶＢ≦Ｖｔｎ、 （１４）
を満たす必要がある。ここで、ＶｔｎはＮＭＯＳＦＥＴのチャネル領域に反転層が形成される電圧である。また、弱反転領域でＭＯＳＦＥＴが動作するＭＯＳＦＥＴのドレイン電流が基板電圧ＶＢを基準としたゲート電圧ＶＣ−ＶＢにより制御可能なためには、
ＶＣ−ＶＢ≧Ｖｆｎ、 （１５）
を満たす必要がある。ここで、ＶｆｎはＮＭＯＳＦＥＴのチャネル領域がフラットバンド状態になる電圧である。また、式（７）が成り立つための近似条件として式（１１）を満足する必要がある。Ｍｎ１のソース端子電圧ＶＳを基準にしたＭｎ２のドレイン電圧ＶＤ−ＶＳとＭｎ１のソース端子電圧ＶＳを基準にした出力電圧ＶＯ−ＶＳの関係に対するＭｎ２の動作領域を図４に示す。Ｍｎ１のソース端子電圧ＶＳを基準にした出力電圧ＶＯ−ＶＳの特性を実線で示す。ある絶対温度におけるＰＴＡＴ電圧Ｖｐｍは、温度の上昇とともにＶｐｍＨに上昇し、温度の低下とともにＶｐｍＬへと低下する。本発明のＰＴＡＴ回路を動作させるために必要な最小の電位差ＶＤ−ＶＳ（ＶＤｍｉｎとする）は、式（１１）より高温時のＰＴＡＴ電圧ＶｐｍＨを用いて、ＶＤｍｉｎ≧ＶｐｍＨ＋Ｖｎｅｇと求められる。十分に長いチャネル長をもつＭＯＳＦＥＴを用いるとき、ＶＤｍｉｎ以上の電圧ＶＤに対して、電源電圧に依存しないＰＴＡＴ電圧を発生することができる。消費電流は、式（２）、（４）に示されるように、ＶＣ及びＶＢにより式（７）の関係と独立に制御でき、安定したＰＴＡＴ電圧が得られる。

拡散電流を流す半導体デバイスとしてラテラルバイポーラトランジスタを用いた場合も、拡散電流を流すＭＯＳＦＥＴを用いて構成した場合と同じ原理に従って動作するために、同様に式（７）のＰＴＡＴ特性が得られる。動作条件も拡散電流を流すＭＯＳＦＥＴを用いて構成した場合と同様に式（１１）を満足すればよい。

図１Ａに示されるＰＴＡＴ回路の測定回路として、０．１８μｍｎ−ウエルＣＭＯＳプロセスで試作した図１Ａに示されるＰＴＡＴ回路に図５Ａに示すような直流電源を接続した場合の測定結果について述べる。図５ＡのＰＴＡＴ回路において、ＶＳ＝０Ｖ、ＶＢ＝０Ｖ、ＶＣ＝０．２Ｖ、ｍ＝１０（Ｗｎ１／Ｌｎ１＝３μｍ／１０μｍ、Ｗｎ２／Ｌｎ２＝３０μｍ／１０μｍ）を与えた場合において、Ｍｎ１のソース端子電圧ＶＳを基準にしたＭｎ２のドレイン電圧ＶＤ−ＶＳとＭｎ１のソース端子電圧ＶＳを基準にした出力電圧ＶＯ−ＶＳの関係を図６に示す。絶対温度Ｔをパラメータとして、絶対温度２７８Ｋから４００Ｋまで測定した。ＶＣには、式（１４）と式（１５）の条件を満足する電圧を与えている。ＰＴＡＴ電圧Ｖｐｍは、絶対温度の変化に対して、ほぼ、等間隔に平行移動している。Ｔ＝４００ＫにおけるＰＴＡＴ電圧ＶｐｍＨは、０．０８８Ｖである。ＰＴＡＴ基準電圧源を動作させるために必要な最小の電位差ＶＤｍｉｎは、ＶＤｍｉｎ＝０．１８８Ｖである。駆動電圧ＶＤ−ＶＳが０．２Ｖから１．８Ｖの範囲で、ＶＤ−ＶＳによらず平均的に一定の出力電圧が得られ、Ｔ＝３００ＫにおいてＶＤ−ＶＳが１Ｖ変動した場合に出力電圧ＶＯ−ＶＳは０．３ｍＶのわずかな変動にとどまっており、この値から求めた電源電圧変動除去比は−７０ｄＢである。微小電源電圧から広い電源電圧範囲にわたって動作が可能であり、集積回路上で電源電圧の変動に対して不感なバイアス電圧回路を実現している。図５Ａに示されるＰＴＡＴ回路の測定回路における、ＶＤ−ＶＳに対する消費電流ＩＤを図７に示す。絶対温度Ｔが２７８Ｋから４００Ｋまで変化するとき、消費電流は１００ｐＡから８ｎＡまで変化し、低消費電流で動作している。図５ＡのＰＴＡＴ回路において、ＶＳ＝０Ｖ、ＶＢ＝０Ｖ、ＶＣ＝０．２Ｖ、ＶＤ＝０．５Ｖ、ｍ＝５０、１０、１を与えた場合において、絶対温度とＭｎ１のソース端子電圧ＶＳを基準にした出力電圧ＶＯ−ＶＳの関係を図８に示す。Ｍｎ１に対するＭｎ２のチャネル形状比の比ｍをｍ＝５０、ｍ＝１０、ｍ＝１としたときの測定値をそれぞれ、■印、▲印、●印で示している。また、Ｍｎ１に対するＭｎ２のチャネル形状の比ｍをｍ＝５０、ｍ＝１０、ｍ＝１としたときの式（７）に対応する計算値をそれぞれ破線、実線、点線で示している。○印は、ＶＢを変更してＶＢ＝０．２Ｖとして、測定した結果を示している。Ｔ＝３００Ｋ（室温）のときの計算値は、ｍ＝５０のときＶＯ−ＶＳ＝１０２ｍＶ、ｍ＝１０のときＶＯ−ＶＳ＝６２ｍＶ、ｍ＝１のときＶＯ−ＶＳ＝１８ｍＶとなる。測定結果は計算結果とよく一致し、出力電圧は絶対温度Ｔに比例しており、本発明の半導体装置は、ＰＴＡＴ基準電圧源として正確に動作している。

上記例の変形として、ＰＭＯＳＦＥＴを用いて構成したＰＴＡＴ基準電圧源の回路図を図１Ｂに示す。ＮＭＯＳＦＥＴを用いたＰＴＡＴ回路と同様の解析を行うことにより、
ＶＯ−ＶＳ＝−ｋＴ／ｑ・ｌｎ（ｍ＋１）、 （１６）
となり、負のＰＴＡＴ特性が導かれる。ＰＭＯＳＦＥＴを用いた構成では、Ｍｎ１のソース端子（ＶＳ）とＭｎ２のドレイン端子（ＶＤ）間には、ＶＳを基準としてＶＤが負となる方向に電位差ＶＤ−ＶＳを与える。このとき、式（１６）が成り立つための条件は、ＮＭＯＳＦＥＴと同様の解析を行うことにより、
ＶＤ≦ＶＯ−Ｖｎｅｇ、 （１７）
と与えられる。

次に、動作領域について考える。弱反転領域でＭＯＳＦＥＴが動作するために、２つのＭＯＳＦＥＴの基板電圧ＶＢを基準としたゲート電圧ＶＣ−ＶＢは、
ＶＣ−ＶＢ≧Ｖｔｐ、 （１８）
を満たす必要がある。ここで、Ｖｔｐ（Ｖｔｐ＜０）はＰＭＯＳＦＥＴのチャネル領域に反転層が形成される電圧である。また、弱反転領域で動作するＭＯＳＦＥＴのドレイン電流が基板電圧ＶＢを基準としたゲート電圧ＶＣ−ＶＢにより制御可能なためには、
ＶＣ−ＶＢ≦Ｖｆｐ、 （１９）
を満たす必要がある。ここで、ＶｆｐはＮＭＯＳＦＥＴのチャネル領域がフラットバンド状態になる電圧である。また、式（１６）が成り立つための近似条件として式（１７）を満足する必要がある。図５Ａに対応するＰＭＯＳＦＥＴ構成の回路における直流電圧の接続例を図５Ｂに示す。

拡散電流を流す半導体デバイスとしてラテラルバイポーラトランジスタを用いた場合も、拡散電流を流すＭＯＳＦＥＴを用いて構成した場合と同じ原理に従って動作するために、同様に式（１６）のＰＴＡＴ特性が得られる。動作条件も拡散電流を流すＭＯＳＦＥＴを用いて構成した場合と同様に式（１７）を満足すればよい。

上記半導体装置を用いた駆動方法の一例として、ＶＣとＶＳを接続するとともに、ＶＢとＶＳを接続することにより、１個の外部バイアス電源のみで駆動可能なＮＭＯＳＦＥＴ構成のＰＴＡＴ回路を図９Ａに示す。式（７）に示されるＰＴＡＴ電圧を発生する。動作条件は、式（１１）のみで決定される。図９ＡのＰＴＡＴ回路について、ＶＤ＝０．５Ｖ、ＶＳ＝０．０Ｖ、ｍ＝１（Ｗｎ１／Ｌｎ１＝３μｍ／１０μｍ、Ｗｎ２／Ｌｎ２＝３μｍ／１０μｍ）を与えた場合において、絶対温度ＴとＭｎ１のソース端子電圧ＶＳを基準にした出力電圧ＶＯ−ＶＳの関係を図１０に示す。Ｍｎ１に対するＭｎ２のチャネル形状比の比ｍをｍ＝１としたときの測定値を●印で示している。また、Ｍｎ１に対するＭｎ２のチャネル形状比の比ｍをｍ＝１としたときの式（７）に対応する計算値を実線で示している。測定結果は計算結果とよく一致し、出力電圧は絶対温度Ｔに比例している。

他の駆動方法の一例として、ＶＣとＶＳを接続するとともに、ＶＢとＶＳを接続することにより、１個の外部バイアス電源のみで駆動可能なＰＭＯＳＦＥＴ構成のＰＴＡＴ回路を図９Ｂに示す。式（１６）に示されるＰＴＡＴ電圧を発生する。動作条件は、式（１７）のみで決定される。別の駆動方法の一例として、ＶＣとＶＯを接続するとともに、ＶＢとＶＳを接続することにより、１個の外部バイアス電源のみで駆動可能なＮＭＯＳＦＥＴ構成のＰＴＡＴ回路を図９Ｃに示す。式（７）に示されるＰＴＡＴ電圧を発生する。動作条件は、式（１１）及び、
ＶＯ−ＶＳ≦Ｖｔｎ、 （２０）
で決定される。上記例の変形における駆動方法の一例として、ＶＣとＶＯを接続するとともに、ＶＢとＶＳを接続することにより、１個の外部バイアス電源のみで駆動可能なＰＭＯＳＦＥＴ構成のＰＴＡＴ回路を図９Ｄに示す。式（１６）に示されるＰＴＡＴ電圧を発生する。動作条件は、式（１７）及び、
ＶＯ−ＶＳ≧Ｖｔｐ、 （２１）
で決定される。これらの例では、１つの電源でＰＴＡＴ電圧を発生できるという利点を持つ。

また、別の変形として、Ｎ個のＰＴＡＴ回路のＶＤ、ＶＣ、ＶＢをそれぞれ共通に接続し、ｋ＝１からｋ＝Ｎ−１までｋ段目のＰＴＡＴ回路の出力端子ＶＯｋをｋ＋１段目のＰＴＡＴ回路のソース端子ＶＳ（ｋ＋１）に接続することでＮ段のＰＴＡＴ回路を縦続接続し、初段のソース端子ＶＳ１をＶＳとし、Ｎ段目の出力をＶＯＮとしたＮＭＯＳＦＥＴ構成のＰＴＡＴ回路を図１１Ａに示す。ｍ１〜ｍ２Ｎは、それぞれ、Ｍｎ１〜Ｍｎ２Ｎに対応するＭＯＳＦＥＴのチャネル形状比を表している。同様の解析を行うことにより、たとえば、ｍ２＝ｍ４＝…ｍ２（Ｎ−１）−１＝ｍ−１、ｍ２Ｎ＝ｍ＋１、ｍ１＝ｍ３＝…ｍ２Ｎ−１＝１、ｍ≫１／ｍと設計した場合、
ＶＯＮ−ＶＳ＝Ｎ・ｋＴ／ｑ・ｌｎ（ｍ＋１）、 （２２）
と与えられる。Ｎ倍された大きな温度係数を実現する場合に有効な構成である。動作条件は、
ＶＤ≧ＶＯＮ＋Ｖｎｅｇ、 （２３）
と与えられる。Ｎ個のＰＴＡＴ回路のＶＤ、ＶＣ、ＶＢをそれぞれ共通に接続し、ｋ＝１からｋ＝Ｎ−１までｋ段目のＰＴＡＴ回路の出力端子ＶＯｋをｋ＋１段目のＰＴＡＴ回路のＶＳ（ｋ＋１）に接続することでＮ段のＰＴＡＴ回路を縦続接続し、初段のソース端子ＶＳ１をＶＳとし、Ｎ段目の出力をＶＯＮとしたＰＭＯＳＦＥＴ構成のＰＴＡＴ回路を図１１Ｂに示す。ｍ１〜ｍ２Ｎは、それぞれ、Ｍｐ１〜Ｍｐ２Ｎに対応するＭＯＳＦＥＴのチャネル形状比を表している。同様の解析を行うことにより、たとえば、ｍ２＝ｍ４＝…ｍ２（Ｎ−１）−１＝ｍ−１、ｍ２Ｎ＝ｍ＋１、ｍ１＝ｍ３＝…ｍ２Ｎ−１＝１、ｍ≫１／ｍと設計した場合、
ＶＯＮ−ＶＳ＝−Ｎ・ｋＴ／ｑ・ｌｎ（ｍ＋１）、 （２３）
と与えられる。Ｎ倍された大きな温度係数を実現する場合に有効な構成である。動作条件は、
ＶＤ≦ＶＯＮ−Ｖｎｅｇ、 （２４）
と与えられる。

以上述べたように、本発明によれば、比例係数を正確に設計可能でかつ絶対温度に比例するとともに、電源電圧の変動に不感な電圧を集積回路上で発生することが可能になる。微細なＭＯＳＦＥＴを拡散電流でモデル化される領域で動作させているので、最低動作電源電圧は０．２Ｖ程度ときわめて低い電源電圧での動作が可能であり、消費電力がきわめて小さいとともに、設計面積が極めて小さい。また、形状比が異なる複数のＭＯＳＦＥＴで得られる拡散電流の比により、温度に比例した出力電圧を決定しているために、製造プロセスにおるパラメータの変動に依存しない特性を実現している。したがって、太陽電池等の微弱かつ不安定な電源で駆動できるオンチップに集積可能なＰＴＡＴ回路を実現できるとともに、汎用集積回路に搭載してオンチップで温度検出を行う応用回路およびバイアス電圧回路に幅広く適応できる。さらに、本発明のＰＴＡＴ電圧源は、温度依存性の異なる回路と組み合わせることで、温度に依存しない基準電圧源を得る用途に幅広く利用できる。

本発明では、低い電源電圧で駆動でき、かつ、電源電圧の変動に対して安定な電圧を生成するとともに、電圧の温度係数が製造工程におけるパラメータの変動に影響されにくく、電圧の温度係数がＭＯＳＦＥＴの形状により集積回路上に正確に設計可能な、ＰＴＡＴ電圧生成のための半導体装置として使用され得る。ＰＴＡＴ基準電圧源は、近年の微細化されたＣＭＯＳプロセスのもとで、低電源電圧駆動が可能な集積型基準電圧発生回路、集積型温度検出器等を構成する場合の必須回路として利用される。また、本発明の半導体装置は、集積回路上において電源電圧の変動に不感な微小バイアス電圧回路としても幅広く使用され得る。

１……ｎ形高濃度半導体領域
２……ｎ形高濃度半導体領域
３……ｎ形高濃度半導体領域
６……ｐ形高濃度半導体領域
７……ｐ形高濃度半導体領域
８……ｐ形半導体領域
９……ｐ形半導体領域
１１……ｐ形高濃度半導体領域
１２……ｐ形高濃度半導体領域
１３……ｐ形高濃度半導体領域
１４……シンク側半導体素子のゲート領域
１５……ソース側半導体素子のゲート領域
１６……ｎ形高濃度半導体領域
１７……ｎ形高濃度半導体領域
１８……ｎ形半導体領域
１９……ｎ形半導体領域
２１……シンク側半導体素子ソース端子
２２……出力端子
２３……ソース側半導体素子ドレイン端子
２４……ゲート端子
２５……絶縁皮膜
２６……絶縁層
２７……基板端子
２８……絶縁層
２９……絶縁層

Claims (7)

1. 第１のＭＯＳＦＥＴと第２のＭＯＳＦＥＴを備えた半導体装置において、
   前記第１のＭＯＳＦＥＴのドレイン端子と前記第２のＭＯＳＦＥＴのソース端子とを接続し、
   前記第１のＭＯＳＦＥＴのドレイン端子と前記第２のＭＯＳＦＥＴのソース端子との端子間を出力端子とし、
   前記第１のＭＯＳＦＥＴのソース端子を基準電位とし、
   前記第２のＭＯＳＦＥＴのドレイン端子に所定の供給電圧を印加し、
   前記第１のＭＯＳＦＥＴのゲート端子と前記第２のＭＯＳＦＥＴのゲート端子とを接続し、
   前記第１のＭＯＳＦＥＴのゲート端子と前記第２のＭＯＳＦＥＴのゲート端子との端子間を第１のゲート端子とし、
   前記第１のＭＯＳＦＥＴの基板端子と前記第２のＭＯＳＦＥＴの基板端子とを接続し、
   前記第１のＭＯＳＦＥＴの基板端子と前記第２のＭＯＳＦＥＴの基板端子との端子間を第１の基板端子とし、
   前記第１のゲート端子と前記第２のＭＯＳＦＥＴのドレイン端子とが接続されておらず、
   前記第１のＭＯＳＦＥＴと前記第２のＭＯＳＦＥＴとは同一構造のＭＯＳＦＥＴであり、
   前記第１のゲート端子には、前記第１のＭＯＳＦＥＴ及び前記第２のＭＯＳＦＥＴのゲート電極でのチャネル領域がフラットバンド状態から反転層が形成されない弱反転動作領域を満たす範囲の電圧が印加され、
   前記第１の基板端子には、第１のＭＯＳＦＥＴのソース側ｐｎ接合がわずかに順方向バイアスされる動作領域から逆方向バイアスされる動作領域となる範囲の電圧を印加され、 前記供給電圧には、前記第１及び第２のＭＯＳＦＥＴがＮＭＯＳＦＥＴの場合は、前記基準電位に対して、正の電圧を印加され、
   前記供給電圧には、前記第１及び第２のＭＯＳＦＥＴがＰＭＯＳＦＥＴの場合は、前記基準電位に対して、負の電圧を印加されることを特徴とする半導体装置。
2. 請求項１において、
   前記第１及び第２のＭＯＳＦＥＴがＮＭＯＳＦＥＴの場合は、前記供給電圧は、前記出力端子の出力電圧よりも所定値だけ大きく、
   前記第１及び第２のＭＯＳＦＥＴがＰＭＯＳＦＥＴの場合は、前記供給電圧は、前記出力端子の出力電圧よりも所定値だけ小さいことを特徴とする半導体装置。
3. 請求項１又は２において、
   前記第１のゲート端子と前記前記第１のＭＯＳＦＥＴのソース端子とを接続し、
   前記第１の基板端子と前記第１のＭＯＳＦＥＴのソース端子とを接続することを特徴とする半導体装置。
4. 請求項１又は２において、
   第１のゲート端子と出力端子とを接続し、
   前記第１の基板端子と前記第１のＭＯＳＦＥＴのソース端子とを接続することを特徴とする半導体装置。
5. 請求項１乃至４のいずれか１項において、
   前記半導体装置は、ＰＴＡＴ電圧発生回路、又は、バイアス電圧発生回路として利用されることを特徴とする半導体装置。
6. 請求項１乃至５のいずれか１項において、
   前記第１のゲート端子と前記第２のＭＯＳＦＥＴのドレイン端子と接続されておらずとは、前記第１のゲート端子と前記第２のＭＯＳＦＥＴのドレイン端子との電位が異なっていることを特徴とする半導体装置。
7. 第１のＭＯＳＦＥＴと第２のＭＯＳＦＥＴを備えた半導体装置において、
   前記第１のＭＯＳＦＥＴのドレイン端子と前記第２のＭＯＳＦＥＴのソース端子とを接続し、
   前記第１のＭＯＳＦＥＴのゲート端子と前記第２のＭＯＳＦＥＴのゲート端子とを接続し、
   前記第１のＭＯＳＦＥＴのゲート端子と前記第２のＭＯＳＦＥＴのゲート端子との端子間を第１のゲート端子とし、
   前記第１のＭＯＳＦＥＴの基板端子と前記第２のＭＯＳＦＥＴの基板端子とを接続し、
   前記第１のゲート端子と前記第２のＭＯＳＦＥＴのソース端子とが接続されていない半導体装置をＮ個備え、（Ｎは２以上の整数）
   ｋ＝１（ｋは自然数）からｋ＝Ｎまでの前記半導体装置の前記第２のＭＯＳＦＥＴのドレイン端子をそれぞれ接続し、所定の供給電圧を印加し、
   ｋ＝１からｋ＝Ｎまでの前記半導体装置の前記第１のＭＯＳＦＥＴのゲート端子をそれぞれ接続し、それを基準電位とし、
   ｋ＝１からｋ＝Ｎまでの前記半導体装置の前記第１のＭＯＳＦＥＴの基板端子をそれぞれ接続し、所定の電圧を印加し、
   ｋ＝１からｋ＝Ｎ−１までの前記半導体装置の前記第１のＭＯＳＦＥＴのドレイン端子と前記第２のＭＯＳＦＥＴのソース端子と端子間をｋ＝２からｋ＝Ｎまでの半導体装置の第１のＭＯＳＦＥＴのソース端子に接続し、
   ｋ＝Ｎの半導体装置の前記第１のＭＯＳＦＥＴのドレイン端子と前記第２のＭＯＳＦＥＴのソース端子との端子間を出力端子とし、
   前記第１のＭＯＳＦＥＴと前記第２のＭＯＳＦＥＴとは同一構造のＭＯＳＦＥＴであり、
   前記第１のゲート端子には、前記第１のＭＯＳＦＥＴ及び前記第２のＭＯＳＦＥＴのゲート電極でのチャネル領域がフラットバンド状態から反転層が形成されない弱反転動作領域を満たす範囲の電圧が印加され、
   前記第１の基板端子には、第１のＭＯＳＦＥＴのソース側ｐｎ接合がわずかに順方向バイアスされる動作領域から逆方向バイアスされる動作領域となる範囲の電圧を印加され、 前記供給電圧には、前記第１及び第２のＭＯＳＦＥＴがＮＭＯＳＦＥＴの場合は、前記基準電位に対して、正の電圧を印加され、
   前記供給電圧には、前記第１及び第２のＭＯＳＦＥＴがＰＭＯＳＦＥＴの場合は、前記基準電位に対して、負の電圧を印加されることを特徴とする半導体装置。

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