JPH01205219A - 半導体集積回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明は電界効果トランジスタ（以下、ＦＥＴと略す）
を複数個用いて構成される半導体集積回路に利用される
。特に、定電流特性を示す回路を内部に含む半導体集積
回路の高性能化に利用される。

従来の技術 定電流特性を示す回路の１つとしては、定電流源回路が
あシ、別の回路としては負荷抵抗回路がある。

定電流源回路は、差動増幅器、ソースホロア等の回路の
一部として広く使用されている。定電流源回路の特性が
これら回路の特性を決定していることは、周知の通シで
ある。

従来、ＦＥＴを用いた定電流源回路には第７図に示す回
路が広く使用されておシ、ＦＥＴのドレイン電流の飽和
特性を利用したものである。定電流源回路は、１個のＦ
ＥＴ、Ｑｌから構成され、Ｑｌのソースは低電位側電源
（図中では接地電源）に接続され、Ｑｌのゲートには定
電流源回路外よシ定電圧のゲートバイアス電圧■ｂが供
給されている。第８図に、第７図の構成による定電流源
回路の電圧・電流特性の一例を示す。定電流源回路に印
加される電圧Ｖｄが所定電圧以上になるとＱｌを流れる
電流は飽和状態となり、定電流源回路を流れる電流工ｄ
はほぼ一定となり定電流特性を示す。定電流源回路は、
上記定電流特性を利用したものである。なお、ゲートバ
イアス電圧ｖｂは、半導体集積回路の内部で発生されて
いるが、発生回路その他詳細については省略する。

さて、負荷抵抗回路は、各種スイッチング回路の負荷差
動増幅器の負荷などに使用されている。

従来、ＦＥＴを用いた負荷抵抗回路には第９図に示す回
路が広く使用されていた。従来の負荷抵抗回路は１個の
デプレッション型ＦＥＴ、Ｑ２によシ構成されている。

Ｑ２のドレインは高電位側電源■ＤＤに接続され、Ｑ２
のゲートはソースに接続され、Ｑ２のソースは負荷抵抗
回路の出力ｖｓとなっている。第１０図に、従来の技術
による負荷抵抗回路の電圧・電流特性の一例を示す。負
荷抵抗回路を流れる電流Ｉｄが小さい領域では、負荷抵
抗回路の出力電圧■８はＩｄの増加に比例して減少する
。工ｄが所定電流以上となると、Ｑ２を流れる電流は飽
和状態となり、Ｉｄの変化によシ■８　が大きく変化し
、負荷抵抗回路は大きな微分抵抗を示すことになる。Ｆ
ＥＴを用いた負荷抵抗回路は、上記の微分抵抗の大きさ
を利用するものが多く、抵抗を負荷抵抗回路に用いる場
合に比べて大きな出力電圧が得られることが特徴である
。

発明が解決しようとする課題 周知の様に、ＦＥＴにはチャネル長変調効果がある。こ
れは、ＦＥＴのゲート・ソース間電圧が一定電圧でも、
ドレイン・ソース間電圧が変化すると、ＦＥＴを流れる
ドレイン電流が変化するというものである。

従来の技術による定電流源回路には、ＦＥＴのチャネル
長変調効果により、以下の課題があった。

第８図は従来の技術による定電流源回路の電圧・電流特
性の一例を示すものである。定電流源回路に印加される
電圧ｖｄが所定電圧以上となりＦＥＴが飽和状態となっ
ても、ＦＥＴのチャネル長変調効果によシ、ｖｄの変化
により定電流源回路を流れる電流工ｄが大きく変化して
いた。

さて、定電流源回路は差動増幅器、ソースホロア等の一
部に使用されているが、これら回路の動作により定電流
源回路に印加される電圧が変化している。そのため、回
路の動作時には定電流源回路を流れる電流が変化してい
た。その結果、差動増幅器、ソースホロア等において入
出力信号間の直線関係が損なわれたり、出力信号の歪が
生じていた。

ところで、従来の技術による定電流源回路では、ｖｄの
変化によるＩｄの変化を小さくするには、ＦＥＴのチャ
ネル長変調効果を小さくする以外に有効な対策がなかっ
た。チャネル長変調効果を小さくするには、ＦＥＴのゲ
ート長を大きくすれば良い事は周知の通りである。しか
し、ゲート長を大きくするとＦＥＴの相互コンダクタン
スが低下する。そのため、所定の電流を流すには、ＦＥ
Ｔのゲート幅を大きくする必要があるが、ゲート容量が
ゲート幅とゲート長の積に比例して増加するため、ＦＥ
Ｔの動作速度が低下する。上記理由により、定電流源回
路に使用されるＦＥＴのゲート長を大きくすることがで
きないため、ＦＥＴのチャネル長変調効果を大幅に小さ
くすることは不可能であった。

以上のように、従来の技術による定電流源回路には、印
加される電圧の変化によシ定電流源回路を流れる電流が
変化するという課題があり、さらにこの課題に対し有効
な解決方法がなかった。

同様に、従来の技術による負荷抵抗回路には、ＦＥＴの
チャネル長変調効果により、以下の課題があった。第１
０図は、従来の技術による負荷抵抗回路の電圧・電流特
性の一例を示すものである。

負荷抵抗回路を流れる電流Ｉｄが所定電流以上となりＦ
ＥＴが飽和状態となっても、チャネル長変調効果により
Ｉｄの変化に伴ない負荷抵抗回路の出力電圧ｖ８　が大
きく変化していた。

前述のように、負荷抵抗回路は各種スイッチング回路の
負荷あるいは差動増幅器の負荷などに使用されている。

これら回路においては、負荷抵抗回路の電流の飽和領域
における微分抵抗が大きいこと、つまりＩｄの変化によ
シｖ、が大きく変化することが、回路の動作速度、電圧
増幅率、消費電力などの面から望ましい。

ところで、従来の技術による負荷抵抗回路では、工ｄの
変化によるＶ、の変化を大きくするには、ＦＥＴのチャ
ネル長変調効果を小さくする以外に有効な対策がなかっ
た。前述のように、ＦＥＴのチャネル長変調効果を小さ
くするにはＦＥＴのゲート長を大きくすれば良い。しか
し、ゲート長を大きくすれば、ＦＥＴの相互コンダクタ
ンスが低下する。所定の電流を負荷抵抗回路に流すため
には、ＦＥＴのゲート幅を大きくする必要がある。

しかし、ゲート容量がゲート長とゲート幅の積に比例し
て増加するため、ＦＥＴの動作速度が低下する。上記理
由により、負荷抵抗回路に使用されるＦＥＴのゲート長
を大きくすることがないため、ＦＥＴのチャネル長変調
効果を大幅に小さくすることは不可能であった。

以上のように、従来の技術による負荷抵抗回路には、電
流の飽和・領域において、負荷抵抗回路を流れる電流の
変化に対して負荷抵抗回路の出力電圧の変化を大きくで
きないという課題があシ、さらにこの課題に対して有効
な解決方法がなかった。

本発明は、かかる従来の技術による定電流源回路および
負荷抵抗回路の課題に鑑み、チャネル長変調効果の大き
なＦＥＴを使用しても、印加される電圧が変化しても流
れる電流変化の非常に小さい定電流源回路、および、流
れる電流の変化に対して出力電圧変化の非常に大きい負
荷抵抗回路を提供することを目的とする。

課題を解決するだめの手段 本発明による半導体集積回路は、（１）第１の電界効果
トランジスタのドレインが第２の電界効果トランジスタ
のソースに接続され、該第１の電界効果トランジスタの
ソースが低電位側電源に接続され、該第１および第２の
電界効果トランジスタのゲートが接続されるとともに外
部より定電圧のゲートバイアスが印加されて定電流源回
路を構成するとともに、第２の電界効果トランジスタの
しきい値電圧が第１の電界効果トランジスタのしきい値
電圧よりも深く、第２の電界効果トランジスタのに値が
第１の電界効果トランジスタのに値よりも大きい定電流
源回路を少なくとも１個含むものである。

また、本発明は、（２）第１の電界効果トランジスタの
ドレインが第２の電界効果トランジスタのソースに接続
され、該第１の電界効果トランジスタのソースが低電位
側電源に接続され、該第１および第２の電界効果トラン
ジスタのゲートが接続されるとともに外部よシ定電圧の
ゲートバイアスが印加されて定電流源回路を構成すると
ともに、第２の電界効果トランジスタのゲート長が第１
の電界効果トランジスタのゲート長よりも短く、第２の
電界効果トランジスタのゲート幅が第１の電界効果トラ
ンジスタのゲート幅よりも大きい定電流源回路を少なく
とも１個含む事を特徴とする集積回路を提供する。

また、（３）前記（１）、　（２）の半導体集積回路に
おいて、前記第１および第２の電界効果トランジスタの
しきい値をＶｔ１およびＶｔ２とし、Ｋ値をに１　およ
びに２とし、前記ゲートバイアス電圧をＶｂとすると、 を満足していることを特徴とする。

さらに、本発明は、（４）第１の電界効果トランジスタ
のドレインが第２の電界効果トランジスタのソースに接
続され、該第２の電界効果トランジスタのドレインが高
電位側電源に接続され、該第１および第２の電界効果ト
ランジスタのゲートが第１の電界効果トランジスタのソ
ースに接続されて負荷抵抗回路を構成するとともに、第
２の電界効果トランジスタのしきい値電圧が第１の電界
効果トランジスタのしきい値電圧よりも深く、第２の電
界効果トランジスタのに値が第１の電界効果トランジス
タのＫ値よりも大きい負荷抵抗回路を少なくとも１個含
む半導体集積回路を提供する。

さらにまた、本発明は、（５）第１の電界効果トランジ
スタのドレインが第２の電界効果トランジスタのソース
に接続され、第２の電界効果トランジスタのドレインが
高電位側電源に接続され、該第１および第２の電界効果
トランジスタのゲートが第１の電界効果トランジスタの
ソースに接続されて負荷抵抗回路を構成するとともに、
第２の電界効果トランジスタのゲート長が第１の電界効
果トランジスタのゲート長よりも短く、第２の電界効果
トランジスタのゲート幅が第１の電界効果トランジスタ
のゲート幅よりも大きい負荷抵抗回路を少なくとも１個
含む。

さらに、（６）前記（３）および（４）の半導体集積回
路において、前記第１および第２の電界効果トランジス
タのしきい値電圧をＶｔｌおよびＶｔ２とし、Ｋ値をに
１およびに２とすると、 を満足している事を特徴とする。

なお、上述のに値は、ＦＥＴの性能を示すパラメータで
あり、飽和状態でのＦＥＴのドレイン電流Ｉｄを表わす
下式（３）の比例定数である。

工ｄ＝Ｋ（ｖＧｓ−Ｖｔ）２　　　　・・・・・・・・
・・・・　（３）ここで、ｖＧｓはＦＥＴのゲートバイ
アス電圧、■、はＦＥＴのしきい値電圧である。

作　　用 前記の課題を解決するだめの手段（１）および（３）に
おいて、式（１）の条件を満足することによシ、第１お
よび第２のＦＥＴは飽和状態となり、飽和電流が流れる
。さらに、第２のＦＥＴのしきい値電圧が第１のＦＥＴ
のしきい値電圧よりも深く、第２のＦＥＴのに値が第１
のＦＥＴのＫ値よりも大きく設定されるために、第２の
ＦＥＴは第１のＦＥＴに比べて大きな電流駆動能力を有
する。定電流源回路を流れる電流は、第１のＦＥＴによ
シ決定され、第１のＦＥＴは本来の電流源として機能す
る。

さらに、第２のＦＥＴは、流れる電流がゲート・ソース
間電圧の２乗に比例することを利用して、定電流源回路
に印加される電圧の変化を緩衝し、第１のＦＥＴのドレ
イン電圧の変化を小さくするように作用する。その結果
、定電流源回路に印加される電圧が変化しても、流れる
電流の変化が非常に小さくなる。

さて、課題を解決するための手段の（２）および（３）
において、第２のＦＥＴのゲート長が第１のＦＥＴのゲ
ート長より短かくなっている。ゲート長が短かくなると
、ショートチャネル効果が生じる事が知られておシ、そ
の結果第２のＦＥＴのしきい値電圧は第１のＦＥＴより
も深くなる。さらに、第２のＦＥＴのゲート幅を第１の
ＦＥＴのゲート幅よりも大きくすることにより、第２の
ＦＥＴのに値は第１のＦＥＴのに値に比べて大きくなる
。式（１）の条件を満足することにより、第１および第
２のＦＥＴは飽和状態となシ、飽和電流が流れる。

そして上述の場合と同様に、第１のＦＥＴが本来の定電
流源として機能し、第２のＦＥＴは定電流源回路に印加
される電圧の変化を緩衝し、第１のＦＥＴのドレイン電
圧の変化を小さくするように作用する。その結果、定電
流源回路に印加される電圧が変化しても、流れる電流の
変化が非常に小さくなる。

課題を解決するだめの手段の（４）および（６）におい
て、式舜）の条件を満足することによシ、第１および第
２のＦＥＴは飽和状態となシ、飽和電流が流れる。さら
に、第２のＦＥＴのしきい値電圧が第１のＦＥＴのしき
い値電圧よりも深く、第２のＦＥＴのに値が第１のＦＥ
ＴのＫ値よりも大きく設定されるために、第２のＦＥＴ
は第１のＦＥＴに比べて大きな電流駆動能力を有する。

負荷抵抗回路を流れる電流は、第１のＦＥＴによシ決定
されるため、第１のＦＥＴは負荷抵抗回路の電流制限を
行なう。第２のＦＥＴは、ＦＥＴのゲート・ソース間電
圧がＦＥＴを流れる電流の平方根に比例するため、負荷
抵抗回路を流れる電流の変化に対して第１のＦＥＴのド
レイン電圧の変化を小さくする。その結果、負荷抵抗回
路は、その電流飽和領域において、流れる電流がほぼ一
定値に制限され、流れる電流の変化に対して出力電圧が
大きく変化する。

さて、課題を解決するだめの手段の（５）および（６）
において、第２のＦＥＴのゲート長が第１のＦＥＴのゲ
ート長より短くなっている。ゲート長が短くなると、シ
ョートチャネル効果が生じ、ＦＥＴのしきい値電圧が深
くなる。このショートチャネル効果により、第２のＦＥ
Ｔのしきい値電圧は第１のＦＥＴのしきい値電圧に比べ
て深くなる。さらに、第２のＦＥＴのゲート幅が第１の
ＦＥＴのゲート幅に比べ大きいため、第２のＦＥＴのに
値は第１のＦＥＴのに値に比べて大きくなる。式（２）
の条件を満足することによシ、第１および第２のＦＥＴ
は飽和状態となり、飽和電流が流れる。そして、上述の
場合と同様に、第１のＦＥＴが負荷抵抗回路を流れる電
流の制限を行ない、第２のＦＥＴの負荷抵抗回路を流れ
る電流の変化による第１のＦＥＴのドレイン電圧の変化
を緩衝する。

その結果、負荷抵抗回路はその電流飽和領域において、
流れる電流がほぼ一定に制限され、流れる電流の変化に
対して出力電圧が大きく変化する。

実施例 （実施例１） 本発明の第１の実施例である定電流源回路の回路図を第
１図に示す。第１０ＦＥＴ、Ｑ３のドレインに第２のＦ
ＥＴ、Ｑ４のソースが接続されている。Ｑ３およびＱ４
のゲートには、共通のゲートバイアス電圧■ｂが印加さ
れている。Ｑ３のソースは、低電位側電源である接地電
源に接続されている。

さて、Ｑ３のドレインと０４のソースの接続点の電圧を
ｖｌ　　とし、定電流源回路に印加される電圧をｖｄと
し、Ｑ３およびＱ４のしきい値電圧をＶｔ１およびＶｔ
２とすると、Ｑ３およびＱ４が飽和状態となる条件は、 ■１　〉ｖｂ−■、１　　　　・・・・・・・・・・・
・・・・　（４）ｖｄ　）ｖｂ−Ｖｔ２　　　　　・・
・・・・・・・・・・・・・　（５）である。さらに、
Ｑ３およびＱ４に電流が流れる条件は、 Ｖｂ−Ｖｔ１　）　Ｏ・・・・・・・・・・・・・・・
　（６）■、−Ｖｔ２〉ｖｌ　　　　　　・・・・・・
・・・・・・・・・　（７）である。よって、Ｑ３およ
びＱ４が飽和状態となり、飽和電流が流れる条件は、 ｖｄ＞ｖｂ−Ｖｔ２〉ｖｌ〉ｖｂ−■、１〉ｏ・・・・
・・　（８）である。

次に、定電流源回路を流れる電流をＩｄとし、ＦＥＴを
流れる電流が式（３）の２乗則に従うものとし、Ｑ３お
よびＱ４のに値をそれぞれに１　およびに２とすると、
各ＦＥＴを流れる電流は、”ｄ＝に１（ｖｂ−Ｖｔ１）
　　　　−−−＝　　（９）１．１＝に２（Ｖｂ−Ｖｌ
−Ｖｔ２）２−−−−−・−・−・−・−・ｏｎとなる
。式（９）および式０１からｖｌ　　を求めると、とな
る。

さて、Ｑ４のしきい値電圧がＱ３のしきい値電圧よりも
深く、Ｑ４のに値が０３のに値よシ大きく設定されてお
シ、 Ｖｔ２くＶｔ１　　　　　　　　　　・・・・・・・・
・・・・・・・・・・　（イ）Ｋ１くに２　　　　　　
　・・・・・・・・・・・・・・・・・・　α葎である
。さらに、式（１）の条件を満足すると■　は下式〇４
）を満足する。

Ｖｂ　−Ｖｔ　２　＞ｖｌ）ｖｂ−ＶｔＩ　　Ｈ’１ｌ
Ｈ１ｌＨＨＨ１ｌ・＋＋＋Ｈ＋　　（１４）弐〇４と式
（８）を比較すると、ｖｄおよびｖｂを適当な値にする
ことによシ、弐〇４は式（８）を満足する。

よって、Ｑ４のしきい値電圧を０３のしきい値電圧よシ
深く、Ｑ４のに値をＱ３のに値よシ大きく、さらに式（
１）の条件を満足するように各パラメータの値を設定す
ると、Ｑ３およびＱ４は飽和状態となシ、飽和電流が流
れる。

ところで、Ｑ４のしきい値電圧が０３のしきい値電圧よ
りも深く、Ｑ４のに値がＱ３のに値より大きいため、Ｑ
４はＱ３と比べて大きな電流駆動能力を有する。Ｑ３と
Ｑ４には同一の電流が流れるため、定電流源回路を流れ
る電流はＱ３によシ決定される。つマシ、Ｑ３は本来の
定電流源として動作する。

次に本発明の特徴であるＱ４の動作について説明する。

飽和状態におけるＦＥＴのドレイン電流Ｉｄは、チャネ
ル長変調効果を考慮すると、下式〇Ｇとなる。

■ａ＝Ｋ（ｖＧＳ−Ｖｔ　）２　（１＋λＶＤ３　）　
　−、、、、、、α１ここで、ＶＤＳはＦＥＴのドレイ
ン拳ソース間電圧、ｖＧｓはＦＥＴのゲート・ソース間
電圧、λはチャネル長変調効果を表わすパラメータであ
る。λは通常、０．０５〜０．２（／Ｖ）程度の値であ
る。式α→の右辺第２項は、チャネル長変調効果を表わ
すものである。弐〇〇をＶＧＳについて解くととなる。

工ｄは、Ｑ４を流れる電流であるとともに、Ｑ３を流れ
る電流でもある。Ｑ３におけるＩｄを、 Ｉ　ｄ＝Ｋ　１−　（Ｖｂ　−Ｖ　ｔ　１）２　　　・
・・・・・・・・・・・・・・　αηとし、式へ→をＱ
４に適用すると次式となる。

−くに２と設定されておシ、λ＝ｏ、ｏ２〜０．２程度
の値である。ｖＤｓの変化によるｖＧｓの変化は、（１
＋λＶＤＳ）”−’　　に比例するため、小さなものと
なる。つまシ、Ｑ４のドレイン電圧が変化しても、Ｑ４
のソース電圧はほとんど変化しない。Ｑ４のソースと０
３のドレインは接続されており、Ｑ３のドレイン電圧も
ほとんど変化せず、Ｑ３を流れる電流の変化も極めて小
さくなる。

Ｑ４の機能は、流れる電流がゲート・ソース間電圧の２
乗に比例することを利用し、定電流源回路に印加される
電圧の変化を、小さなゲート・ソース間電圧の変化に緩
衝することである。その結果、定電流源回路に印加され
る電圧の変化に対して、定電流源として動作するＱ３の
ドレイン電圧の変化が小さくなり、定電流源回路を流れ
る電流の変化が従来の技術に比べて大幅に小さくなる訳
である。

第２図は、本実施例の定電流源回路の電圧・電流特性の
一例を示す。定電流源回路を流れる電流工ｄの飽和領域
において、定電流源回路に印加される電圧ｖｄの変化に
よる工ｄの変化は非常に小さくなっている。従来の技術
による定電流源回路の電圧・電流特性の一例である第４
図と、本発明による定電流源回路の電圧１電流特性の一
例である第２図を比較すると、本発明による定電流源回
路が良好な飽和特性を示しており、従来の技術による定
電流源回路の課題が解決していることが解る。

（実施例２） 表１は、本発明の第２の実施例である定電流源回路の設
置値の一例であり、第１図はその回路図である。本実施
例の定電流源回路の回路構成は、第１の実施例の定電流
源回路の回路構成と同じである。

表　　　　１ 本実施例の特徴は表１において、第１のＦＥＴＱ３のゲ
ート長より第２のＦＥＴ、Ｑ４のゲート長が短い事であ
る。ＦＥＴのゲート長を短かくすると、ショートチャネ
ル効果が生じ、ＦＥＴＬきい値が深くなることが知られ
ておシ、第３図はその測定結果の一例である。ゲート長
を変える事により、しきい値電圧が大きく変化している
事が解る。つまシ、ＦＥＴのゲート長を適当に設定する
事により、同一の製造プロセスで、２種類以上の任意の
しきい値電圧を有するＦＥＴを同時に形成できる。その
結果、表１の例では、Ｑ　およびＱ４のゲート長が１．
５ミクロンおよび０．６ミクロンに設定されておシ、Ｑ
　およびＱ４のしきい値電圧は−０，４Ｖおよび一〇、
８■が得られる。

一般にＦＥＴのゲート長を短くするとＦＥＴ０Ｋ値は大
きくなる。さらに、本実施例ではＱ４のゲート幅がＱ３
のゲート幅より大きく設定されている。その結果、Ｑ４
のに値は、Ｑ３のＫ値よりも大きくなっている。

以上の事、およびゲートバイアス電圧Ｖｂを式（１）を
満足する様に設定することによシ、第１の実施例におい
て詳述したように、Ｑ３およびＱ４は飽和状態となり、
飽和電流が流れる。

さらに、本実施例の定電流源回路は、第１の実施例にお
ける定電流源回路と同様に以下の動作をする。つまり、
第１のＦ　Ｅ　Ｔ　、　Ｑ３が本来の定電流源として動
作する。第２のＦＥＴ、Ｑ４は、流れる電流がゲート・
ソース間電圧の２乗に比例することを利用し、定電流源
回路に印加される電圧の変化を小さなゲート・ソース間
電圧の変化に緩衝する。その結果、定電流源回路に印加
される電圧が変化しても、定電流源となるＱ３のドレイ
ン電圧の変化は非常に小さくなシ、定電流源回路を流れ
る電流の変化は非常に小さくなる。

第４図は、本実施例の定電流源回路の電圧・電流特性の
測定結果の一例である。電流の飽和領域において、良好
な飽和特性を示している。

以上の事から明らかな様に、第１のＦＥＴのゲート長に
比べて第２のＦＥＴのゲート長を短くし、第１のＦＥＴ
のゲート幅に比べて第２のＦＥＴのゲート幅を大きくす
るというマスクレイアウトを行なう事により、特別な製
造プロセスの追加を行なうことなく、従来の技術を用い
た定電流源回路の課題を解決した定電流源回路を得るこ
とができる。

（実施例３） 第５図は、本発明の第３の実施例である負荷抵抗回路の
回路図である。第１のＦ　Ｅ　Ｔ　、　Ｑ５のドレイン
に第２のＦＥＴ、Ｑ６のソースが接続され、Ｑ６のドレ
インは高電位側電源’ＤＤに接続されている。Ｑ６およ
びＱ６のゲートは共にＱ６のソースに接続され、Ｑ６の
ソースは負荷抵抗回路の出力ｖ８　となっている。

さて、Ｑ６のドレインとＱ６のソースの接続点の電圧を
■２　とし、負荷抵抗回路の出力電圧を■８とし、Ｑ６
およびＱ６のしきい値電圧をＶｔｌおよびＶｔ２とする
と、Ｑ５およびＱ６が飽和状態となる条件は、 ｖ２〉ｖ８−Ｖｔｌ　　　　・・・・・・・・・・・・
・・・　０侍■ＤＤ＞　ｖｓ−Ｖｔ２　　　　　　・・
・・・・・・・・・・・・　（１）である。また、Ｑ　
およびＱ６に電流が流れる条件は、 −Ｖｔ１）ｏ　　　　　　　　・・・・・・・・・・・
・・・・ＣηＶ８−Ｖ２−Ｖ、　）　ｏ　　　　　・・
・・・・・・・・・・・・・（イ）である。よって、Ｑ
６およびＱ６が飽和状態となシ、飽和電流が流れる条件
は、 ■ＤＤ−ｖｌｉ〉−■、２〉ｖ２−■８〉−Ｖｔｌ〉０
・・・・・・・・・・・・・・・（イ）である。

次に、負荷抵抗回路を流れる電流を工ｄ　とし、ＦＥＴ
を流れる電流が式（３）の２乗則に従うものとし、Ｑ６
およびＱ６のに値をそれぞれに１およびに２とすると、
各ＦＥＴを流れる電流は、工ｄ＝に１（ｖ、１）２　　
　　　　・・・・・・・・・・・・（至）Ｉｄ＝に２（
ｖ、−ｖ２−Ｖ、２）２・・−・・、、・ｆｉとなる。

式勿および式（ハ）からｖ２　を求めると、となる。

さて、第２のＦＥＴ、Ｑ６のしきい値電圧が、第１のＦ
ＥＴ、Ｑ６のしきい値電圧よりも深く設定され、Ｑ６の
に値が０６のに値より大きく設定されており、 Ｖｔ２〈Ｖｔ１　　　　　　・・・・・・・・・・・・
・・・・・・（財）Ｋ１くに２　　　　　　　　　　・
・・・・・・・・・・・・・・・・・　翰である。さら
に、式（２）の条件を満足すると式（ホ）は、下式−を
満足する。

−Ｖｔ２　）ｖ２−ｖ、）−ｖ、　　・・・・・・・・
・・・・・・・・・・翰式翰と式（至）を比較すると、
ｖＤＤを適当に設定することによシ、式翰は式翰を満足
する。

よって、Ｑ６のしきい値電圧をＱ６のしきい値電圧より
深くし、Ｑ６のに値をＱ６のに値よυ大きくし、さらに
式（２）の条件を満足するように各パラメータの値を設
定することによシ、Ｑ６およびＱ６は飽和状態となり、
飽和電流が流れる。

ところで、Ｑ６のに値がＱ５のに値よりも大きく設定さ
れ、Ｑ　のしきい値電圧がＱ６のしきい値電圧よりも深
く設定されているため、Ω６はＱ５に比べて大きな電流
駆動能力を有する。Ｑ５およびＱ６には同じ電流が流れ
るため、負荷抵抗回路を流れる電流はＱ５により決定さ
れる。つまり、第１のＦＥＴ、Ｑ６は負荷抵抗回路を流
れる電流の電流制限を行なう。

次に本発明の特徴である第２のＦＥＴ、Ｑ６の動作につ
いて説明する。前述のように、Ｑ６のドレイン電流Ｉａ
は、チャネル長変調効果を考慮すると、弐〇〇と同様に
、下式Φとなる。

工ｄ＝に２（■Ｇｓ−Ｖｔ２）２（１＋λ■ＤＳ　）　
”””　”ここで、λはチャネル長変調効果を表わすパ
ラメータであり、通常０．０２〜０．２（／Ｖ）程度の
値である。式ＱυをｖＧｓについて解くと、となる。Ｉ
ｄは負荷抵抗回路を流れる電流であるが、工ｄの変化に
対してｖＧｓの変化は、（工ｄカにに緩衝され、小さな
変化となる。その結果、Ｉｄの変化に対するＱ６のドレ
イン電圧の変化は小さくなシ、電流の飽和状態における
負荷抵抗回路を流れる電流がほぼ一定に制限されること
となる。

以上の事から、本発明による負荷抵抗回路では、その電
流の飽和領域において、流れる電流が出力電圧とは無関
係にほぼ一定値となる。その結果、飽和領域における微
分抵抗が非常に大きくなる。

第６図は、本実施例の負荷抵抗回路の電圧・電流特性の
一例である。負荷抵抗回路を流れる電流の飽和領域にお
いて、良好な定電流特性を示し、大きな微分抵抗が得ら
れている。従来の技術による負荷抵抗回路の電圧・電流
特性の一例である第１０図と第６図を比較すると、本発
明により従来の技術による負荷抵抗回路の課題が解決し
ていることが解る。

（実施例４） 表２は、本発明の第４の実施例である負荷抵抗回路の設
計値の一例であシ、第６図はその回路図である。本実施
例の負荷抵抗回路の回路構成は、第３の実施例の負荷抵
抗回路の回路構成と同じである。

表　　　　２ 本実施例の特徴は表２において、第２のＦＥＴ。

Ｑ　のゲート長が第１０ＦＥＴ、Ｑ５のゲート長より短
い事である。第２の実施例にて詳述したように、ＦＥＴ
のゲート長を短くすると、ショートチャネル効果によＪ
ＦＥＴのしきい値電圧が深くなる。このショートチャネ
ル効果を利用すると、特別に製造プロセスを追加するこ
となく、２種類以上の任意のしきい値電圧を有するＦＥ
Ｔを同時に形成できる。第３図は、ゲート長によるＦＥ
Ｔのしきい値電圧の変化についての測定結果の一例であ
る。表２の例では、Ｑ５およびＱ６のゲート長が１，６
ミクロンおよび０．６ミクロンに設定されており、Ｑ６
およびＱ６のしきい値電圧は一〇、４Ｖおよび−０，８
Ｖとなる。

ＦＥＴのゲート長を短くするとＦＥＴ０Ｋ値は、一般に
大きくなる。さらに、Ｑ６のゲート幅がＱ５のゲート幅
より大きく設定されており、Ｑ６のに値はＱ５のＫ値よ
りも大きくない。

以上の事、および各パラメータが式（２）の条件を満足
する様に設定する事により、第３の実施例にて詳述した
ようにＱ６およびＱ６は飽和状態となり、飽和電流が流
れる。

さらに、本実施例の負荷抵抗回路は、第３の実施例にお
ける負荷抵抗回路と同様に以下の動作をする。つ−１）
、第１のＦＥＴが負荷抵抗回路を流れる電流の電流制限
を行なう。第２のＦＥＴ、Ｑ６は、ＦＥＴのゲート・ソ
ース間電圧が負荷抵抗回路を流れる電流工ｄの平方根に
比例する事を利用して、Ｉａの変化に対するＱ６のドレ
イン電圧の変化を小さくする。その結果、電流の飽和状
態における負荷抵抗回路を流れる電流は、はぼ一定に制
限される。

第６図は、本実施例の負荷抵抗回路の電圧・電流特性の
測定結果の一例である。負荷抵抗回路を流れる電流の飽
和領域において良好な飽和特性を示し、大きな微分抵抗
が得られていることが解る。

以上の事から明らかな様に、第１のＦＥＴのゲート長に
比べて第２のＦＥＴのゲート長を短くし、第１のＦＥＴ
のゲート幅に比べて第２のＦＥＴのゲート幅を大きくす
るというマスクレイアウトを行なう事により、特別な製
造プロセスの追加を行なうこと無く、従来の技術を用い
た負荷抵抗回路の課題を解決した負荷抵抗回路を得るこ
とができる。

発明の効果 本発明を用いることにより、従来の技術による定電流源
回路の課題および負荷抵抗回路の課題を解決することが
できた。

定電流源回路においては、チャネル長変調効果の大きな
ＦＥＴを使用しても、印加される電圧の変化に対して流
れる電流の変化の極めて小さな定電流源回路を得ること
ができた。さらに、定電流源回路を使用している差動増
幅器、ソースホロア等において、入出力信号間の直線性
が向上し、出力信号の歪が大幅に低減した。その結果、
半導体集積回路の特性が大幅に向上した。

また、負荷抵抗回路では、チャネル長変調効果の大きな
ＦＥＴを使用しても、流れる電流の飽和領域において、
流れる電流の変化に対して大きな出力電圧の変化を得る
ことができた。さらに、大きな微分抵抗を得ることがで
きるため、負荷抵抗回路を使用している各種スイッチン
グ回路等において、回路の動作速度が向上し、消費電力
が減少した。その結果、半導体集積回路の性能が向上し
た。

【図面の簡単な説明】

第１図は本発明の一実施例における定電流源回路の回路
図、第２図は本実施例の定電流源回路の電圧・電流特性
の測定結果を示す図、第３図はショートチャネル効果を
示すゲート長としきい値電圧の測定結果を示す図、第４
図は本発明の他の実施例における定電流源回路の電圧・
電流特性の測定結果を示す図、第６図は本発明のさらに
他の実施例における負荷抵抗回路の回路図、第６図は本
実施例である負荷抵抗回路の電圧・電流特性の測定結果
を示す図、第７図は従来の技術による定電流源回路の回
路図、第８図は従来の技術による定電流源回路の電圧・
電流特性の測定結果を示す図、第９図は従来の技術によ
る負荷抵抗回路の回路図、第１０図は従来の技術による
負荷抵抗回路の電圧・電流特性の測定結果の一例を示す
図である。 Ｑｌ、Ｑ２．Ｑ３．Ｑ４．Ｑ５．Ｑ６　曲・・電界効果
トランジスタ。 代理人の氏名　弁理士　粟　野　重　孝　ほか１毛彫　
２　図 り覧’ｒｌＪ’ＪＪ＠ｈＬ＝ＥＰ六Ｔ３：：ｄＬｂｆ、
５　Ｖｄ（ｖ＞第３図 ゲーＶ長Ｌｃｌ＜ｐｒｎ） 第　４　図 つ【ニタ足こシ芹巳う々ｐ、ｌスＥｐ刀さ止（う４喝こ
）ｊ三　Ｖｄ（）’Ｊ　　　５　　　図Ｑ５．Ｑ６〜〜
−Ｒｔ岑わ稟Ｌランじスダ第　６　１ＥＩ 貞倚躯５坑ｆｌ存の出力（圧Ｖｓ＜ｖλ第　８　図 定べ１５た３゜片、Ｙ］贅ト１テ師力底収ろ１ヒ圧Ｖｄ
（Ｖ）第１　　図 壽荷聰坑回籍の出力室〒Ｖ３（ｖ） 手続補正書（方式） １事件の表示 昭和６３年特許願第２２１７３５号 ２発明の名称 半導体集積回路 ３補正をする者 事件との関係　　　　　　特　　許　　　出　　　願　
　人住　所　　大阪府門真市大字門真１００６番地名　
称　（５８２）松下電器産業株式会社代表者　　　　谷
　　井　　昭　　雄 ４代理人　〒５７１ 住　所　　大阪府門真市大字門Ｊ２１００６番地松下電
器産業株式会社内

Claims (6)

【特許請求の範囲】
1. （１）第１の電界効果トランジスタのドレインが第２の
   電界効果トランジスタのソースに接続され、該第１の電
   界効果トランジスタのソースが低電位側電源に接続され
   、該第１および第２の電界効果トランジスタのゲートが
   接続されるとともに外部より定電圧のゲートバイアスが
   印加されて定電流源回路を構成するとともに、第２の電
   界効果トランジスタのしきい値電圧が第１の電界効果ト
   ランジスタのしきい値電圧よりも深く、第２の電界効果
   トランジスタのＫ値が第１の電界効果トランジスタのＫ
   値よりも大きい定電流源回路を少なくとも１個含んでな
   る半導体集積回路。
2. （２）第１の電界効果トランジスタのドレインが第２の
   電界効果トランジスタのソースに接続され、該第１の電
   界効果トランジスタのソースが低電位側電源に接続され
   、該第１および第２の電界効果トランジスタのゲートが
   接続されるとともに外部より定電圧のゲートバイアスが
   印加されて定電流源回路を構成するとともに、第２の電
   界効果トランジスタのゲート長が第１の電界効果トラン
   ジスタのゲート長よりも短く、第２の電界効果トランジ
   スタのゲート幅が第１の電界効果トランジスタのゲート
   幅よりも大きい定電流源回路を少なくとも１個含んでな
   る半導体集積回路。
3. （３）第１および第２の電界効果トランジスタのしきい
   値電圧をＶ＿ｔ＿１およびＶ＿ｔ＿２とし、Ｋ値をＫ＿
   １およびＫ＿２とし、前記ゲートバイアス電圧をＶ＿ｂ
   とすると、それぞれが式Ｖ＿ｂ−Ｖ＿ｔ＿２＞（１＋［
   √Ｋ＿１／Ｋ＿２］）（Ｖ＿ｂ−Ｖ＿ｔ＿１）を満足し
   ている特許請求の範囲第１項又は第２項記載の半導体集
   積回路。
4. （４）第１の電界効果トランジスタのドレインが第２の
   電界効果トランジスタのソースに接続され、該第２の電
   界効果トランジスタのドレインが高電位側電源に接続さ
   れ、該第１および第２の電界効果トランジスタのゲート
   が第１の電界効果トランジスタのソースに接続されて負
   荷抵抗回路を構成するとともに、第２の電界効果トラン
   ジスタのしきい値電圧が第１の電界効果トランジスタの
   しきい値電圧よりも深く、第２の電界効果トランジスタ
   のＫ値が第１の電界効果トランジスタのＫ値よりも大き
   い負荷抵抗回路を少なくとも１個含んでなる半導体集積
   回路。
5. （５）第１の電界効果トランジスタのドレインが第２の
   電界効果トランジスタのソースに接続され、該第２の電
   界効果トランジスタのドレインが高電位側電源に接続さ
   れ、該第１および第２の電界効果トランジスタのゲート
   が第１の電界効果トランジスタのソースに接続されて負
   荷抵抗回路を構成するとともに、第２の電界効果トラン
   ジスタのゲート長が第１の電界効果トランジスタのゲー
   ト長よりも短く、第２の電界効果トランジスタのゲート
   幅が第１の電界効果トランジスタのゲート幅よりも大き
   い負荷抵抗回路を少なくとも１個含んでなる半導体集積
   回路。
6. （６）第１および第２の電界効果トランジスタのしきい
   値電圧をＶ＿ｔ＿１およびＶ＿ｔ＿２とし、Ｋ値をＫ＿
   １およびＫ＿２とすると、それぞれが式Ｖ＿ｔ＿２＜（
   １＋［Ｋ＿１／Ｋ＿２］）Ｖ＿ｔ＿１を満足している特
   許請求の範囲第４項又は第５項記載の半導体集積回路。