JP5300085B2 - 基準電圧発生回路 - Google Patents

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Description

本発明は、一定基準電圧を供給する基準電圧発生回路に関するものである。
従来から、ADコンバータ、DAコンバータ、オペアンプ、レギュレータ回路のリファレンス電圧を発生する回路として基準電圧発生回路が用いられている。この基準電圧発生回路としては、バイポーラトランジスタ素子やダイオード素子を抵抗と組み合わせることでシリコンのバンドギャップエネルギーを参照した電圧を出力するものが一般的に知られている。このような基準電圧発生回路では、半導体集積回路(LSI:Large Scale Integrated circuits)上に構築する場合にMOSFET以外の素子が必要となる結果、製造プロセスの工程が増加したり、動作マッチングが困難になったりする傾向にある。また、消費電力が比較的大きくなる傾向にあり、低電流で動作させる場合にも高抵抗の確保のためにチップ面積が増大するという問題がある。
これに対して、下記非特許文献1には、バイポーラ素子や抵抗素子を使用せず、MOSFETのみから構成される基準電圧発生回路が提案されている。この基準電圧発生回路は、MOSFETの絶対零度におけるしきい値電圧を参照して基準電圧を発生させる回路である。詳細には、この回路は、抵抗の代わりに強反転線形領域で動作するMOSFETを含み、さらにそのMOSFETのバイアス電圧を生成する強反転飽和領域で動作するMOSFETをも含むものである。強反転線形領域で動作するMOSFETがβ乗算型自己バイアス回路により熱電圧でスケーリングされるとともに、回路の各電流パスを流れる電流が等しくされることにより、出力電圧にしきい値電圧と熱電圧をスケーリングした電圧とを加算して出力する。このような構成の基準電圧発生回路によれば、LSI上で温度に対して変動が小さい基準電圧が出力する回路が構築される。
T. MATSUDA, R. MINAMI, A. KANAMORI, H. IWATA, T. OHZONE, S. YAMAMOTO, T. IHARA, S. NAKAJIMA, "A Temperature and Supply Voltage Independent CMOS Voltage Reference Circuit", IEICE TRANS. ELECTRON., Vol. E88-C, No.5, pp. 1087-1093, MAY 2005.
しかしながら、上述した従来の基準電圧発生回路は、2つの異なる動作領域のMOSFETを用いて基準電圧を発生するように動作しているため、しきい値電圧やキャリア移動度等の動作パラメータのミスマッチが生じる。また、回路設計パラメータに対して2つのMOSFET間で特性が大きく変化し、安定した基準電圧の生成が困難となる場合があった。また、発生する基準電圧がカレントミラー回路の複数の回路パスに生成される電流に応じて変動するため、電源電圧等の変動の影響により一定の基準電圧を維持することが困難になる。
そこで、本発明は、かかる課題に鑑みて為されたものであり、基準電圧の発生に寄与するMOSFETの動作領域を一致させることにより、製造プロセスの変動に対して安定した基準電圧を生成することが可能な基準電圧発生回路を提供することを目的とする。
上記課題を解決するため、本発明の基準電圧発生回路は、電源電圧が供給されて第1〜第N(Nは4以上の整数)の電流出力端子に電流を生成するカレントミラー部と、第2の電流出力端子にドレイン端子が接続され、グランドにソース端子が接続され、基準電圧出力端子にゲート端子が接続されて、線形抵抗として動作する第1の電界効果トランジスタと、第3〜第Nの電流出力端子のいずれかからドレイン端子に電流が生成され、且つソース端子どうしが互いに接続され、互いのゲート端子間に温度係数が正の合成電圧を発生させる1以上の電界効果トランジスタペアを有し、電界効果トランジスタペアが入力端子と基準電圧出力端子との間で直列に接続された合成電圧発生部と、第3の電流出力端子からドレイン端子に電流が生成され、ゲート端子が合成電圧発生部の入力端子に接続され、ソース端子がグランド側に接続され、ゲート端子とソース端子間に温度係数が負の電圧を発生させる第2の電界効果トランジスタと、を備える。
このような基準電圧発生回路によれば、カレントミラー部のN個の電流出力端子のそれぞれにおいて、カレントミラー部の回路特性と基準電圧出力値と線形抵抗として動作する第1の電界効果トランジスタの特性とで決まる電流が設定され、第3〜第Nの電流出力端子から合成電圧発生部の電界効果トランジスタペアのドレイン端子にその電流が生成されることにより、合成電圧発生部の入力端子と基準電圧出力端子との間に、温度係数が正の合成電圧が出力される。また、第2の電界効果トランジスタのドレイン端子に第3の電流出力端子から電流が生成されることにより、第2の電界効果トランジスタのドレイン端子とソース端子との間に負の温度特性を有する電圧が出力される。これにより、それぞれの電界効果トランジスタのアスペクト比等の回路設計パラメータを調整することにより、基準電圧出力端子に温度に依存しない一定電圧を出力することができる。このとき、基準電圧の発生に寄与する電界効果トランジスタペアと第2の電界効果トランジスタとは同じ動作領域で動作するので、動作パラメータのミスマッチが生じにくく、設計パラメータに対して電界効果トランジスタ間で特性が大きく変動することもないため、温度変動に対して安定した基準電圧の生成が可能になる。さらには、電源電圧の変動等によりカレントミラー部の出力電流が変動しても安定した基準電圧の発生を可能にする。
本発明の基準電圧発生回路によれば、基準電圧の発生に寄与するMOSFETの動作領域を一致させることにより、製造プロセスの変動に対して安定した基準電圧を生成することができる。
本発明の好適な一実施形態にかかる基準電圧発生回路を示す回路図である。 図1の基準電圧発生回路の生成する基準電圧の温度特性のシミュレーション結果を示すグラフである。 図1の基準電圧発生回路の生成する基準電圧の電源電圧依存性のシミュレーション結果を示すグラフである。 トランジスタのプロセス変動によるばらつきを考慮した場合の図1の基準電圧発生回路の生成する基準電圧の温度特性のシミュレーション結果を示すグラフである。 本発明の変形例にかかる基準電圧発生回路を示す回路図である。 本発明の別の変形例にかかる基準電圧発生回路を示す回路図である。 図6の基準電圧発生回路の生成する基準電圧の温度特性の測定結果を示すグラフである。 本発明の応用例にかかる3端子レギュレータ回路を示す回路図である。 基準電圧発生回路の従来例を示す回路図である。
符号の説明
1,101,201…基準電圧発生回路、2,102…カレントミラー部、8,108…合成電圧発生部、6b…第1のMOSFET、9…第2のMOSFET、10…第3のMOSFET、PC1,PC2,PC3,PC4,PC5…電流出力端子、PIN…入力端子、POUT…基準電圧出力端子、VDD…電源電圧、VREF…基準電圧。
以下、図面を参照しつつ本発明に係る基準電圧発生回路の好適な実施形態について詳細に説明する。なお、図面の説明においては同一又は相当部分には同一符号を付し、重複する説明を省略する。
図1は、本発明の好適な一実施形態にかかる基準電圧発生回路1を示す回路図である。基準電圧発生回路1は、LSI上に形成されたMOS型電界効果トランジスタ(MOSFET)からなる基準電圧を生成する電源回路である。
同図に示すように、基準電圧発生回路1は、5つの電流出力端子PC1,PC2,PC3,PC4,PC5に電流を生成するカレントミラー部2を有している。カレントミラー部2は、5つの同一のサイズ(チャネル長、チャネル幅)を有するP型MOSFET3a,3b,3c,3d,3eから構成され、それぞれのMOSFET3a,3b,3c,3d,3eのソース端子には電源電圧VDDが供給され、ゲート端子はMOSFET3bのドレイン端子に共通に接続されている。そして、各MOSFET3a,3b,3c,3d,3eのドレイン端子が、それぞれ、電流出力端子PC1,PC2,PC3,PC4,PC5に接続される。このような基準電圧発生回路1は、5つの電流出力端子PC1,PC2,PC3,PC4,PC5のそれぞれにほぼ等しい一定電流Iを供給する。
このカレントミラー部2の第1の電流出力端子PC1及び第2の電流出力端子PC2には、カレントミラー部2から電流を引き込む電流源回路部4が接続され、この電流源回路部4は、3つのN型MOSFET5a,5b,6bを含んでいる。MOSFET5a,5bは、そのドレイン端子が、それぞれ、第1の出力端子PC1及び第2の電流出力端子PC2に接続され、それぞれのゲート端子は、MOSFET5aのドレイン端子に共通に接続されている。また、MOSFET5aのソース端子はグランドに接続されている。さらに、線形抵抗として動作するMOSFET6bは、そのドレイン端子がMOSFET5bのソース端子に接続されることによりMOSFET5bを介して第2の電流出力端子PC2に接続され、ソース端子がグランドに接続され、ゲート端子は基準電圧出力端子POUTに接続されている。この基準電圧出力端子POUTは、基準電圧発生回路1から最終的な基準電圧を得るための出力端子である。
上記構成の電流源回路部4は、MOSFET5a,5bが、ゲート−ソース間電圧がサブスレッショルド領域で、かつドレイン−ソース間電圧が飽和領域(以下、「サブスレショルト飽和領域」という)で動作するように電源電圧VDD及び各FETのサイズが設定されている。一方、MOSFET6bは、ゲート−ソース間電圧が強反転領域で、かつドレイン−ソース間電圧が線形領域(以下、「強反転線形領域」という)で動作するように設定されている。電流源回路部4は、トランジスタ5a,5b,6bの特性で決まる電流Iをカレントミラー部2の第1の電流出力端子PC1及び第2の電流出力端子PC2から引き込むように動作する。
ここで、強反転線形領域でのMOSFETの電流電圧特性は下記式(1);
Figure 0005300085
により表わされる。ここで、Iはドレイン電流、Kββは電流利得係数、Kβは、MOSFETのアスペクト比(=W(チャネル幅)/L(チャネル長))、VGSはゲート−ソース間電圧、VTHはしきい値電圧、VDSはドレイン−ソース間電圧を示す。特に、VDSが十分に小さいときは、VDSの高次項は無視できて、式(1)は下記式(2);
Figure 0005300085
によって近似される。
一方、サブスレッショルド領域のMOSFETの電流電圧特性は、下記式(3);
Figure 0005300085
によって表わされる。ここで、KはFETのアスペクト比(=W(チャネル幅)/L(チャネル長))、Iはサブスレッショルド電流の前置係数、V(=kT/q)は熱電圧、kはボルツマン定数、Tは絶対温度、qは電気素量、ηはサブスレッショルドスロープ係数、μは移動度、COXは酸化膜の単位面積容量である。このサブスレッショルド電流Iは、ドレイン電圧が4×V(~0.1 V)以上の飽和領域では、ドレイン−ソース間電圧VDSに依存しなくなり、下記式(4);
Figure 0005300085
で計算される。
上述した計算式より、MOSFET5a,5bのゲート−ソース間電圧の差分が強反転線形領域で動作するMOSFET6bのドレイン電圧VR1となることから、VR1は下記式(5);
Figure 0005300085
となる。従って、MOSFET6bの特性より、カレントミラー部2によって生成される電流Iは、下記式(6);
Figure 0005300085
により表わされる。K、Kは、それぞれMOSFET5a,5bのアスペクト比、VREFは、基準電圧出力端子POUTから出力される基準電圧である。
カレントミラー部2の第3〜第5の電流出力端子PC3,PC4,PC5には、カレントミラー部2から流れ込む電流Iによって基準電圧VREFを生成する電圧源回路部7が接続されている。この電圧源回路部7は、2組のN型MOSFETペアによって構成された合成電圧発生部8と、2つN型MOSFET9,10とから構成されている。
合成電圧発生部8は、2つのMOSFET8a,8bからなるMOSFETペアと2つのMOSFET8c,8dからなるMOSFETペアとが、入力端子PINと基準電圧VREFの出力端子POUTとの間で直列に接続されて構成される。詳細には、一方のMOSFETペアを構成するMOSFET8a,8bのソース端子どうしが互いに接続され、MOSFET8aのゲート端子が入力端子PINに、MOSFET8bのゲート端子が他方のMOSFETペアを介して出力端子POUT側にそれぞれ接続されている。また、他方のMOSFETペアを構成するMOSFET8c,8dのソース端子どうしが互いに接続され、MOSFET8cのゲート端子が一方のMOSFETペアを介して入力端子PIN側に、MOSFET8dのゲート端子が出力端子POUTにそれぞれ接続されている。
また、3つのMOSFET8a,8c,8dには、それぞれのドレイン端子が電流出力端子PC3,PC4,PC5に接続されることによりドレイン電流Iが生成され、MOSFET8bには、ドレイン端子がMOSFET8c,8dを経由して電流出力端子PC4,PC5に接続されることによりにドレイン電流2×Iが生成される。さらに、MOSFET8a,8b,8c,8dは、ゲート端子が電流出力端子PC3,PC4,PC4,PC5にそれぞれ接続され、かつ電源電圧VDD及び各FETのサイズが適切に設定されることにより、サブスレッショルド飽和領域で動作する。
上記構成を有する合成電圧発生部8は、カレントミラー部2から供給される電流Iに応じて、それぞれのMOSFETペアの2つのゲート端子間に温度係数が正の合成電圧を発生させる。このとき、MOSFETペアが生成する合成電圧においては、各MOSFETのゲート−ソース間に現れるしきい値電圧が互いに相殺されている。
MOSFET9には、ドレイン端子が4つのMOSFET8a,8b,8c,8dを介して電流出力端子PC3,PC4,PC5側に接続されることにより、電流出力端子PC3,PC4,PC5からドレイン電流3×Iが供給される。また、MOSFET9のソース端子はMOSFET10を介してグランド側に接続されている。さらに、MOSFET9は、ゲート端子が入力端子PIN及び電流出力端子PC3に接続され、電源電圧VDD及び各FETのサイズが適切に設定されることにより、サブスレッショルド飽和領域で動作する。このMOSFET9は、ゲート端子が接続された入力端子PINとソース端子との間に温度係数が負の電圧を発生させる。
MOSFET10は、ドレイン端子がMOSFET9のソース端子に接続され、ソース端子がグランドに接続され、ゲート端子が基準電圧出力端子POUTに接続されている。このMOSFET10は、電流出力端子PC3,PC4,PC5からドレイン電流3×Iが供給されて強反転線形領域で動作することにより、ドレイン−ソース間に正の温度係数を有する電圧を発生させる線形抵抗として動作する。
ここで、基準電圧出力端子POUTに生成される基準電圧VREFは、MOSFET10のドレイン電圧VR2からサブスレッショルド飽和領域で動作するMOSFET8a,8b,8c,8d,9のゲート−ソース間電圧を加減算したものであるから、下記式(7);
Figure 0005300085
で与えられる。なお、VGS3,VGS4,VGS5,VGS6,VGS7は、それぞれ、MOSFET8a、MOSFET9、MOSFET8c、MOSFET8b,MOSFET8dのゲート−ソース間電圧である。強反転線形領域のMOSFET10に流れるドレイン電流が3×Iとなることに注目すると、MOSFET10のドレイン電圧VR2は、下記式(8);
Figure 0005300085
で表わされる。従って、式(6),(8)を用いて、ドレイン電圧VR2は、下記式(9);
Figure 0005300085
により計算される。
よって、式(4)及び式(9)を用いると、式(7)は以下のように置き換えられる。
Figure 0005300085
なお、K〜Kは、MOSFET8a,9,8c,8b,8dのアスペクト比である。これにより、基準電圧VREFは、MOSFET9のゲート−ソース間電圧VGS4と熱電圧Vを、トランジスタサイズK〜Kでスケーリングした値に依存する。上記式(10)の第3項及び第4項は、合成電圧発生部8の2つのMOSFETペアのゲート端子間電圧である。
次に、基準電圧VREFの温度特性について考察する。一般に、しきい値電圧VTH、及び移動度μの温度依存性は、下記式(11)及び(12)で表わされる。
Figure 0005300085
Figure 0005300085
ここで、VTH0は絶対零度におけるしきい値電圧、κはしきい値電圧の温度係数、Tは絶対温度、μは温度Tにおける移動度、mは移動度の温度係数である。これより、基準電圧VREFの温度微係数は下記式(13);
Figure 0005300085
で示される。上記式(13)を式(6)を用いて整理すると下記式(14);
Figure 0005300085
の関係が得られる。ηVが、または基準電圧VREFと絶対零度におけるしきい値電圧VTH0との差分が、κTに比べて十分小さいとき、すなわち、ηV<<κT,VREF−VTH0<<κTであるとすると、上記式(14)から下記式(15)が得られる。
Figure 0005300085
従って、回路設計パラメータである各アスペクト比Kを下記式(16)の通りに設定することで、基準電圧VREFの温度係数をゼロにすることができる。
Figure 0005300085
このときの基準電圧VREFは、ηV<<κT,VREF−VTH0<<κTの場合は、下記式(17);
Figure 0005300085
によって表わされる。これにより、基準電圧VREFは、絶対零度におけるしきい値電圧VTH0とほぼ等しくなることがわかる。また、このときのカレントミラー部2の生成する電流Iは、式(16)より下記式(18)及び(19);
Figure 0005300085
Figure 0005300085
により表わされ、サブスレッショルド電流の前置係数Iを参照した電流となる。
以上の考察から、基準電圧発生回路1の生成する基準電圧VREFは、合成電圧発生部8の2つのMOSFETペアの発生させる正の温度係数を有する電圧と、MOSFET10の発生させる正の温度係数を有する電圧と、MOSFET9の発生させる負の温度係数を有する電圧とが合成されたものとなり、これらの温度係数が打ち消されることにより温度係数が0になるように設定可能とされる。
以上説明した基準電圧発生回路1によれば、カレントミラー部2の5個の電流出力端子PC1,PC2,PC3,PC4,PC5のそれぞれにおいて、カレントミラー部2の回路特性と基準電圧出力値VREFと線形抵抗として動作するMOSFET6bの特性とで決まる電流Iが設定され、第3〜第5の電流出力端子PC3,PC4,PC5から合成電圧発生部8のMOSFETペアのドレイン端子に電流I又は電流Iが重畳された電流が生成されることにより、合成電圧発生部8の入力端子PINと基準電圧出力端子POUTとの間に、温度係数が正の合成電圧VGS6−VGS3+VGS7−VGS5が生成される。また、MOSFET9のドレイン端子に第3〜第5の電流出力端子PC3,PC4,PC5から電流3×Iが生成されることにより、MOSFET9のドレイン端子とソース端子との間に負の温度特性を有する電圧VGS4が出力される。これにより、それぞれのMOSFETのアスペクト比等の回路設計パラメータを調整することにより、基準電圧出力端子POUTに温度に依存しない一定電圧を出力することができる。このとき、基準電圧VREFの発生に寄与するMOSFETペアとMOSFET9とは同じ動作領域で動作するので、動作パラメータのミスマッチが生じにくく、設計パラメータに対してMOSFET間で特性が大きく変動することもないため、温度変動に対して安定した基準電圧VREFの生成が可能になる。
さらには、電源電圧VDDの変動等によりカレントミラー部2の出力電流Iが変動しても安定した基準電圧VREFの発生を可能にする。図9に示す従来の基準電圧発生回路901は、カレントミラー部の2つの電流出力パスに、強反転線形領域で動作するMOSFETMと、強反転飽和領域で動作するMOSFETMとが接続された構成を有している。この基準電圧発生回路901の生成する基準電圧VREFはカレントミラー部2の出力電流IREFの平方根に依存して変動してしまう。これに対して、本実施形態における基準電圧VREFは、式(17)からわかるように、電流Iに依存しない安定した電圧として生成される。
また、線形抵抗として動作し、正の温度係数を有する電圧を発生させるMOSFET10をさらに備えることで、合成電圧発生部8の温度係数が小さくても温度に対して一定の基準電圧VREFの出力が可能になり、全体の回路規模を小さくすることができる。
さらに、MOSFETペアを構成するMOSFET8a,8b,8c,8d及びMOSFET9は、ゲート端子が第3〜第5の電流出力端子PC3,PC4,PC5のいずれか接続されることにより、サブスレッショルド領域で動作するので、回路の消費電力を低減することができるとともに、それぞれのゲート端子をカレントミラー部2の出力に接続することで、それぞれのMOSFETの動作領域を容易に一致させることができる。
図2は、基準電圧発生回路1の生成する基準電圧VREFの温度特性のシミュレーション結果を示すグラフである。また、図3は、基準電圧VREFの電源電圧VDD依存性のシミュレーション結果を示すグラフである。このとき、各FETのサイズは、K=20、K=36、K=110、K=4、K=110、K=4、K=4と設定した。これらの結果より、温度が−20°C〜100°Cの広範囲で変動しても誤差0.4%以内で平均830mVの基準電圧VREFが出力されており、温度に依存しない安定した基準電圧が生成されていることがわかる。また、電源電圧VDDが約1V以上であれば、電源電圧が変化しても安定した基準電圧が生成可能であることがわかる。
また、図4にはトランジスタのプロセス変動によるばらつきを考慮した基準電圧VREFの温度特性のシミュレーション結果を示す。図4(a)は、基準電圧VREFの温度特性を示すグラフであり、図4(b)は、基準電圧VREFの温度に対する変化率ΔVREF/VREFを示すグラフである。基準電圧発生回路1は、しきい値電圧参照型の基準電圧源であるため基準電圧VREFの絶対値自体はプロセス変動により変化するが、温度に対する変動は±0.4%以内で十分に小さく抑えられていることがわかる。
なお、本発明は、前述した実施形態に限定されるものではない。例えば、本発明は図5に示すような変形態様を採ることができる。すなわち、図5に示す本発明の変形例である基準電圧発生回路101のように、n個(nは4以上の整数)のP型MOSFETを有し、電流出力端子PC1〜PCnに電流を生成するカレントミラー部102と、電流出力端子PC3〜PCnに接続され、n−3組のMOSFETペアが直列に接続された合成電圧発生部108と、合成電圧発生部108を介して電流出力端子PC3〜PCnに接続されたMOSFET9とを備える。このカレントミラー部102の段数nは、電源電圧VDDの大きさ及び各FETのサイズに応じて適宜設定される。このような基準電圧発生回路101によっても、合成電圧発生部108によって発生された正の温度係数を有する電圧とMOSFET9によって発生された負の温度係数を有する電圧とが合成されて、温度に対して安定した基準電圧VREFを生成することができる。特に、MOSFET9のソース端子を直接グランドに接続することで、MOSFET9における基板バイアス効果をキャンセルすることができるので、基準電圧VREFの変動をより低減することができる。
なお、基準電圧発生回路1のMOSFET5a,5b,6b,8a,8b,8c,8d,9,10は、N型を使用していたが、P型を使用した回路構成でも実現可能である。
また、本発明は図6に示すような変形態様を採ることができる。具体的には、同図に示す基準電圧発生回路201は、カレントミラー部2において安定した電流Iを発生させるようにオペアンプ208を備えていてもよい。このオペアンプ208は、2つの入力端子がそれぞれMOSFET3a,3bのドレイン端子に接続され、出力端子がMOSFET3a〜3eのゲート端子に共通に接続されている。このような構成により、電源電圧VDDが変動した場合であってもMOSFET3a,3bのドレイン電圧が同一値で安定に維持されるので、電流Iを安定化させることができ、また、回路の低電圧化を図ることができる。さらに、基準電圧発生回路201では、強反転線形領域で動作するMOSFET10は削除されてもよい。すなわち、MOSFET10が存在する場合はMOSFET9のソース端子がグランド電圧よりも大きくなっており、MOSFET9のしきい値電圧が基板バイアス効果により若干変化することになる。このような影響を少なくしたいときにはMOSFET9のソース端子をグランドに直接接続すればよい。
図7は、電源電圧VDDを変化させた場合の基準電圧発生回路201の生成する基準電圧VREFの温度特性の測定結果を示すグラフである。この測定結果は、基準電圧発生回路201を実際のLSIチップによって作成し、それを対象に測定した結果である。これらの結果より、電源電圧VDDを様々に変化させても温度に依存しない安定した基準電圧が生成されていることがわかる。
最後に、基準電圧発生回路1の応用例について説明する。図8に示すように、基準電圧発生回路1は、プロセス変動によるトランジスタのしきい値電圧をモニタするための3端子レギュレータ回路として応用することができる。すなわち、基準電圧発生回路1の出力である基準電圧VREFはしきい値電圧VTH0を表しているので、この基準電圧をモニタ電圧VMONによってモニタすることにより、プロセス変動を検出することができる。
電界効果トランジスタペアを構成するトランジスタ、及び第2の電界効果トランジスタは、それぞれゲート端子が第3〜第Nの電流出力端子に接続されることにより、サブスレッショルド領域で動作することが好ましい。この場合、電界効果トランジスタペア及び第2の電界効果トランジスタがサブスレショルド領域で動作することで、回路の消費電力を低減することができるとともに、それぞれのゲート端子をカレントミラー部の出力に接続することで、それぞれのトランジスタの動作領域を容易に一致させることができる。
また、第2の電界効果トランジスタのソース端子にドレイン端子が接続され、グランドにソース端子が接続され、基準電圧出力端子にゲート端子が接続されて、線形抵抗として動作する第3の電界効果トランジスタをさらに備えることも好ましい。こうすれば、第3の電界効果トランジスタのドレイン端子とソース端子との間に正の比較的大きな温度係数を持つ電圧がさらに生成されるので、合成電圧発生部の温度係数が小さくても一定の基準電圧の出力が可能になり、全体の回路規模を小さくすることができる。
本発明は、基準電圧発生回路を使用用途とし、基準電圧の発生に寄与するMOSFETの動作領域を一致させることにより、製造プロセスの変動に対して安定した基準電圧を生成するものである。

Claims (4)

  1. 電源電圧が供給されて第1〜第N(Nは4以上の整数)の電流出力端子に電流を生成するカレントミラー部と、
    ランドにソース端子が接続され、基準電圧出力端子にゲート端子が接続されて、線形抵抗として動作する第1の電界効果トランジスタであって、当該第1の電界効果トランジスタのドレイン端子は、第1の他の電界効果トランジスタのソース端子に接続され、当該第1の他の電界効果トランジスタのゲート端子は、前記第1の電流出力端子に接続され、当該第1の他の電界効果トランジスタのドレイン端子は、前記第2の電流出力端子に接続された、第1の電界効果トランジスタと
    ソース端子どうしが互いに接続された第1要素電界効果トランジスタと第2要素電界効果トランジスタからなるN−3個のトランジスタペアを有する合成電圧発生部であって、
    前記N―3個のトランジスタペアのそれぞれにおいて、前記第1要素電界効果トランジスタと前記第2要素電界効果トランジスタのゲート端子間に温度係数が正の合成電圧が発生し、
    第1のトランジスタペアの前記第1要素電界効果トランジスタのゲート端子に入力端子が接続され、
    N=4の場合、
    前記第1のトランジスタペアの前記第1要素電界効果トランジスタのドレイン端子は、前記第3の電流出力端子と接続され、
    前記第1のトランジスタペアの前記第2要素電界効果トランジスタのドレイン端子は、前記第4の電流出力端子及び前記基準電圧出力端子と接続され、
    N=5の場合、
    前記第1及び第2のトランジスタペアの前記第1要素電界効果トランジスタのドレイン端子は、それぞれ、前記第3及び第4の電流出力端子とそれぞれ接続され、
    前記第1のトランジスタペアの前記第2要素電界効果トランジスタのドレイン端子は、前記第2のトランジスタペアの前記第1要素電界効果トランジスタのソース端子とそれぞれ接続され、
    前記第2のトランジスタペアの前記第2要素電界効果トランジスタのドレイン端子は、前記第5の電流出力端子及び前記基準電圧出力端子と接続され、
    N≧6の場合、
    前記第1〜第N−3のトランジスタペアの前記第1要素電界効果トランジスタのドレイン端子は、それぞれ、前記第3〜第N−1の電流出力端子とそれぞれ接続され、
    前記第1〜第N−4のトランジスタペアの前記第2要素電界効果トランジスタのドレイン端子は、それぞれ、前記第2〜第N−3のトランジスタペアの前記第1要素電界効果トランジスタのソース端子とそれぞれ接続され、
    前記第N−3のトランジスタペアの前記第2要素電界効果トランジスタのドレイン端子は、前記第Nの電流出力端子及び前記基準電圧出力端子と接続された、合成電圧発生部と、
    ート端子が前記合成電圧発生部の前記入力端子に接続され、ソース端子がグランド側に接続された第2の電界効果トランジスタであって、
    当該第2の電界効果トランジスタのドレイン端子は、前記第1のトランジスタペアの前記第1要素電界効果トランジスタのソース端子と接続され、
    当該第2の電界効果トランジスタのゲート端子とソース端子間に温度係数が負の電圧が発生する、第2の電界効果トランジスタと、
    を備えることを特徴とする基準電圧発生回路。
  2. グランドにソース端子が接続され、ゲート端子が前記第1の他の電界効果トランジスタのゲート端子に接続された第2の他の電界効果トランジスタをさらに備え、
    当該第2の他の電界効果トランジスタの前記ゲート端子及びドレイン端子は、前記第1の電流出力端子に接続された、請求項1に記載の基準電圧発生回路。
  3. N=4の場合、
    前記第1の電界効果トランジスタペアの前記第1要素電界効果トランジスタのゲート端子が、前記第3の電流出力端子に接続されることにより、及び、
    前記第1の電界効果トランジスタペアの前記第2要素電界効果トランジスタのゲート端子が、前記第4の電流出力端子にそれぞれ接続されることにより、及び、
    前記第2の電界効果トランジスタのゲート端子が、前記第3の電流出力端子に接続されることにより、前記第1の電界効果トランジスタペアの前記第1要素電界効果トランジスタ及び前記第2要素電界効果トランジスタ、並びに、前記第2の電界効果トランジスタは、サブスレッショルド領域で動作し、
    N≧5の場合、
    前記第1〜第N−3の電界効果トランジスタペアの前記第1要素電界効果トランジスタのゲート端子が、それぞれ前記第3〜第N−1の電流出力端子に接続されることにより、及び、
    前記第1〜第N−3の電界効果トランジスタペアの前記第2要素電界効果トランジスタのゲート端子が、それぞれ、前記第4〜第Nの電流出力端子にそれぞれ接続されることにより、及び、
    前記第2の電界効果トランジスタのゲート端子が、前記第3の電流出力端子に接続されることにより、前記第1〜第N−3の電界効果トランジスタペアの前記第1要素電界効果トランジスタ及び前記第2要素電界効果トランジスタ、並びに、前記第2の電界効果トランジスタは、サブスレッショルド領域で動作する、ことを特徴とする請求項1又は2に記載の基準電圧発生回路。
  4. 前記第2の電界効果トランジスタのソース端子にドレイン端子が接続され、グランドにソース端子が接続され、前記基準電圧出力端子にゲート端子が接続されて、線形抵抗として動作する第3の電界効果トランジスタをさらに備える、ことを特徴とする請求項1〜3のいずれか一項に記載の基準電圧発生回路。
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