JP4847976B2 - 電界効果トランジスタを用いた基準電圧源回路 - Google Patents

電界効果トランジスタを用いた基準電圧源回路 Download PDF

Info

Publication number
JP4847976B2
JP4847976B2 JP2008092067A JP2008092067A JP4847976B2 JP 4847976 B2 JP4847976 B2 JP 4847976B2 JP 2008092067 A JP2008092067 A JP 2008092067A JP 2008092067 A JP2008092067 A JP 2008092067A JP 4847976 B2 JP4847976 B2 JP 4847976B2
Authority
JP
Japan
Prior art keywords
effect transistor
field effect
source
circuit
transistor
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2008092067A
Other languages
English (en)
Other versions
JP2008263195A (ja
Inventor
容震 全
博文 渡辺
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Ricoh Co Ltd
Original Assignee
Ricoh Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Ricoh Co Ltd filed Critical Ricoh Co Ltd
Priority to JP2008092067A priority Critical patent/JP4847976B2/ja
Publication of JP2008263195A publication Critical patent/JP2008263195A/ja
Application granted granted Critical
Publication of JP4847976B2 publication Critical patent/JP4847976B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Images

Description

本発明は、特に高温でも安定動作する電界効果トランジスタを用いた基準電圧源回路に関する。
従来、電界効果トランジスタ(以下単にトランジスタという)を用いた電圧発生回路及び基準電圧源回路として、図1に示す特開2001-284464があり、導電型の極性が異なるゲートを有するペアのトランジスタ(M1、M2)と、同じ極性の導電型で高濃度と低濃度のゲートを持つペアのトランジスタ(M3、M4)のそれぞれのゲート材の仕事関数差を利用して基準電圧を得るものである。
図1において、トランジスタM1は(不純物濃度が)高濃度n型のゲートを持ち、ゲートとソースを結線して定電流源となる。トランジスタM2は、高濃度p型のゲートを持ち、n型チャンネルのトランジスタM5と抵抗Rからなるソースフォロア回路によりゲート電位が与えられる。トランジスタM3は、高濃度n型のゲートを持つ。トランジスタM4は、低濃度n型のゲートを持ち、ゲートをソースに結線して定電流源となる。
すべてのトランジスタM1,M2,M3,M4,M5において、特にトランジスタM1とM2およびトランジスタM3とM4ではそれぞれペアのトランジスタとして機能させるために、基板効果が出ないように、基板内のウェルをトランジスタ毎に独立させ、かつ基板電極Wをソースに接続して、基板電位をソース電位としている。
第1のペアトランジスタは、両トランジスタM1、M2に同一の電流が流れるため、出力電圧V1は負の温度係数を有する電圧Vpnが得られ、第2のペアトランジスタは、両トランジスタM3、M4に同一の電流が流れるため、出力電圧であるゲート・ソース間電圧Vgsは、正の温度係数を有する電圧−Vptatが得られる。前記電圧V1(=Vpn)を抵抗R1、R2で分圧して得た電圧V2と、Vgs(=−Vptat)とを加算して当該回路より出力電圧V3を得ている。
前記電圧Vpnおよび電圧Vptatにおける負および正の温度係数が相殺されるように分圧比を設定すれば、出力電圧V3には、温度係数を持たない基準電圧Vrefが得られる。
上記図1に示される従来の基準電圧源回路では、高温になってpnジャンクションの逆方向リークが発生した場合、トランジスタのドレイン−基板電流が増加するため、回路のそれぞれの段において電流が増加する。トランジスタM1とM2で構成される第1段目においては、ペアトランジスタで構成されているので、トランジスタM1のドレイン−基板電流と、トランジスタM2のドレイン−基板電流とには同じ電流が流れる。そのため、Vpnはpnジャンクションリークの無い場合と同じ値をとるので温度による影響を受けずに一定の値となる。トランジスタM3とM4で構成される第3段目も同様である。
しかしながら、第2段目のソースフォロア回路を構成するトランジスタM5は、ペア構成のトランジスタではなく、また基板電位をソース電位と等しくしてあるため、トランジスタM5の基板電流増加によって以下に述べるような弊害が生じる。
図2は、トランジスタのゲート電圧(Vg)・ソース電流(Is)の特性を示すグラフであり、“1”は室温での特性を示す。高温でのジャンクションリークによりトランジスタのドレイン−基板電流が増加すると、図1に示すようにトランジスタM5の基板電位をソース電位と等しくしてある(トランジスタ毎に独立したウェルの中に基板端子Wとソース端子がある)ため、基板−ソース電流が加算されてソース電流が増える。そのため、高温では“2”で示した特性になってしまう。
トランジスタM5は、抵抗R1,R2とVpnで決まる一定電流Vpn/(R1+R2)を保つ必要があるため、トランジスタM5のゲート・ソース間電圧はVg1からVg2に低下する。トランジスタM2のドレイン電圧は、トランジスタM5のゲート電圧で与えられゲート・ソース間電圧Vgsが低下するのに伴って低下し、その結果、トランジスタM2のドレイン・ソース間電圧も下がる。
トランジスタM2のドレイン・ソース間電圧が(Vth−Vgs)以下になるとトランジスタ動作は飽和領域から線形領域に移り、一段目の定電流源となるトランジスタM1で決められる電流値をトランジスタM2が流すためには、トランジスタM2のVgsを上昇する必要が出てくる。結果としてトランジスタM2のVgs(Vpn)が上昇し、Vrefも上昇してしまうという課題を引き起こした。
本発明の目的は、上記の課題を解消するためのもので、ペアのトランジスタ以外のトランジスタ(ソースフォロア回路を構成するトランジスタ)の基板電位をソースから切り離してGNDに接続することにより、高温でもジャンクションリークに依存しない安定した基準電圧を得ることのできる電界効果トランジスタを用いた基準電圧源回路を提供することである。
基準電圧源回路は、導電型の極性が異なるゲートを有する“第1のペア電界効果トランジスタ回路”と、同一の導電型で不純物の濃度が異なるゲートを有する“第2のペア電界効果トランジスタ回路”と、第1及び第2のペア電界効果トランジスタのゲート電極の仕事関数差を任意の比で合成するために、電界効果トランジスタおよび抵抗からなる“合成回路”とからなる。そして既述したように、各電界トランジスタのゲート電極Wはそれぞれのソースに接続されていたが、本発明では、前記“合成回路”における電界効果トランジスタに対してのみ、基板電極Wをソースから切り離してGNDに接続した。
高温になってpnジャンクションの逆方向リークが発生した場合、トランジスタのドレイン−基板電流が増加するため、本発明の実施形態を示した図3のそれぞれの段において電流が増加する。しかしながら、トランジスタM1とM2で構成される第1段目においては、基板電位をソース電位と等しくした(独立したウェルの中に基板端子とソース端子がある)ペアトランジスタで構成されているため、トランジスタM1のドレイン−基板電流と、トランジスタM2のドレイン−基板電流とには同じ大きさの電流が流れる。したがって、Vpnを得る過程で、両トランジスタにおけるリーク電流による影響が相殺されるため、このVpnは温度による影響を受けずに一定の値となる。トランジスタM3とM4で構成される第3段目も同様である。(この動作は従来例と同じ)
次に、第2段目は本発明の特徴である「基板電極をソースから切り離してGNDに接続した」トランジスタM5で構成したソースフォロア回路である。まず、このように構成したトランジスタM5の温度に対するドレイン電流(Id)、ソース電流(Is)、基板電流(Ib)の変化を図4のグラフに示す。
図4からわかるように、ある温度以上になるとpnジャンクションの逆方向リークによりトランジスタの基板電流が上昇し、またドレイン電流は、ソース電流と基板電流の和であるため、基板電流の上昇の影響を受けて共に増加する。しかしながら、基板とソースを独立させているため、ソース電流においては高温でも基板電流増加による影響は見られない。
既述したように、ソースフォロア回路を構成するトランジスタM5は抵抗R1、R2とVpnで決まる一定電流Vpn/(R1+R2)を保つ必要がある。抵抗R1、R2へ流れる電流はトランジスタM5のソース電流に等しく、上に述べたように基板電流をGNDに流すことにより、ソース電流はリーク電流(ドレイン−基板電流)の影響を受けない。従って、本発明ではソースフォロア回路のトランジスタの基板電位をソース電位から切り離してGNDとすること、及びペアのトランジスタを用いることにより、高温でも安定した基準電圧源回路が実現できる。以下、本発明の実施形態を更に詳しく説明する。
図3において、トランジスタM1、M2、M3、M4、M5はすべてnチャンネルで、基板やチャンネルドーブの不純物濃度は等しく、n型基板の独立したpウェル内に形成され、トランジスタM1,M2,M3,M4の基板電位はソース電位と等しくしてある。
しかしながら、ソースフォロア回路を構成するトランジスタM5の基板電位はソース電位から独立させGNDにしてある。チャンネル幅Wとチャンネル長Lの比(W/L)は、トランジスタM1とM2とで等しく、そして、トランジスタM3とM4とで等しい。トランジスタM1は高濃度n型のゲートを持ち、ゲートをソースを結線した定電流源としている。トランジスタM2は、高濃度p型のゲートを持ち、n型チャンネルのトランジスタM5と抵抗Rからなるソースフォロア回路によりゲート電位が与えられる。
トランジスタM3は、高濃度n型のゲートを持つ。トランジスタM4は、低濃度n型のゲートを持ち、ゲートとソースを結線して定電流源となる。ペアトランジスタM1とM2には同一電流が流れるためトランジスタM2のゲート・ソース間電圧はトランジスタM1とM2のVthの差Vpnとなる。
また、第2のペアトランジスタM3とM4も、同一電流が流れるため、トランジスタM3、M4のゲート・ソース間電圧の差は、トランジスタM4のゲート・ソース間電圧が0のため、トランジスタM3のゲート・ソース間電圧Vgsに等しくなり、これが正の温度係数を有する電圧(−Vptat)となる。
トランジスタM3のソース電位をV3とすれば、
V2=V3+Vgs、V2=V1*R2/(R1+R2)の関係から
V3=V2+Vptat=V1*R2/(R1+R2)+Vptat
=Vpn*R2/(R1+R2)+Vptat
となり、既述したように、分圧比を適宜設定することにより、もしくはゲートの不純物濃度を変える(VpnおよびVgsが変化)ことにより、V3には、温度特性を持たない基準電圧Vrefを得ることができる。
本発明によれば、高温でも安定した電界効果トランジスタを用いた基準電圧発生回路を実現することが可能となる。詳しくは、請求項1に記載の発明で、ペア電界効果トランジスタ以外の電界効果トランジスタの基板電位をソースから切り離してGNDとしたことにより、ジャンクションリークによる影響が排除され、高温でも安定した基準電圧発生回路を実現することができる。
従来の基準電圧源回路の図 トランジスタのゲート電圧対ソース電流の関係を示した特性図 本発明の1実施形態になる回路図 本発明で用いたトランジスタの温度変化に対するドレイン電流、ソース電流および基板電流の特性図
符号の説明
M1、M2、M3、M4、M5 電界効果トランジスタ、R 抵抗

Claims (3)

  1. 導電型の極性が異なるゲートを有する第1のペア電界効果トランジスタ回路と、同一の導電型で不純物の濃度が異なるゲートを有する第2のペア電界効果トランジスタ回路と、第1及び第2のペア電界効果トランジスタのゲート電極の仕事関数差を任意の比で合成するために、電界効果トランジスタおよび抵抗からなる合成回路とから構成され
    前記第1のペア電界効果トランジスタ回路は、ゲートとソースを結線した第1の電界効果トランジスタと、第2の電界効果トランジスタとを直列に接続したものであり、
    前記第2のペア電界効果トランジスタ回路は、第3の電界効果トランジスタと、ゲートとソースをGND電位とした第4の電界効果トランジスタとを直列に接続したものであり、
    前記合成回路は、第5の電界効果トランジスタと分圧用の抵抗とを直列接続したものであって、前記第2の電界効果トランジスタのゲート電位を与えるソースフォロア回路を構成するとともに、前記第3の電界効果トランジスタのゲートに分圧された電位を与え、
    前記第3の電界効果トランジスタと前記第4の電界効果トランジスタの接続点を基準電圧出力点とし、
    前記第5の電界効果トランジスタの基板電極ソース電位から独立してGNDに接続され、
    チャンネル幅とチャンネル長の比は、第1の電界効果トランジスタと第2の電界効果トランジスタとで等しいことを特徴とする基準電圧源回路。
  2. チャンネル幅とチャンネル長の比は、第3の電界効果トランジスタと第4の電界効果トランジスタとで等しいことを特徴とする請求項1記載の基準電圧源回路。
  3. 第1の電界効果トランジスタ、第2の電界効果トランジスタ、第3の電界効果トランジスタ、第4の電界効果トランジスタ、第5の電界効果トランジスタは、それぞれ、nチャンネルを有し、かつn型基板の独立したpウェル内に形成され、
    前記第1の電界効果トランジスタ、前記第2の電界効果トランジスタ、前記第3の電界効果トランジスタ、前記第4の電界効果トランジスタの基板電位はソース電位と等しいことを特徴とする請求項1または2記載の基準電圧源回路。
JP2008092067A 2008-03-31 2008-03-31 電界効果トランジスタを用いた基準電圧源回路 Expired - Fee Related JP4847976B2 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2008092067A JP4847976B2 (ja) 2008-03-31 2008-03-31 電界効果トランジスタを用いた基準電圧源回路

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2008092067A JP4847976B2 (ja) 2008-03-31 2008-03-31 電界効果トランジスタを用いた基準電圧源回路

Related Parent Applications (1)

Application Number Title Priority Date Filing Date
JP2002163165A Division JP4121781B2 (ja) 2002-06-04 2002-06-04 電界効果トランジスタを用いた基準電圧源回路

Publications (2)

Publication Number Publication Date
JP2008263195A JP2008263195A (ja) 2008-10-30
JP4847976B2 true JP4847976B2 (ja) 2011-12-28

Family

ID=39985415

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2008092067A Expired - Fee Related JP4847976B2 (ja) 2008-03-31 2008-03-31 電界効果トランジスタを用いた基準電圧源回路

Country Status (1)

Country Link
JP (1) JP4847976B2 (ja)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5919520B2 (ja) 2012-02-24 2016-05-18 パナソニックIpマネジメント株式会社 基準電圧源回路
WO2022091540A1 (ja) * 2020-10-27 2022-05-05 パナソニックIpマネジメント株式会社 基板電流抑制回路、基準電圧生成回路および半導体装置

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3195770B2 (ja) * 1997-04-04 2001-08-06 シチズン時計株式会社 基準電圧発生回路
JP4194237B2 (ja) * 1999-12-28 2008-12-10 株式会社リコー 電界効果トランジスタを用いた電圧発生回路及び基準電圧源回路
JP4121781B2 (ja) * 2002-06-04 2008-07-23 株式会社リコー 電界効果トランジスタを用いた基準電圧源回路

Also Published As

Publication number Publication date
JP2008263195A (ja) 2008-10-30

Similar Documents

Publication Publication Date Title
JP5306094B2 (ja) 基準電圧回路及び電子機器
JP4761458B2 (ja) カスコード回路および半導体装置
KR101451468B1 (ko) 정전류 회로 및 기준 전압 회로
JP4716887B2 (ja) 定電流回路
US9196318B2 (en) Low temperature drift voltage reference circuit
JP4847103B2 (ja) ハーフバンドギャップリファレンス回路
WO2019104467A1 (zh) 稳压器以及电源
CN104850161A (zh) 组合栅极基准电压源及其使用方法
JP5446895B2 (ja) アンプ
US7859243B2 (en) Enhanced cascode performance by reduced impact ionization
KR20130047658A (ko) 정전류 회로 및 기준 전압 회로
JP2010176258A (ja) 電圧発生回路
US7573325B2 (en) CMOS reference current source
US9523995B2 (en) Reference voltage circuit
JP2008152632A (ja) 基準電圧発生回路
KR101797769B1 (ko) 정전류 회로
JP4847976B2 (ja) 電界効果トランジスタを用いた基準電圧源回路
JP5945124B2 (ja) 電源回路
JP4263056B2 (ja) 基準電圧発生回路
JP2013054535A (ja) 定電圧発生回路
JP2005044051A (ja) 基準電圧発生回路
JP4121781B2 (ja) 電界効果トランジスタを用いた基準電圧源回路
WO2021172001A1 (ja) 定電圧生成回路
JP2007257104A (ja) シリーズレギュレータ
JP2008066649A (ja) 電圧源回路

Legal Events

Date Code Title Description
A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20110708

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20110712

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20110912

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20111004

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20111014

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20141021

Year of fee payment: 3

R150 Certificate of patent or registration of utility model

Free format text: JAPANESE INTERMEDIATE CODE: R150

LAPS Cancellation because of no payment of annual fees