WO2022091540A1 - 基板電流抑制回路、基準電圧生成回路および半導体装置 - Google Patents

基板電流抑制回路、基準電圧生成回路および半導体装置 Download PDF

Info

Publication number
WO2022091540A1
WO2022091540A1 PCT/JP2021/031083 JP2021031083W WO2022091540A1 WO 2022091540 A1 WO2022091540 A1 WO 2022091540A1 JP 2021031083 W JP2021031083 W JP 2021031083W WO 2022091540 A1 WO2022091540 A1 WO 2022091540A1
Authority
WO
WIPO (PCT)
Prior art keywords
transistor
voltage
substrate
polarity
base
Prior art date
Application number
PCT/JP2021/031083
Other languages
English (en)
French (fr)
Inventor
浩旨 越田
信三 香山
達也 可部
雅規 田丸
Original Assignee
パナソニックＩｐマネジメント株式会社
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by パナソニックＩｐマネジメント株式会社 filed Critical パナソニックＩｐマネジメント株式会社
Priority to CN202180067900.6A priority Critical patent/CN116325123A/zh
Priority to JP2022558873A priority patent/JPWO2022091540A1/ja
Publication of WO2022091540A1 publication Critical patent/WO2022091540A1/ja
Priority to US18/299,007 priority patent/US20230244262A1/en

Links

Images

Classifications

    • G—PHYSICS
    • G05—CONTROLLING; REGULATING
    • G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
    • G05F3/00—Non-retroactive systems for regulating electric variables by using an uncontrolled element, or an uncontrolled combination of elements, such element or such combination having self-regulating properties
    • G05F3/02—Regulating voltage or current
    • G05F3/08—Regulating voltage or current wherein the variable is dc
    • G05F3/10—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics
    • G05F3/16—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices
    • G05F3/20—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations
    • G05F3/26—Current mirrors
    • G05F3/265—Current mirrors using bipolar transistors only
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01J—MEASUREMENT OF INTENSITY, VELOCITY, SPECTRAL CONTENT, POLARISATION, PHASE OR PULSE CHARACTERISTICS OF INFRARED, VISIBLE OR ULTRAVIOLET LIGHT; COLORIMETRY; RADIATION PYROMETRY
    • G01J1/00—Photometry, e.g. photographic exposure meter
    • G01J1/42—Photometry, e.g. photographic exposure meter using electric radiation detectors
    • G01J1/44—Electric circuits
    • G—PHYSICS
    • G05—CONTROLLING; REGULATING
    • G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
    • G05F3/00—Non-retroactive systems for regulating electric variables by using an uncontrolled element, or an uncontrolled combination of elements, such element or such combination having self-regulating properties
    • G05F3/02—Regulating voltage or current
    • G05F3/08—Regulating voltage or current wherein the variable is dc
    • G05F3/10—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics
    • G05F3/16—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices
    • G05F3/20—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations
    • G05F3/30—Regulators using the difference between the base-emitter voltages of two bipolar transistors operating at different current densities
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
    • H01L27/07—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration the components having an active region in common
    • H01L27/0744—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration the components having an active region in common without components of the field effect type
    • H01L27/075—Bipolar transistors in combination with diodes, or capacitors, or resistors, e.g. lateral bipolar transistor, and vertical bipolar transistor and resistor
    • H01L27/0755—Vertical bipolar transistor in combination with diodes, or capacitors, or resistors
    • H01L27/0761—Vertical bipolar transistor in combination with diodes only
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L31/00—Semiconductor devices sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L31/02—Details
    • H01L31/02016—Circuit arrangements of general character for the devices
    • H01L31/02019—Circuit arrangements of general character for the devices for devices characterised by at least one potential jump barrier or surface barrier
    • H01L31/02027—Circuit arrangements of general character for the devices for devices characterised by at least one potential jump barrier or surface barrier for devices working in avalanche mode
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01J—MEASUREMENT OF INTENSITY, VELOCITY, SPECTRAL CONTENT, POLARISATION, PHASE OR PULSE CHARACTERISTICS OF INFRARED, VISIBLE OR ULTRAVIOLET LIGHT; COLORIMETRY; RADIATION PYROMETRY
    • G01J1/00—Photometry, e.g. photographic exposure meter
    • G01J1/42—Photometry, e.g. photographic exposure meter using electric radiation detectors
    • G01J1/44—Electric circuits
    • G01J2001/444—Compensating; Calibrating, e.g. dark current, temperature drift, noise reduction or baseline correction; Adjusting
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01J—MEASUREMENT OF INTENSITY, VELOCITY, SPECTRAL CONTENT, POLARISATION, PHASE OR PULSE CHARACTERISTICS OF INFRARED, VISIBLE OR ULTRAVIOLET LIGHT; COLORIMETRY; RADIATION PYROMETRY
    • G01J1/00—Photometry, e.g. photographic exposure meter
    • G01J1/42—Photometry, e.g. photographic exposure meter using electric radiation detectors
    • G01J1/44—Electric circuits
    • G01J2001/4446—Type of detector
    • G01J2001/446—Photodiode
    • G01J2001/4466—Avalanche
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
    • H01L27/07—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration the components having an active region in common
    • H01L27/0705—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration the components having an active region in common comprising components of the field effect type
    • H01L27/0711—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration the components having an active region in common comprising components of the field effect type in combination with bipolar transistors and diodes, or capacitors, or resistors
    • H01L27/0716—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration the components having an active region in common comprising components of the field effect type in combination with bipolar transistors and diodes, or capacitors, or resistors in combination with vertical bipolar transistors and diodes, or capacitors, or resistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/082—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including bipolar components only

Definitions

  • the present disclosure relates to a substrate current suppression circuit, a reference voltage generation circuit, and a semiconductor device.
  • BGR circuit bandgap reference circuit
  • Patent Documents 1 and 2 disclose a circuit that generates a reference voltage by utilizing the difference in band gap between two diodes of the same type or two bipolar transistors of the same type connected by a diode. According to this, the fluctuation due to the temperature characteristic and the fluctuation of the power supply voltage are corrected, and the accuracy of the reference voltage is improved.
  • the present disclosure provides a substrate current suppression circuit, a reference voltage generation circuit, and a semiconductor device that suppress the generation of unnecessary substrate current.
  • the substrate current suppression circuit includes a first-polarity semiconductor substrate having a first main surface and a second main surface located on the side opposite to the first main surface, and the semiconductor substrate.
  • a first to fourth transistor formed on the first main surface side, a fixed voltage line for supplying a fixed voltage to the collector of the third transistor and the collector of the fourth transistor, and the first transistor.
  • Each of the collector and the collector of the second transistor is connected to the substrate region of the first polarity on the second main surface side in the semiconductor substrate, and the polarity of the third transistor is opposite to that of the first transistor.
  • the polarity of the fourth transistor is opposite to that of the second transistor, and the fixed voltage is the base voltage of the third transistor and the fourth transistor when the first polarity is P-type. It is a higher voltage, and when the first polarity is N-type, it is a voltage lower than the base voltage.
  • the reference voltage generation circuit includes the substrate current suppression circuit and a bandgap reference circuit including the substrate current suppression circuit.
  • the substrate current suppression circuit, a current source that generates a current corresponding to a control signal, and the current source and the base of the third transistor are connected to each other.
  • the voltage at the connection point between the current source and the first resistor is used as a reference for the differential amplifier that detects the difference from the voltage at the connection point of the third resistor and feeds back the control signal indicating the difference to the current source. It is equipped with an output terminal that outputs as a voltage.
  • the semiconductor device includes the reference voltage generation circuit and an avalanche photodiode formed on the semiconductor substrate.
  • the substrate current suppression circuit According to the substrate current suppression circuit, the reference voltage generation circuit, and the semiconductor device of the present disclosure, it is possible to suppress the generation of unnecessary substrate current.
  • FIG. 1 is a diagram showing a configuration example of a reference voltage generation circuit including a substrate current suppression circuit according to the first embodiment.
  • FIG. 2 is an explanatory diagram showing a partial cross-sectional example of the substrate current suppression circuit according to the first embodiment.
  • FIG. 3 is a diagram showing a configuration example of a reference voltage generation circuit including the substrate current suppression circuit according to the second embodiment.
  • FIG. 4 is an explanatory diagram showing a partial cross-sectional example of the substrate current suppression circuit according to the second embodiment.
  • FIG. 5 is a diagram showing a configuration example of the semiconductor device according to the third embodiment.
  • FIG. 6 is an explanatory diagram showing a cross-sectional example of the semiconductor device according to the third embodiment.
  • FIG. 1 is a diagram showing a configuration example of a reference voltage generation circuit including a substrate current suppression circuit according to the first embodiment.
  • FIG. 2 is an explanatory diagram showing a partial cross-sectional example of the substrate current suppression circuit according to the first embodiment.
  • FIG. 3 is
  • FIG. 7A is a diagram showing a reference voltage generation circuit according to Comparative Example 1.
  • FIG. 7B is an explanatory diagram showing a partial cross-sectional example of the reference voltage generation circuit according to Comparative Example 1.
  • FIG. 7C is an explanatory diagram showing another partial cross-sectional example of the reference voltage generation circuit according to Comparative Example 1.
  • FIG. 8A is a diagram showing a reference voltage generation circuit according to Comparative Example 2.
  • FIG. 8B is an explanatory diagram showing a partial cross-sectional example of the reference voltage generation circuit according to Comparative Example 2.
  • FIG. 8C is an explanatory diagram showing another partial cross-sectional example of the reference voltage generation circuit according to Comparative Example 2.
  • FIG. 7A is a diagram showing a reference voltage generation circuit 90 according to Comparative Example 1. Further, FIG. 7B is an explanatory diagram showing a partial cross-sectional example of the reference voltage generation circuit according to Comparative Example 1.
  • the reference voltage generation circuit 90 is configured as a bandgap reference circuit.
  • the reference voltage generation circuit 90 includes a PNP transistor 91, a PNP transistor 92, a current source 95, a differential amplifier 96, an output terminal 97, and resistors R91 to R93.
  • the reference voltage generation circuit 90 shows an example of a circuit formed on a P-type semiconductor substrate.
  • VDD indicates a power line
  • VSS indicates a ground line.
  • Vsub indicates the substrate voltage, that is, the voltage applied to the region Psub on the back surface side of the semiconductor substrate in FIG. 7B.
  • FIG. 7B schematically shows a cross section of a part of the reference voltage generation circuit 90 formed on the semiconductor substrate, that is, the circuit part including the PNP transistor 91.
  • the region Psub in the figure is a P-type region of the semiconductor substrate.
  • the region N is an N-type contact region on the surface of the semiconductor substrate.
  • the region NW is an N-shaped well region.
  • the area NX is an N-type embedded area.
  • the region P is a P-type contact region on the surface of the semiconductor substrate.
  • the region PW is a P-shaped well region.
  • the region PX is a P-shaped embedded region.
  • the emitter of the PNP transistor 91 corresponds to the contact region P to which the voltage V1 is applied.
  • the base of the PNP transistor 91 corresponds to the embedded region NX, the well region NW, and the contact region N to which the voltage VSS is applied.
  • the collector of the PNP transistor 91 corresponds to the P-type region Psub.
  • a diode-connected PNP transistor 91a is formed in FIG. 7B.
  • the emitter and base of the PNP transistor 91a are common to the emitter and base of the PNP transistor 91.
  • the collector of the PNP transistor 91a corresponds to the contact region P to which the voltage VSS is applied.
  • the base and collector of the PNP transistor 91a are connected to each other, that is, are connected by a diode.
  • the PNP transistor 91a When the potential of the region Psub is, for example, equal to or higher than the potential of VSS, the PNP transistor 91a originally functions as a diode constituting the diode-connected reference voltage generation circuit 90. In this case, the PNP transistor 91 is a parasitic transistor and can be ignored, or has the same function as the PNP transistor 91a.
  • an unnecessary substrate current may be generated from the emitter of the PNP transistor 91 to the collector, as schematically shown in FIG. 7B.
  • an unnecessary substrate current flows, no current flows through the PNP transistor 91a, and the PNP transistor 91a does not substantially function as a diode.
  • an unnecessary substrate current flowing through the PNP transistor 91 may cause a malfunction of the reference voltage generation circuit 90.
  • the PNP transistor 92 in FIG. 7A has the same problem as the PNP transistor 91.
  • FIG. 7C is an explanatory diagram showing another partial cross-sectional example of the reference voltage generation circuit according to Comparative Example 1.
  • FIG. 7C is different from FIG. 7B in that an avalanche photodiode APD and a power supply 99 are added to the semiconductor substrate.
  • a high reverse bias voltage of about 20 volts is applied to the avalanche photodiode APD by the power supply 99. That is, as shown in FIG. 7C, a large negative voltage is applied by the power supply 99 to the region Psub on the back surface side of the semiconductor substrate. There is a problem that the unnecessary substrate current flowing through the PNP transistor 91 increases due to this negative voltage as compared with FIG. 7B. This substrate current causes a malfunction of the reference voltage generation circuit 90 and a malfunction of the avalanche photodiode.
  • FIG. 8A is a diagram showing a reference voltage generation circuit 90 according to Comparative Example 2. Further, FIG. 8B is an explanatory diagram showing a partial cross-sectional example of the reference voltage generation circuit 90 according to Comparative Example 2.
  • the reference voltage generation circuit 90 includes a PNP transistor 91, a PNP transistor 92, an NPN transistor 93, an NPN transistor 94, a current source 95, a differential amplifier 96, an output terminal 97, and resistors R91 to R93.
  • the reference voltage generation circuit 90 shows an example of a circuit formed on a P-type semiconductor substrate. Symbols such as VDD, VSS, Vsub, and region N in the figure are the same as those in FIG. 7A.
  • the emitter of the PNP transistor 91 corresponds to the well region PW and the contact region P to which the voltage V1 is applied.
  • the base of the PNP transistor 91 corresponds to the embedded region NX, the well region NW, and the contact region N to which the voltage V1 is applied.
  • the collector of the PNP transistor 91 corresponds to the region Psub which is the substrate base of the P-type semiconductor region. It can be said that the PNP transistor 91 is an unintentionally formed parasitic transistor rather than an indispensable transistor intentionally formed in the reference voltage generation circuit 90.
  • the potential of the region Psub is lower than the potential of VSS, an unnecessary substrate current may be generated from the emitter of the PNP transistor 91 to the collector, as schematically shown in FIG. 8B.
  • the emitter of the NPN transistor 93 corresponds to the N-type region for contacts to which the voltage VSS is applied.
  • the base of the NPN transistor 93 corresponds to the contact region P to which the voltage V1 is applied.
  • the collector of the NPN transistor 93 corresponds to the embedded region NX. In this way, the base and collector of the NPN transistor 93 are connected to each other via the resistor R95, and the voltage V1 is applied. That is, the NPN transistor 93 is diode-connected.
  • the NPN transistor 93 functions as a diode.
  • the PNP transistor 91 is a parasitic transistor.
  • the PNP transistor 92 has the same problem as the PNP transistor 91.
  • FIG. 8C is an explanatory diagram showing another partial cross-sectional example of the reference voltage generation circuit according to Comparative Example 2.
  • the circuit configuration of FIG. 8C is different from that of FIG. 8B in that an avalanche photodiode APD and a power supply 99 are added to the semiconductor substrate. Similar to FIG. 7C, the circuit configuration of FIG. 8C also has a problem that the unnecessary substrate current flowing through the PNP transistor 91 increases as compared with the circuit configuration of FIG. 8B. This substrate current causes a malfunction of the reference voltage generation circuit 90 and a malfunction of the avalanche photodiode.
  • the present disclosure provides a substrate current suppression circuit, a reference voltage generation circuit, a semiconductor device reference voltage generation circuit, and the like that suppress the generation of unnecessary substrate current.
  • the substrate current suppression circuit includes a first-polarity semiconductor substrate having a first main surface and a second main surface, and the first main surface of the semiconductor substrate.
  • the first to fourth transistors formed on the surface side, the collector of the third transistor, and the fixed voltage line for supplying a fixed voltage to the collector of the fourth transistor are provided, and the collector of the first transistor and the first Each of the collectors of the two transistors is connected to the substrate region of the first polarity on the second main surface side in the semiconductor substrate, the collector of the third transistor is connected to the base of the first transistor, and the first.
  • Gista is connected to the base of the first transistor, the polarity of the third transistor is opposite to that of the first transistor, and the collector of the fourth transistor is of the second transistor. Connected to the base, the emitter of the fourth transistor is connected to the base of the second transistor, the polarity of the fourth transistor is opposite to that of the second transistor, and the fixed voltage is the first.
  • the polarity is P type, the voltage is higher than the base voltage of the third transistor and the fourth transistor, and when the first polarity is N type, the voltage is lower than the base voltage.
  • the polarity of the third transistor is opposite to that of the first transistor has the following meaning.
  • the polarity of the base of the third transistor is opposite to that of the base of the first transistor. That is, one of the third transistor and the first transistor is an NPN type transistor, and the other is a PNP type Langista.
  • the reference voltage generation circuit includes the substrate current suppression circuit and a bandgap reference circuit including the substrate current suppression circuit.
  • the semiconductor device includes a reference voltage generation circuit and an avalanche photodiode formed on the semiconductor substrate.
  • FIG. 1 is a diagram showing a configuration example of a reference voltage generation circuit 10 including a substrate current suppression circuit 11 according to the first embodiment. Further, FIG. 2 is an explanatory diagram showing a partial cross-sectional example of the substrate current suppression circuit according to the first embodiment.
  • the reference voltage generation circuit 10 is configured as a bandgap reference circuit.
  • the reference voltage generation circuit 10 includes a substrate current suppression circuit 11, a current source 5, a differential amplifier 6, an output terminal 7, a resistor R1, a resistor R2, and a resistor R3.
  • the reference voltage generation circuit 10 shows an example of a circuit formed on the semiconductor substrate 30 having the first polarity.
  • the semiconductor substrate 30 in FIG. 2 shows a case where the first polarity is P-type.
  • VDD in FIG. 1 indicates a power supply line
  • VSS indicates a ground line.
  • Vsub indicates the substrate voltage, that is, the voltage applied to the region Psub on the back surface side of the semiconductor substrate in FIG.
  • the substrate current suppression circuit 11 will be described.
  • the substrate current suppression circuit 11 includes a first transistor 1, a second transistor 2, a third transistor 3, a fourth transistor 4, a fixed voltage line 8, and a fixed voltage source 9a.
  • Each of the first transistor 1 to the fourth transistor 4 is formed on the first main surface side of the semiconductor substrate 30.
  • the first main surface of the semiconductor substrate 30 is the substrate surface on the side on which the first transistor 1 and the like are formed.
  • the second main surface is the substrate surface of the semiconductor substrate 30 on the side opposite to the first main surface.
  • Each of the first transistor 1 and the second transistor 2 is a PNP transistor.
  • the collector of the first transistor 1 is connected to the substrate region 31.
  • the collector of the first transistor 1 and the substrate region 31 are not different, and the collector of the first transistor 1 is all or a part of the substrate region 31.
  • the collector of the second transistor 2 is connected to the board area 31.
  • the collector of the second transistor 2 and the substrate region 31 are not different, and the collector of the second transistor 2 is all or a part of the substrate region 31.
  • the third transistor 3 has the opposite polarity to that of the first transistor 1 and is an NPN type. That is, the first transistor 1 is a PNP type, while the third transistor 3 is an NPN type. The collector of the third transistor 3 is connected to the base of the first transistor 1.
  • the base of the third transistor 3 is connected to the emitter of the first transistor 1.
  • the collector of the third transistor is connected to the fixed voltage line 8 that supplies a fixed voltage.
  • the fourth transistor 4 has the opposite polarity to that of the second transistor 2 and is an NPN type. That is, the second transistor 2 is a PNP type, while the fourth transistor 3 is an NPN type. The collector of the fourth transistor 4 is connected to the base of the second transistor 2.
  • the base of the 4th transistor 4 is connected to the emitter of the 2nd transistor.
  • the collector of the 4th transistor 4 is connected to the fixed voltage line 8 that supplies a fixed voltage.
  • the fixed voltage source 9a supplies a fixed voltage to the collector of the third transistor 3 and the collector of the fourth transistor 4 via the fixed voltage line 8.
  • the fixed voltage is a voltage VDD2 higher than the base voltage of the third transistor 3 and the fourth transistor 4 when the first polarity is P type, that is, in the case of FIG. If the first polarity is N-type, the voltage is VSS2, which is lower than the above-mentioned base voltage. This fixed voltage turns the first transistor 1 and the second transistor 2 completely off. That is, unnecessary substrate current is suppressed.
  • FIG. 2 schematically shows a cross section of a part of the substrate current suppression circuit 11 formed on the semiconductor substrate 30, that is, the circuit portion including the first transistor 1 and the third transistor 3.
  • the region Psub in the figure is the first polarity, that is, the P-shaped substrate region 31.
  • the region N is an N-type contact region on the surface side of the semiconductor substrate 30, that is, on the first main surface side.
  • the region NW is an N-shaped well region.
  • the area NX is an N-type embedded area.
  • the region P is a P-type contact region on the surface side of the semiconductor substrate 30, that is, on the first main surface side.
  • the region PW is a P-shaped well region.
  • the region PX is a P-shaped embedded region.
  • the emitter of the first transistor 1 corresponds to the well region PW and the contact region P to which the voltage V1 is applied.
  • the emitter of the first transistor 1 is all or a part of the contact region P to which the voltage V1 is applied and the well region PW immediately below the region P.
  • the base of the first transistor 1 corresponds to the embedded region NX, the well region NW, and the contact region N to which the voltage VDD2 is applied.
  • the base of the first transistor 1 is the embedded region NX, the well region NW, and all or part of the contact region N to which the voltage VDD2 is applied.
  • the collector of the first transistor 1 corresponds to the substrate region 31 on the second main surface side of the semiconductor substrate 30. In other words, the collector of the first transistor 1 and the substrate region 31 are not different, and the collector of the first transistor 1 is all or a part of the substrate region 31.
  • the first transistor 1 is an unintentionally formed parasitic transistor rather than an intentionally formed transistor. As schematically shown in FIG. 2, the first transistor 1 suppresses the generation of unnecessary substrate current from the emitter to the collector even when the potential of the region Psub is a negative voltage lower than the potential of VSS. be able to. This is because the voltage VDD2 is applied to the base of the first transistor 1 to completely turn off the first transistor 1.
  • the voltage VDD2 is a voltage higher than the voltage V1.
  • the emitter of the third transistor 3 corresponds to an N-type region for a contact to which a voltage VSS is applied.
  • the emitter of the third transistor 3 is all or part of the N-shaped region for contacts to which the voltage VSS is applied.
  • the base of the third transistor 3 corresponds to the contact region P to which the voltage V1 is applied and the well region PW immediately below the contact region P.
  • the base of the third transistor 3 is all or a part of the contact region P to which the voltage V1 is applied and the well region PW immediately below the contact region P.
  • the collector of the third transistor 3 corresponds to the embedded region NX, the well region NW, and the contact region N to which the voltage VDD2 is applied. In other words, the collector of the third transistor 3 is all or part of the embedded region NX, the well region NW, and the contact region N to which the voltage VDD2 is applied. Further, the collector of the third transistor 3 is connected to the base of the first transistor 1. In other words, the region in the semiconductor substrate 30 corresponding to the collector of the third transistor 3 is also a region corresponding to the base of the first transistor 1.
  • the second transistor 2 and the fourth transistor 4 in FIG. 1 may have the same configuration as the first transistor 1 and the third transistor 3 in FIG. Like the first transistor 1, the second transistor 2 can also suppress the generation of unnecessary substrate current.
  • the set of the first transistor 1 and the third transistor 3 and the set of the second transistor 2 and the fourth transistor 4 may form a part of the circuit pair constituting the current mirror circuit.
  • Each of the second transistor 2 and the fourth transistor 4 may be composed of K transistors in parallel.
  • the mirror ratio may be 1 pair (1 / K).
  • K may be 1 or an integer of 1 or more.
  • the reference voltage generation circuit 10 of FIG. 1 includes a current source 5, a differential amplifier 6, an output terminal 7, a resistor R1, a resistor R2, and a resistor R3 in addition to the board current suppression circuit 11.
  • the current source 5 is a current source that generates a current according to the output signal from the differential amplifier 6.
  • the current source 5 in FIG. 1 is composed of a polyclonal transistor.
  • the source of the FIGURE transistor is connected to the power supply VDD.
  • the drain of the polyclonal transistor is connected to the reference voltage output line.
  • the reference voltage output line is a wiring connected to an output terminal 7 that outputs a reference voltage, one end of the resistance R1 and one end of the resistance R2.
  • the gate of the polyclonal transistor inputs the output signal of the differential amplifier 6.
  • the current source 5 may be composed of an HCl transistor.
  • the differential amplifier 6 negatively feeds back an output signal indicating the difference between the voltage V1 and the voltage V2 to the gate of the polyclonal transistor.
  • the negative feedback of the output signal from the differential amplifier 6 to the current source 5 makes the difference between the voltage V1 and the voltage V2 zero.
  • the voltage V1 and the voltage V2 are set so as to fluctuate in the opposite directions with respect to the fluctuation of the voltage VDD and the temperature fluctuation.
  • the above negative feedback keeps the reference voltage of the reference voltage output line constant.
  • the output terminal 7 is a terminal that outputs the voltage of the reference voltage output line as the reference voltage.
  • the resistance R1 defines the current value to be passed from the current source 5 to the set of the first transistor 1 and the third transistor 3. It also defines the voltage V1.
  • the resistance R2 and the resistance R3 define the current value to be passed from the current source 5 to the set of the second transistor 2 and the fourth transistor 4. Further, the resistance R2 and the resistance R3 are set so that the voltage V2, which is the divided voltage value thereof, is the same as the voltage V1.
  • the set of the resistor R1, the first transistor 1 and the third transistor 3 and the set of the resistor R2, the resistor R3, the second transistor 2 and the fourth transistor 4 form a current mirror circuit. Further, the temperature characteristics of the set of the first transistor 1 and the third transistor 3 are configured to have a positive temperature coefficient. On the other hand, the temperature characteristics of the pair of the second transistor 2 and the fourth transistor 4 are configured to have a negative temperature coefficient. This suppresses fluctuations that depend on the temperature characteristics of the reference voltage.
  • the substrate current suppression circuit 11 may be a part of a circuit other than the reference voltage generation circuit 10.
  • the other circuit may be, for example, a temperature sensor.
  • the temperature sensor has a positive temperature coefficient for the temperature characteristic of the set of the first transistor 1 and the third transistor 3, and has a negative temperature coefficient for the temperature characteristic of the set of the second transistor 2 and the fourth transistor 4.
  • the output signal of the differential amplifier 6 of FIG. 1 can be used as a signal indicating the temperature.
  • the substrate current suppression circuit 11 is a semiconductor substrate having a first polarity having a first main surface and a second main surface located on the side opposite to the first main surface.
  • a fixed voltage line 8 that supplies a fixed voltage to the 30, the first to fourth transistors 1 to 4 formed on the first main surface side of the semiconductor substrate 30, the collector of the third transistor 3, and the collector of the fourth transistor 4.
  • Each of the collector of the first transistor 1 and the collector of the second transistor 2 is connected to the substrate region 31 of the first polarity on the second main surface side in the semiconductor substrate 30, and the polarity of the third transistor 3 is provided.
  • the polarity of the fourth transistor 4 is the opposite polarity to the second transistor 2, and the fixed voltage is the third transistor when the first polarity is P type.
  • the voltage VDD2 is higher than the base voltage of the 3 and the 4th transistor 4, and the voltage VSS2 is lower than the base voltage when the first polarity is N type.
  • each of the first transistor 1 and the second transistor 2 can suppress the generation of unnecessary substrate current.
  • the collector of the third transistor 3 may be connected to the base of the first transistor 1, and the base of the third transistor 3 may be connected to the emitter of the first transistor 1.
  • the collector of the fourth transistor 4 may be connected to the base of the second transistor 2, and the base of the fourth transistor 4 may be connected to the emitter of the second transistor 2.
  • the first polarity may be P type
  • each of the first and second transistors may be PNP type
  • each of the third and fourth transistors may be NPN type.
  • the set of the first transistor and the third transistor and the set of the second transistor and the fourth transistor may be a circuit pair constituting a part of the current mirror circuit.
  • the substrate current suppression circuit 11 can suppress the generation of unnecessary substrate current in the current mirror circuit.
  • the reference voltage generation circuit 10 includes a substrate current suppression circuit 11 and a bandgap reference circuit including the substrate current suppression circuit 11.
  • the reference voltage generation circuit 10 has a substrate current suppression circuit 11, a current source 5 that generates a current corresponding to a control signal, and a resistor that connects the current source 5 and the base of the third transistor.
  • R1 first resistance
  • the current source 5 and the base of the fourth transistor are connected, and the resistors R2 (second resistance) and R3 (third resistance) connected in series, and the third transistor 3
  • a differential amplifier 6 that detects the difference between the base voltage and the voltage at the connection point between the resistors R2 and R3 and feeds back the control signal indicating the difference to the current source 5, and the connection point between the current source 5 and the resistor R1. It is provided with an output terminal 7 for outputting the voltage of the above as a reference voltage.
  • the semiconductor substrate 30 includes a substrate terminal to which a substrate voltage is applied on the second main surface, and the substrate voltage is a negative voltage when the first polarity is P type and when the first polarity is N type. May be a positive voltage.
  • FIG. 3 is a diagram showing a configuration example of a reference voltage generation circuit 10 including the substrate current suppression circuit 11 according to the second embodiment.
  • FIG. 4 is an explanatory diagram showing a cross-sectional example of the substrate current suppression circuit 11 according to the second embodiment.
  • FIG. 3 is mainly different from FIG. 1 in that the polarity of the semiconductor substrate and the polarity of the transistor are opposite to each other, and that the fixed voltage source 9b is provided instead of the fixed voltage source 9a.
  • the differences will be mainly described.
  • the semiconductor substrate 30 is not P-type but N-type.
  • Each of the first transistor 1 and the second transistor 2 is an NPN transistor.
  • Each of the third transistor 3 and the fourth transistor 4 is a PNP transistor. Therefore, the polarities of the voltages applied to the semiconductor substrate 30 and these transistors are also reversed.
  • the fixed voltage source 9b supplies a fixed voltage to the collector of the third transistor 3 and the collector of the fourth transistor 4 via the fixed voltage line 8.
  • the fixed voltage is a voltage VSS2 lower than the base voltage of the third transistor 3 and the fourth transistor 4 when the first polarity is N-type as shown in FIG.
  • the substrate current suppression circuit 11 has a first polarity semiconductor substrate 30 having a first main surface and a second main surface, and the substrate current suppression circuit 11 on the first main surface side of the semiconductor substrate 30.
  • the first to fourth transistors 1 to 4 formed, and the fixed voltage line 8 for supplying a fixed voltage to the collector of the third transistor 3 and the collector of the fourth transistor 4 are provided, and the collector of the first transistor 1 and the first.
  • Each of the collectors of the two transistors 2 is connected to the substrate region 31 of the first polarity on the second main surface side in the semiconductor substrate 30, and the polarity of the third transistor is opposite to that of the first transistor 1.
  • the polarity of the 4 transistor 4 is opposite to that of the 2nd transistor 2, and the fixed voltage is a voltage VDD2 higher than the base voltage of the 3rd transistor 3 and the 4th transistor 4 when the 1st polarity is P type. If the first polarity is N-type, the voltage is VSS2, which is lower than the base voltage.
  • each of the first transistor 1 and the second transistor 2 can suppress the generation of unnecessary substrate current.
  • the collector of the third transistor 3 may be connected to the base of the first transistor 1, and the base of the third transistor 3 may be connected to the emitter of the first transistor 1.
  • the collector of the fourth transistor 4 may be connected to the base of the second transistor 2, and the base of the fourth transistor 4 may be connected to the emitter of the second transistor 2.
  • the first polarity may be N type
  • each of the first and second transistors may be NPN type
  • each of the third and fourth transistors may be PNP type.
  • FIG. 5 is a diagram showing a configuration example of the semiconductor device according to the third embodiment. Further, FIG. 6 is an explanatory diagram showing a cross-sectional example of the semiconductor device according to the third embodiment.
  • the semiconductor device 20 of FIG. 5 includes a reference voltage generation circuit 10 and an APD 12.
  • the power supply 21 is also shown in FIG.
  • the reference voltage generation circuit 10 may be the same as FIG. 1 described in the first embodiment.
  • the APD12 is an avalanche photodiode, and has a Geiger multiplication mode that generates an electric charge by the incident of a photon and multiplies the electric charge generated by the avalanche effect.
  • the Geiger multiplication mode requires a predetermined reverse bias voltage (for example, 20-odd V).
  • the APD 12 has a linear operation mode in which a charge proportional to the incident photon is generated.
  • the Geiger multiplication mode requires a reverse bias voltage different from that of the linear operation mode.
  • the power supply 21 applies a substrate voltage Vsub to the substrate terminal or the substrate electrode on the back surface of the semiconductor substrate 30, that is, the second main surface, in order to supply the reverse bias voltage to the APD 12.
  • the semiconductor device includes a reference voltage generation circuit 10 and an avalanche photodiode APD formed on the semiconductor substrate 30.
  • the reference voltage generation circuit 10 in FIG. 5 may be the reference voltage generation circuit 10 of the second embodiment. In this case, the polarities of the APD 12 and the power supply 21 may be reversed.
  • each component may be composed of dedicated hardware.
  • the present disclosure is not limited to this embodiment. As long as it does not deviate from the gist of the present disclosure, various modifications that can be conceived by those skilled in the art are applied to this embodiment, and a form constructed by combining components in different embodiments is also within the scope of one or more embodiments. May be included within.
  • the present disclosure can be used for a substrate current suppression circuit, a reference voltage generation circuit, and a semiconductor device, and can be used, for example, for an image pickup device.

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • General Physics & Mathematics (AREA)
  • Electromagnetism (AREA)
  • Power Engineering (AREA)
  • Nonlinear Science (AREA)
  • Radar, Positioning & Navigation (AREA)
  • Automation & Control Theory (AREA)
  • Spectroscopy & Molecular Physics (AREA)
  • Computer Hardware Design (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Bipolar Integrated Circuits (AREA)
  • Semiconductor Integrated Circuits (AREA)

Abstract

基板電流抑制回路（１１）は、第３および第４トランジスタのコレクタに固定電圧を供給する固定電圧線（８）を備え、固定電圧は、第１極性がＰ型である場合には第３および第４トランジスタのベース電圧より高い電圧（ＶＤＤ２）であり、第１極性がＮ型である場合にはベース電圧より低い電圧（ＶＳＳ２）である。

Description

基板電流抑制回路、基準電圧生成回路および半導体装置
　本開示は、基板電流抑制回路、基準電圧生成回路および半導体装置に関する。
　従来、基準電圧を生成する回路としては、バンドギャップリファレンス回路（ＢＧＲ回路）が広く利用されている。
　特許文献１および２は、同一種類の２つのダイオード、または、ダイオード接続された同一種類の２つのバイポーラトランジスタのバンドギャップの差を利用して基準電圧を生成する回路を開示している。これによれば、温度特性による変動、および、電源電圧の変動を補正し、基準電圧の精度を高めている。
特開２０１９－１５３１７５号公報 特許第４２３８７３９号公報
　しかしながら、半導体基板に基準電圧生成回路を形成した場合に、不要な基板電流が発生することがあるという問題がある。
　本開示は、不要な基板電流の発生を抑制する基板電流抑制回路、基準電圧生成回路および半導体装置を提供する。
　本開示の一態様に係る基板電流抑制回路は、第１主面と、前記第１主面と反対側に位置する第２主面と、を有する第１極性の半導体基板と、前記半導体基板の前記第１主面側に形成された第１から第４トランジスタと、前記第３トランジスタのコレクタおよび前記第４トランジスタのコレクタに固定電圧を供給する固定電圧線と、を備え、前記第１トランジスタのコレクタおよび前記第２トランジスタのコレクタのそれぞれは、前記半導体基板内の前記第２主面側の第１極性の基板領域に接続され、前記第３トランジスタの極性は、前記第１トランジスタと逆の極性であり、前記第４トランジスタの極性は、前記第２トランジスタと逆の極性であり、前記固定電圧は、前記第１極性がＰ型である場合には前記第３トランジスタおよび第４トランジスタのベース電圧より高い電圧であり、前記第１極性がＮ型である場合には前記ベース電圧より低い電圧である。
　また、本開示の一態様に係る基準電圧生成回路は、前記基板電流抑制回路と、前記基板電流抑制回路を含むバンドギャップリファレンス回路と、を備える。
　また、本開示の一態様に係る基準電圧生成回路は、前記基板電流抑制回路と、制御信号に応じた電流を発生する電流源と、前記電流源と前記第３トランジスタのベースとを接続する第１抵抗と、前記電流源と前記第４トランジスタのベースとを接続し、かつ、互いに直列接続された第２抵抗および第３抵抗と、前記第３トランジスタのベース電圧と、前記第２抵抗および前記第３抵抗の接続点における電圧との差分を検出し、前記差分を示す前記制御信号を前記電流源にフィードバックする差動アンプと、前記電流源と前記第１抵抗との接続点の電圧を基準電圧として出力する出力端子と、を備える。
　また、本開示の一態様に係る半導体装置は、前記基準電圧生成回路と、前記半導体基板に形成されたアバランシェフォトダイオードとを備える。
　なお、これらの包括的または具体的な態様は、システム、集積回路で実現されてもよく、システム、集積回路の任意な組み合わせで実現されてもよい。
　本開示の基板電流抑制回路、基準電圧生成回路および半導体装置によれば、不要な基板電流の発生を抑制することができる。
図１は、実施の形態１に係る基板電流抑制回路を含む基準電圧生成回路の構成例を示す図である。 図２は、実施の形態１に係る基板電流抑制回路の部分的な断面例を示す説明図である。 図３は、実施の形態２に係る基板電流抑制回路を含む基準電圧生成回路の構成例を示す図である。 図４は、実施の形態２に係る基板電流抑制回路の部分的な断面例を示す説明図である。 図５は、実施の形態３に係る半導体装置の構成例を示す図である。 図６は、実施の形態３に係る半導体装置の断面例を示す説明図である。 図７Ａは、比較例１に係る基準電圧生成回路を示す図である。 図７Ｂは、比較例１に係る基準電圧生成回路の部分的な断面例を示す説明図である。 図７Ｃは、比較例１に係る基準電圧生成回路の他の部分的な断面例を示す説明図である。 図８Ａは、比較例２に係る基準電圧生成回路を示す図である。 図８Ｂは、比較例２に係る基準電圧生成回路の部分的な断面例を示す説明図である。 図８Ｃは、比較例２に係る基準電圧生成回路の他の部分的な断面例を示す説明図である。
　（本開示の基礎となった知見）
　本発明者らは、「背景技術」の欄において記載した基準電圧発生回路に関し、以下の問題が生じることを見出した。この点について図面を用いて説明する。
　図７Ａは、比較例１に係る基準電圧生成回路９０を示す図である。また、図７Ｂは、比較例１に係る基準電圧生成回路の部分的な断面例を示す説明図である。基準電圧生成回路９０は、バンドギャップリファレンス回路として構成されている。
　図７Ａにおいて、基準電圧生成回路９０は、ＰＮＰトランジスタ９１、ＰＮＰトランジスタ９２、電流源９５、差動アンプ９６、出力端子９７、抵抗Ｒ９１～抵抗Ｒ９３を備える。この基準電圧生成回路９０は、Ｐ型半導体基板に形成された回路例を示している。図中のＶＤＤは電源線、ＶＳＳはグラウンド線を示す。Ｖｓｕｂは基板電圧、つまり、図７Ｂの半導体基板裏面側の領域Ｐｓｕｂに印加される電圧を示す。
　基準電圧生成回路９０における基準電圧を生成する動作については、特許文献１、２等の先行技術文献と同じであるので、ここでは説明を省略する。
　図７Ｂでは、半導体基板に形成された基準電圧生成回路９０の一部分、すなわち、ＰＮＰトランジスタ９１を含む回路部分の断面を模式的に示している。同図中の領域Ｐｓｕｂは、半導体基板のＰ型の領域である。領域Ｎは、半導体基板表面のＮ型のコンタクト領域である。領域ＮＷは、Ｎ型のウェル領域である。領域ＮＸは、Ｎ型の埋め込み領域である。領域Ｐは、半導体基板表面のＰ型のコンタクト領域である。領域ＰＷは、Ｐ型のウェル領域である。領域ＰＸは、Ｐ型の埋め込み領域である。
　図７Ｂに示すように、ＰＮＰトランジスタ９１のエミッタは、電圧Ｖ１が印加されるコンタクト用の領域Ｐに相当する。ＰＮＰトランジスタ９１のベースは、埋め込み領域ＮＸ、ウェル領域ＮＷ、および、電圧ＶＳＳが印加されるコンタクト用の領域Ｎに相当する。ＰＮＰトランジスタ９１のコレクタは、Ｐ型の領域Ｐｓｕｂに相当する。
　また、図７Ａには明示されていないけれども図７Ｂには、ダイオード接続されたＰＮＰトランジスタ９１ａが形成されている。ＰＮＰトランジスタ９１ａのエミッタおよびベースは、ＰＮＰトランジスタ９１のエミッタおよびベースと共通である。ＰＮＰトランジスタ９１ａのコレクタは、電圧ＶＳＳが印加されるコンタクト用の領域Ｐに相当する。ＰＮＰトランジスタ９１ａのベースとコレクタとは、互いに接続、つまりダイオード接続されている。
　ここで、ＰＮＰトランジスタ９１とＰＮＰトランジスタ９１ａの関係について説明する。
　領域Ｐｓｕｂの電位が例えばＶＳＳの電位以上である場合には、ＰＮＰトランジスタ９１ａは、本来的には、ダイオード接続された基準電圧生成回路９０を構成するダイオードとして機能する。この場合、ＰＮＰトランジスタ９１は寄生トランジスタであり無視可能な存在であるか、または、ＰＮＰトランジスタ９１ａと同じ働きをする存在である。
　これに対して、領域Ｐｓｕｂの電位がＶＳＳの電位より低い場合には、図７Ｂに模式的に示すように、ＰＮＰトランジスタ９１のエミッタからコレクタに不要な基板電流が発生し得る。この場合、不要な基板電流が流れるため、ＰＮＰトランジスタ９１ａには電流が流れなくなり、ＰＮＰトランジスタ９１ａはダイオードとして実質的に機能しなくなる。ＰＮＰトランジスタ９１に流れる不要な基板電流は、基準電圧生成回路９０の動作不良の要因となり得るという問題がある。
　なお、図７ＡのＰＮＰトランジスタ９２についてもＰＮＰトランジスタ９１と同様の問題がある。
　次に、この問題がもっと顕著に発生し得る例について説明する。
　図７Ｃは、比較例１に係る基準電圧生成回路の他の部分的な断面例を示す説明図である。図７Ｃは、図７Ｂと比べて、半導体基板にアバランシェフォトダイオードＡＰＤおよび電源９９が追加されている点が異なっている。
　アバランシェフォトダイオードＡＰＤには、電源９９によって約２０ボルトの高い逆バイアス電圧が印加される。すなわち、図７Ｃのように、半導体基板の裏面側の領域Ｐｓｕｂには電源９９によって大きな負電圧が印加される。この負電圧によって、ＰＮＰトランジスタ９１を流れる不要な基板電流が、図７Ｂよりも増大するという問題がある。この基板電流は、基準電圧生成回路９０の動作不良およびアバランシェフォトダイオードの動作不良の要因となる。
　次に、比較例２を用いてこの問題について説明する。
　図８Ａは、比較例２に係る基準電圧生成回路９０を示す図である。また、図８Ｂは、比較例２に係る基準電圧生成回路９０の部分的な断面例を示す説明図である。
　図８Ａにおいて、基準電圧生成回路９０は、ＰＮＰトランジスタ９１、ＰＮＰトランジスタ９２、ＮＰＮトランジスタ９３、ＮＰＮトランジスタ９４、電流源９５、差動アンプ９６、出力端子９７、抵抗Ｒ９１～抵抗Ｒ９３を備える。この基準電圧生成回路９０は、Ｐ型半導体基板に形成された回路例を示している。図中のＶＤＤ、ＶＳＳ、Ｖｓｕｂ、領域Ｎ等の記号類は、図７Ａと同じである。
　図８Ｂに示すように、ＰＮＰトランジスタ９１のエミッタは、ウェル領域ＰＷおよび電圧Ｖ１が印加されるコンタクト用の領域Ｐに相当する。ＰＮＰトランジスタ９１のベースは、埋め込み領域ＮＸ、ウェル領域ＮＷ、および、電圧Ｖ１が印加されるコンタクト用の領域Ｎに相当する。ＰＮＰトランジスタ９１のコレクタは、Ｐ型半導体領域の基板ベースとなる領域Ｐｓｕｂに相当する。このＰＮＰトランジスタ９１は、基準電圧生成回路９０において意図的に形成された必須のトランジスタというよりも、意図せず形成された寄生トランジスタであるといえる。領域Ｐｓｕｂの電位がＶＳＳの電位より低い場合には、図８Ｂに模式的に示すように、ＰＮＰトランジスタ９１のエミッタからコレクタに不要な基板電流が発生し得る。
　ＮＰＮトランジスタ９３のエミッタは、電圧ＶＳＳが印加されるコンタクト用のＮ型領域に相当する。ＮＰＮトランジスタ９３のベースは、電圧Ｖ１が印加されるコンタクト用の領域Ｐに相当する。ＮＰＮトランジスタ９３のコレクタは、埋め込み領域ＮＸに相当する。このようにＮＰＮトランジスタ９３のベースとコレクタとは、抵抗Ｒ９５を介して互いに接続され、電圧Ｖ１が印加される。つまり、ＮＰＮトランジスタ９３は、ダイオード接続されている。
　次に、ＰＮＰトランジスタ９１とＮＰＮトランジスタ９３の関係について説明する。
　ＮＰＮトランジスタ９３は、ダイオードとして機能する。これに対して、ＰＮＰトランジスタ９１は寄生トランジスタである。
　領域Ｐｓｕｂの電位がＶＳＳの電位より低い場合には、図８Ｂに模式的に示すように、ＰＮＰトランジスタ９１のエミッタからコレクタに不要な基板電流が発生することがある。この不要な基板電流は、基準電圧生成回路９０の動作不良の要因となり得るという問題がある。
　なお、ＰＮＰトランジスタ９２についてもＰＮＰトランジスタ９１と同様の問題がある。
　さらに、この問題がもっと顕著に発生し得る例について説明する。
　図８Ｃは、比較例２に係る基準電圧生成回路の他の部分的な断面例を示す説明図である。図８Ｃの回路構成は、図８Ｂと比べて、半導体基板にアバランシェフォトダイオードＡＰＤおよび電源９９が追加されている点が異なっている。図８Ｃの回路構成においても、図７Ｃと同様に、ＰＮＰトランジスタ９１を流れる不要な基板電流が、図８Ｂの回路構成よりも増大するという問題がある。この基板電流は、基準電圧生成回路９０の動作不良およびアバランシェフォトダイオードの動作不良の要因となる。
　そこで本開示は、不要な基板電流の発生を抑制する基板電流抑制回路、基準電圧生成回路および半導体装置基準電圧生成回路等を提供する。
　このような問題を解決するために、本開示の一態様に係る基板電流抑制回路は、第１主面および第２主面を有する第１極性の半導体基板と、前記半導体基板の前記第１主面側に形成された第１から第４トランジスタと、前記第３トランジスタのコレクタおよび前記第４トランジスタのコレクタに固定電圧を供給する固定電圧線と、を備え、前記第１トランジスタのコレクタおよび前記第２トランジスタのコレクタのそれぞれは、前記半導体基板内の前記第２主面側の第１極性の基板領域に接続され、前記第３トランジスタのコレクタは、前記第１トランジスタのベースに接続され、前記第３トンらジスタのエミッタは、前記第１トランジスタのベースに接続され、前記第３トランジスタの極性は、前記第１トランジスタと逆の極性であり、前記第４トランジスタのコレクタは、前記第２トランジスタのベースに接続され、前記第４トランジスタのエミッタは、前記第２トランジスタのベースに接続され、前記第４トランジスタの極性は、前記第２トランジスタと逆の極性であり、前記固定電圧は、前記第１極性がＰ型の場合には前記第３トランジスタおよび第４トランジスタのベース電圧より高い電圧であり、前記第１極性がＮ型の場合には前記ベース電圧より低い電圧である。
　なお、前記第３トランジスタの極性が前記第１トランジスタと逆の極性である、というのは次の意味である。前記第３トランジスタのベースの極性が前記第１トランジスタのベースと逆の極性である。すなわち、前記第３トランジスタおよび前記第１トランジスタの一方がＮＰＮ型トランジスタであり、他方がＰＮＰ型ランジスタである。
　また、本開示の一態様に係る基準電圧生成回路は、前記基板電流抑制回路と、前記基板電流抑制回路を含むバンドギャップリファレンス回路と、を備える。
　また、本開示の一態様に係る半導体装置は、基準電圧生成回路と、前記半導体基板に形成されたアバランシェフォトダイオードとを備える。
　上記の電流抑制回路、基準電圧生成回路および半導体装置によれば、不要な基板電流の発生を抑制することができる。
　なお、これらの包括的または具体的な態様は、システム、集積回路、で実現されてもよく、システム、集積回路の任意な組み合わせで実現されてもよい。
　以下、実施の形態について、図面を参照しながら具体的に説明する。
　なお、以下で説明する実施の形態は、いずれも包括的または具体的な例を示すものである。以下の実施の形態で示される数値、形状、材料、構成要素、構成要素の配置位置及び接続形態などは、一例であり、本開示を限定する主旨ではない。
　（実施の形態１）
　図１は、実施の形態１に係る基板電流抑制回路１１を含む基準電圧生成回路１０の構成例を示す図である。また、図２は、実施の形態１に係る基板電流抑制回路の部分的な断面例を示す説明図である。基準電圧生成回路１０は、バンドギャップリファレンス回路として構成されている。
　図１において、基準電圧生成回路１０は、基板電流抑制回路１１、電流源５、差動アンプ６、出力端子７、抵抗Ｒ１、抵抗Ｒ２および抵抗Ｒ３を備える。この基準電圧生成回路１０は、図２に示すように、第１極性の半導体基板３０に形成される回路例を示している。図２の半導体基板３０は、第１極性がＰ型である場合を示している。また、図１中のＶＤＤは電源線、ＶＳＳはグラウンド線を示す。Ｖｓｕｂは基板電圧、つまり、図２の半導体基板裏面側の領域Ｐｓｕｂに印加される電圧を示す。
　まず、基板電流抑制回路１１について説明する。
　図１に示すように基板電流抑制回路１１は、第１トランジスタ１、第２トランジスタ２、第３トランジスタ３、第４トランジスタ４、固定電圧線８および固定電圧源９ａを備える。
　第１トランジスタ１から第４トランジスタ４のそれぞれは、半導体基板３０の第１主面側に形成される。半導体基板３０の第１主面は、第１トランジスタ１等が形成される側の基板面である。また、第２主面は、第１主面とは反対側の半導体基板３０の基板面である。
　第１トランジスタ１および第２トランジスタ２のそれぞれはＰＮＰトランジスタである。
　第１トランジスタ１のコレクタは、基板領域３１に接続される。言い換えれば、第１トランジスタ１のコレクタと基板領域３１とは別物ではなく、第１トランジスタ１のコレクタは、基板領域３１の全部または一部である。
　第２トランジスタ２のコレクタは、基板領域３１に接続される。言い換えれば、第２トランジスタ２のコレクタと基板領域３１とは別物ではなく、第２トランジスタ２のコレクタは、基板領域３１の全部または一部である。
　第３トランジスタ３は、第１トランジスタ１と逆の極性であり、ＮＰＮ型である。つまり、第１トランジスタ１がＰＮＰ型であるのに対して、第３トランジスタ３はＮＰＮ型である。第３トランジスタ３のコレクタは、第１トランジスタ１のベースに接続される。
　第３トランジスタ３のベースは、第１トランジスタ１のエミッタに接続される。
　第３トランジスタのコレクタは、固定電圧を供給する固定電圧線８に接続される。
　第４トランジスタ４は、第２トランジスタ２と逆の極性であり、ＮＰＮ型である。つまり、第２トランジスタ２がＰＮＰ型であるのに対して、第４トランジスタ３はＮＰＮ型である。第４トランジスタ４のコレクタは、第２トランジスタ２のベースに接続される。
　第４トランジスタ４のベースは、第２トランジスタのエミッタに接続される。
　第４トランジスタ４のコレクタは、固定電圧を供給する固定電圧線８に接続される。
　固定電圧源９ａは、固定電圧線８を介して第３トランジスタ３のコレクタおよび第４トランジスタ４のコレクタに固定電圧を供給する。ここで、固定電圧は、第１極性がＰ型である場合、つまり図２の場合には第３トランジスタ３および第４トランジスタ４のベース電圧より高い電圧ＶＤＤ２である。もし、第１極性がＮ型である場合には上記のベース電圧より低い電圧ＶＳＳ２である。この固定電圧によって第１トランジスタ１および第２トランジスタ２を完全にオフの状態にする。つまり、不要な基板電流が抑制される。
　次に、図２に示す断面構成の例について説明する。図２では、半導体基板３０に形成された基板電流抑制回路１１の一部分、すなわち、第１トランジスタ１および第３トランジスタ３を含む回路部分の断面を模式的に示している。図中の領域Ｐｓｕｂは、第１極性つまりＰ型の基板領域３１である。領域Ｎは、半導体基板３０の表面側つまり第１主面側のＮ型のコンタクト領域である。領域ＮＷは、Ｎ型のウェル領域である。領域ＮＸは、Ｎ型の埋め込み領域である。領域Ｐは、半導体基板３０の表面側つまり第１主面側のＰ型のコンタクト領域である。領域ＰＷは、Ｐ型のウェル領域である。領域ＰＸは、Ｐ型の埋め込み領域である。
　図２に示すように、第１トランジスタ１のエミッタは、ウェル領域ＰＷおよび電圧Ｖ１が印加されるコンタクト用の領域Ｐに相当する。言い換えれば、第１トランジスタ１のエミッタは、電圧Ｖ１が印加されるコンタクト用の領域Ｐおよび領域Ｐの直下に隣接するウェル領域ＰＷの全部または一部分である。
　第１トランジスタ１のベースは、埋め込み領域ＮＸ、ウェル領域ＮＷ、および、電圧ＶＤＤ２が印加されるコンタクト用の領域Ｎに相当する。言い換えれば、第１トランジスタ１のベースは、埋め込み領域ＮＸ、ウェル領域ＮＷ、および、電圧ＶＤＤ２が印加されるコンタクト用の領域Ｎの全部または一部である。
　第１トランジスタ１のコレクタは、半導体基板３０の第２主面側の基板領域３１に相当する。言い換えれば、第１トランジスタ１のコレクタと基板領域３１とは別物ではなく、第１トランジスタ１のコレクタは基板領域３１の全部または一部である。
　この第１トランジスタ１は、意図的に形成されたトランジスタというよりも、意図せず形成された寄生トランジスタである。領域Ｐｓｕｂの電位がＶＳＳの電位より低い負電圧である場合であっても、図２に模式的に示すように、第１トランジスタ１は、エミッタからコレクタへの不要な基板電流の発生を抑制することができる。なぜなら、第１トランジスタ１のベースに電圧ＶＤＤ２が印加されることにより、第１トランジスタ１を完全にオフ状態にするからである。電圧ＶＤＤ２は、電圧Ｖ１よりも高い電圧である。
　また、第３トランジスタ３のエミッタは、電圧ＶＳＳが印加されるコンタクト用のＮ型領域に相当する。言い換えれば、第３トランジスタ３のエミッタは、電圧ＶＳＳが印加されるコンタクト用のＮ型領域の全部または一部である。
　第３トランジスタ３のベースは、電圧Ｖ１が印加されるコンタクト用の領域Ｐおよびその直下のウェル領域ＰＷに相当する。言い換えれば、第３トランジスタ３のベースは、電圧Ｖ１が印加されるコンタクト用の領域Ｐおよびその直下のウェル領域ＰＷの全部または一部である。
　第３トランジスタ３のコレクタは、埋め込み領域ＮＸ、ウェル領域ＮＷ、および、電圧ＶＤＤ２が印加されるコンタクト用の領域Ｎに相当する。言い換えれば、第３トランジスタ３のコレクタは、埋め込み領域ＮＸ、ウェル領域ＮＷ、および、電圧ＶＤＤ２が印加されるコンタクト用の領域Ｎの全部または一部である。また、第３トランジスタ３のコレクタは、第１トランジスタ１のベースと接続されている。言い換えれば、第３トランジスタ３のコレクタに相当する半導体基板３０内の領域は、第１トランジスタ１のベースに相当する領域でもある。
　なお、図１の第２トランジスタ２および第４トランジスタ４についても、図２の第１トランジスタ１および第３トランジスタ３と同様の構成でよい。第２トランジスタ２も第１トランジスタ１と同様に不要な基板電流の発生を抑制することができる。
　また、第１トランジスタ１および第３トランジスタ３の組と、第２トランジスタ２および第４トランジスタ４の組とは、カレントミラー回路の構成する回路対の一部分を構成してもよい。第２トランジスタ２および第４トランジスタ４のそれぞれは、並列なＫ個のトランジスタで構成されてもよい。ミラ－比を１対（１／Ｋ）としてもよい。ここで、Ｋは１でもよいし、１以上の整数でもよい。
　つづいて、基準電圧生成回路１０について説明する。
　図１の基準電圧生成回路１０は、基板電流抑制回路１１の他に、電流源５、差動アンプ６、出力端子７、抵抗Ｒ１、抵抗Ｒ２および抵抗Ｒ３を備える。
　電流源５は、差動アンプ６からの出力信号に応じた電流を発生する電流源である。図１の電流源５は、ＰＭＯＳトランジスタで構成される。ＰＭＯＳトランジスタのソースは電源ＶＤＤに接続される。ＰＭＯＳトランジスタのドレインは、基準電圧出力線に接続される。基準電圧出力線は、基準電圧を出力する出力端子７、抵抗Ｒ１の一端および抵抗Ｒ２の一端に接続された配線である。ＰＭＯＳトランジスタのゲートは、差動アンプ６の出力信号を入力する。なお、電流源５は、ＮＭＯＳトランジスタで構成してもよい。
　差動アンプ６は、電圧Ｖ１と電圧Ｖ２との差分を示す出力信号をＰＭＯＳトランジスタのゲートに負帰還する。差動アンプ６から電流源５への出力信号の負帰還は、電圧Ｖ１と電圧Ｖ２との差分を０にする。なお、電圧Ｖ１と電圧Ｖ２とは、電圧ＶＤＤの変動および温度変動に対して、逆方向に変動するように設定されている。加えて、上記の負帰還によって、基準電圧出力線の基準電圧を一定に保つ。
　出力端子７は、基準電圧出力線の電圧を基準電圧として出力する端子である。
　抵抗Ｒ１は、電流源５から、第１トランジスタ１および第３トランジスタ３の組へ流す電流値を規定する。また、電圧Ｖ１を規定する。
　抵抗Ｒ２および抵抗Ｒ３は、電流源５から、第２トランジスタ２および第４トランジスタ４の組へ流す電流値を規定する。また、抵抗Ｒ２と抵抗Ｒ３は、その分圧値である電圧Ｖ２を電圧Ｖ１同じにするように設定される。
　抵抗Ｒ１、第１トランジスタ１および第３トランジスタ３の組と、抵抗Ｒ２、抵抗Ｒ３、第２トランジスタ２および第４トランジスタ４の組とは、カレントミラー回路を構成する。また、第１トランジスタ１および第３トランジスタ３の組の温度特性は正の温度係数をもつように構成される。これに対して、第２トランジスタ２および第４トランジスタ４の組の温度特性は負の温度係数をもつように構成される。これにより、基準電圧の温度特性に依存する変動を抑制する。
　なお、基板電流抑制回路１１は、基準電圧生成回路１０以外の他の回路の一部であってもよい。他の回路は、例えば、温度センサでもよい。温度センサは、第１トランジスタ１および第３トランジスタ３の組の温度特性に正の温度係数を持たせ、かつ、第２トランジスタ２および第４トランジスタ４の組の温度特性に負の温度係数を持たせることにより、図１の差動アンプ６の出力信号を、温度を示す信号として利用することができる。
　以上説明してきたように、実施の形態１に係る基板電流抑制回路１１は、第１主面と、第１主面と反対側に位置する第２主面と、を有する第１極性の半導体基板３０と、半導体基板３０の第１主面側に形成された第１から第４トランジスタ１～４と、第３トランジスタ３のコレクタおよび第４トランジスタ４のコレクタに固定電圧を供給する固定電圧線８と、を備え、第１トランジスタ１のコレクタおよび第２トランジスタ２のコレクタのそれぞれは、半導体基板３０内の第２主面側の第１極性の基板領域３１に接続され、第３トランジスタ３の極性は、第１トランジスタ１と逆の極性であり、第４トランジスタ４の極性は、第２トランジスタ２と逆の極性であり、固定電圧は、第１極性がＰ型である場合には第３トランジスタ３および第４トランジスタ４のベース電圧より高い電圧ＶＤＤ２であり、第１極性がＮ型である場合には上記ベース電圧より低い電圧ＶＳＳ２である。
　これによれば、第１トランジスタ１および第２トランジスタ２のそれぞれは、不要な基板電流の発生を抑制することができる。
　例えば、第３トランジスタ３のコレクタは、第１トランジスタ１のベースに接続され、第３トランジスタ３のベースは、第１トランジスタ１のエミッタに接続されてもよい。
　例えば、前記第４トランジスタ４のコレクタは、第２トランジスタ２のベースに接続され、第４トランジスタ４のベースは、第２トランジスタ２のエミッタに接続されてもよい。
　例えば、第１極性はＰ型であり、第１および第２トランジスタのそれぞれはＰＮＰ型であり、第３および第４トランジスタのそれぞれはＮＰＮ型であってもよい。
　例えば、第１トランジスタおよび第３トランジスタの組と、第２トランジスタおよび第４トランジスタの組とは、カレントミラー回路の一部分を構成する回路対であってもよい。
　これによれば、基板電流抑制回路１１はカレントミラー回路における不要な基板電流の発生を抑制することができる。
　また、実施の形態１に係る基準電圧生成回路１０は、基板電流抑制回路１１と、基板電流抑制回路１１を含むバンドギャップリファレンス回路と、を備える。
　これによれば、バンドギャップリファレンス回路において不要な基板電流の発生を抑制することができる。
　また、実施の形態１に係る基準電圧生成回路１０は、基板電流抑制回路１１と、制御信号に応じた電流を発生する電流源５と、電流源５と第３トランジスタのベースとを接続する抵抗Ｒ１（第１抵抗）と、電流源５と第４トランジスタのベースとを接続し、かつ、直列接続された抵抗Ｒ２（第２抵抗）および抵抗Ｒ３（第３抵抗）と、第３トランジスタ３のベース電圧と、抵抗Ｒ２および抵抗Ｒ３の接続点における電圧との差分を検出し、前記差分を示す制御信号を電流源５にフィードバックする差動アンプ６と、電流源５と抵抗Ｒ１との接続点の電圧を基準電圧として出力する出力端子７と、を備える。
　これによれば、基準電圧生成回路１０において不要な基板電流の発生を抑制することができる。
　例えば、半導体基板３０は、第２主面に基板電圧を印加する基板端子を備え、基板電圧は、第１極性がＰ型の場合には負電圧であり、第１極性がＮ型の場合には正電圧であってもよい。
　（実施の形態２）
　実施の形態２では、実施の形態１に対して、逆極性の半導体基板および逆極性のトランジスタを用いた基板電流抑制回路、基準電圧生成回路および半導体装置について説明する。
　図３は、実施の形態２に係る基板電流抑制回路１１を含む基準電圧生成回路１０の構成例を示す図である。図４は、実施の形態２に係る基板電流抑制回路１１の断面例を示す説明図である。
　図３は、図１と比べて、半導体基板の極性およびトランジスタの極性が逆になっている点と、固定電圧源９ａの代わりに固定電圧源９ｂを備える点とが主に異なっている。以下、異なる点を中心に説明する。
　図３および図４において、半導体基板３０はＰ型ではなくＮ型である。第１トランジスタ１および第２トランジスタ２のそれぞれは、ＮＰＮトランジスタである。第３トランジスタ３および第４トランジスタ４のそれぞれは、ＰＮＰトランジスタである。そのため、半導体基板３０およびこれらのトランジスタに印加される電圧の極性も逆になっている。
　固定電圧源９ｂは、固定電圧線８を介して第３トランジスタ３のコレクタおよび第４トランジスタ４のコレクタに固定電圧を供給する。ここで、固定電圧は、図４のように第１極性がＮ型である場合には第３トランジスタ３および第４トランジスタ４のベース電圧より低い電圧ＶＳＳ２である。
　以上説明してきたように、実施の形態２に係る基板電流抑制回路１１は、第１主面および第２主面を有する第１極性の半導体基板３０と、半導体基板３０の第１主面側に形成された第１から第４トランジスタ１～４と、第３トランジスタ３のコレクタおよび第４トランジスタ４のコレクタに固定電圧を供給する固定電圧線８と、を備え、第１トランジスタ１のコレクタおよび第２トランジスタ２のコレクタのそれぞれは、半導体基板３０内の第２主面側の第１極性の基板領域３１に接続され、第３トランジスタの極性は、第１トランジスタ１と逆の極性であり、第４トランジスタ４の極性は、第２トランジスタ２と逆の極性であり、固定電圧は、第１極性がＰ型である場合には第３トランジスタ３および第４トランジスタ４のベース電圧より高い電圧ＶＤＤ２であり、第１極性がＮ型である場合には上記ベース電圧より低い電圧ＶＳＳ２である。
　これによれば、第１トランジスタ１および第２トランジスタ２のそれぞれは、不要な基板電流の発生を抑制することができる。
　例えば、第３トランジスタ３のコレクタは、第１トランジスタ１のベースに接続され、第３トランジスタ３のベースは、第１トランジスタ１のエミッタに接続されてもよい。
　例えば、前記第４トランジスタ４のコレクタは、第２トランジスタ２のベースに接続され、第４トランジスタ４のベースは、第２トランジスタ２のエミッタに接続されてもよい。
　例えば、第１極性はＮ型であり、第１および第２トランジスタのそれぞれはＮＰＮ型であり、第３および第４トランジスタのそれぞれはＰＮＰ型であってもよい。
　（実施の形態３）
　実施の形態３では、実施の形態１の基準電圧生成回路１０を備える半導体装置の構成例について説明する。
　図５は、実施の形態３に係る半導体装置の構成例を示す図である。また、図６は、実施の形態３に係る半導体装置の断面例を示す説明図である。
　図５の半導体装置２０は、基準電圧生成回路１０及びＡＰＤ１２を備える。なお、図５には、電源２１も図示してある。
　基準電圧生成回路１０は、実施の形態１で説明した図１と同じでよい。
　ＡＰＤ１２は、アバランシェフォトダイオードであり、光子の入射により電荷を発生するととともに、アバランシェ効果により発生した電荷を増倍させるガイガー増倍モードを有する。ガイガー増倍モードでは、所定の逆バイアス電圧（例えば２０数Ｖ）を要する。また、ＡＰＤ１２は、入射した光子に比例する電荷を発生させる、リニア動作モードを有する。ガイガー増倍モードでは、リニア動作モードとは異なる逆バイアス電圧を要する。
　電源２１は、ＡＰＤ１２に逆バイアス電圧を供給するために、半導体基板３０の裏面つまり第２主面の基板端子または基板電極に基板電圧Ｖｓｕｂを印加する。
　以上説明してきたように、実施の形態３に係る半導体装置は、基準電圧生成回路１０と、半導体基板３０に形成されたアバランシェフォトダイオードＡＰＤとを備える。
　これによれば、不要な基板電流の発生を抑制することができる。
　なお、図５の基準電圧生成回路１０は、実施の形態２の基準電圧生成回路１０であってもよい。この場合、ＡＰＤ１２および電源２１の極性も逆であってもよい。
　なお、上記各実施の形態において、各構成要素は、専用のハードウェアで構成されてもよい。
　以上、一つまたは複数の態様に係る基板電流抑制回路、基準電圧生成回路および半導体装置について、実施の形態に基づいて説明したが、本開示は、この実施の形態に限定されるものではない。本開示の趣旨を逸脱しない限り、当業者が思いつく各種変形を本実施の形態に施したものや、異なる実施の形態における構成要素を組み合わせて構築される形態も、一つまたは複数の態様の範囲内に含まれてもよい。
　本開示は、基板電流抑制回路、基準電圧生成回路および半導体装置に利用可能であり、例えば、撮像装置に利用可能である。
１　第１トランジスタ
２　第２トランジスタ
３　第３トランジスタ
４　第４トランジスタ
５　電流源
６　差動アンプ
７　出力端子
８　固定電圧線
９ａ、９ｂ　固定電圧源
１０　基準電圧生成回路
１１　基板電流抑制回路
１２　ＡＰＤ
２０　半導体装置
２１　電源
３０　半導体基板
３１　基板領域
Ｒ１、Ｒ２、Ｒ３　抵抗

Claims (9)

  1. 　第１主面と、前記第１主面と反対側に位置する第２主面と、を有する第１極性の半導体基板と、
    　前記半導体基板の前記第１主面側に形成された第１から第４トランジスタと、
    　前記第３トランジスタのコレクタおよび前記第４トランジスタのコレクタに固定電圧を供給する固定電圧線と、を備え、
    　前記第１トランジスタのコレクタおよび前記第２トランジスタのコレクタのそれぞれは、前記半導体基板内の前記第２主面側の第１極性の基板領域に接続され、
    　前記第３トランジスタの極性は、前記第１トランジスタと逆の極性であり、
    　前記第４トランジスタの極性は、前記第２トランジスタと逆の極性であり、
    　前記固定電圧は、前記第１極性がＰ型である場合には前記第３トランジスタおよび第４トランジスタのベース電圧より高い電圧であり、前記第１極性がＮ型である場合には前記ベース電圧より低い電圧である
    基板電流抑制回路。
  2. 　前記第３トランジスタのコレクタは、前記第１トランジスタのベースに接続され、
    　前記第３トランジスタのベースは、前記第１トランジスタのエミッタに接続される
    請求項１に記載の基板電流抑制回路。
  3. 　前記第４トランジスタのコレクタは、前記第２トランジスタのベースに接続され、
    　前記第４トランジスタのベースは、前記第２トランジスタのエミッタに接続される
    請求項１または２に記載の基板電流抑制回路。
  4. 　前記第１極性はＰ型であり、
    　前記第１および第２トランジスタのそれぞれはＰＮＰ型であり、
    　前記第３および第４トランジスタのそれぞれはＮＰＮ型である
    請求項１から３のいずれか１項に記載の基板電流抑制回路。
  5. 　前記第１トランジスタおよび第３トランジスタの組と、前記第２トランジスタおよび前記第４トランジスタの組とは、カレントミラー回路の一部分を構成する回路対である
    請求項１から４のいずれか１項に記載の基板電流抑制回路。
  6. 　請求項１から５のいずれか１項に記載の基板電流抑制回路と、
    　前記基板電流抑制回路を含むバンドギャップリファレンス回路と、を備える
    基準電圧生成回路。
  7. 　請求項１から５のいずれか１項に記載の基板電流抑制回路と、
    　制御信号に応じた電流を発生する電流源と、
    　前記電流源と前記第３トランジスタのベースとを接続する第１抵抗と、
    　前記電流源と前記第４トランジスタのベースとを接続し、かつ、互いに直列接続された第２抵抗および第３抵抗と、
    　前記第３トランジスタのベース電圧と、前記第２抵抗および前記第３抵抗の接続点における電圧との差分を検出し、前記差分を示す前記制御信号を前記電流源にフィードバックする差動アンプと、
    　前記電流源と前記第１抵抗との接続点の電圧を基準電圧として出力する出力端子と、を備える
    基準電圧生成回路。
  8. 　前記半導体基板は、前記第２主面に基板電圧を印加する基板端子を備え、
    　前記基板電圧は、前記第１極性がＰ型の場合には負電圧であり、前記第１極性がＮ型の場合には正電圧である、
    請求項６または７に記載の基準電圧生成回路。
  9. 　請求項６から８のいずれか１項に記載の基準電圧生成回路と、
    　前記半導体基板に形成されたアバランシェフォトダイオードと、を備える
    半導体装置。
PCT/JP2021/031083 2020-10-27 2021-08-25 基板電流抑制回路、基準電圧生成回路および半導体装置 WO2022091540A1 (ja)

Priority Applications (3)

Application Number Priority Date Filing Date Title
CN202180067900.6A CN116325123A (zh) 2020-10-27 2021-08-25 基板电流抑制电路、基准电压生成电路及半导体装置
JP2022558873A JPWO2022091540A1 (ja) 2020-10-27 2021-08-25
US18/299,007 US20230244262A1 (en) 2020-10-27 2023-04-11 Substrate current suppression circuit, reference voltage generation circuit, and semiconductor device

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2020-179346 2020-10-27
JP2020179346 2020-10-27

Related Child Applications (1)

Application Number Title Priority Date Filing Date
US18/299,007 Continuation US20230244262A1 (en) 2020-10-27 2023-04-11 Substrate current suppression circuit, reference voltage generation circuit, and semiconductor device

Publications (1)

Publication Number Publication Date
WO2022091540A1 true WO2022091540A1 (ja) 2022-05-05

Family

ID=81382270

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/JP2021/031083 WO2022091540A1 (ja) 2020-10-27 2021-08-25 基板電流抑制回路、基準電圧生成回路および半導体装置

Country Status (4)

Country Link
US (1) US20230244262A1 (ja)
JP (1) JPWO2022091540A1 (ja)
CN (1) CN116325123A (ja)
WO (1) WO2022091540A1 (ja)

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003078021A (ja) * 2001-09-05 2003-03-14 Toshiba Corp 半導体装置
JP2008263195A (ja) * 2008-03-31 2008-10-30 Ricoh Co Ltd 電界効果トランジスタを用いた基準電圧源回路
JP2009044002A (ja) * 2007-08-09 2009-02-26 Ricoh Co Ltd 半導体装置及びそれを用いた温度検出装置

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003078021A (ja) * 2001-09-05 2003-03-14 Toshiba Corp 半導体装置
JP2009044002A (ja) * 2007-08-09 2009-02-26 Ricoh Co Ltd 半導体装置及びそれを用いた温度検出装置
JP2008263195A (ja) * 2008-03-31 2008-10-30 Ricoh Co Ltd 電界効果トランジスタを用いた基準電圧源回路

Also Published As

Publication number Publication date
CN116325123A (zh) 2023-06-23
JPWO2022091540A1 (ja) 2022-05-05
US20230244262A1 (en) 2023-08-03

Similar Documents

Publication Publication Date Title
JP2509596B2 (ja) 中間電位生成回路
US7151365B2 (en) Constant voltage generator and electronic equipment using the same
US20080252360A1 (en) Temperature detector circuit and oscillation frequency compensation device using the same
JP5006739B2 (ja) 温度検出回路およびそれを用いた電子機器
US8198875B2 (en) Voltage regulator
US20090184767A1 (en) Operational amplifier
JP4996203B2 (ja) 電源電圧回路
KR20190113551A (ko) 볼티지 레귤레이터
JP2007305010A (ja) 基準電圧生成回路
US20090224804A1 (en) Detecting circuit and electronic apparatus using detecting circuit
US7944272B2 (en) Constant current circuit
US8547080B2 (en) Voltage regulator
US7646246B2 (en) Semiconductor device
WO2022091540A1 (ja) 基板電流抑制回路、基準電圧生成回路および半導体装置
KR20060103091A (ko) 반도체 집적회로
KR20100098954A (ko) 레벨 검출기 및 이를 구비하는 전압 발생기
JP2016187123A (ja) コンパレータ回路
JP4280672B2 (ja) 半導体集積回路
JP5849585B2 (ja) 過電流検出回路
JP6344583B1 (ja) 定電圧回路
JP5205803B2 (ja) 半導体装置
US7362166B2 (en) Apparatus for polarity-inversion-protected supplying of an electronic component with an intermediate voltage from a supply voltage
CN111580437A (zh) 一种使能控制电路及电子设备
JP2754834B2 (ja) バンドギャップ基準電圧発生回路
US20100327919A1 (en) Differential amplifier circuit

Legal Events

Date Code Title Description
121 Ep: the epo has been informed by wipo that ep was designated in this application

Ref document number: 21885659

Country of ref document: EP

Kind code of ref document: A1

ENP Entry into the national phase

Ref document number: 2022558873

Country of ref document: JP

Kind code of ref document: A

NENP Non-entry into the national phase

Ref country code: DE

122 Ep: pct application non-entry in european phase

Ref document number: 21885659

Country of ref document: EP

Kind code of ref document: A1