JP2008084342A - 低電圧動作の基準電圧源回路 - Google Patents

Abstract

【課題】基準電圧源回路の電源(動作)電圧を１Ｖ以下にすることは困難である。
【解決手段】スレッシュホールド電圧Ｖtの温度特性が共に等しく、その温度係数の符号が互いに逆で、不純物濃度が互いに異なるゲートを有する２つのＭＯＳトランジスタにおけるゲート・ソース間電圧の差を基準電圧Ｖrefとして出力する。両トランジスタのゲートを相互接続し、一方のトランジスタのソースを接地すれば、前記ゲート・ソース間電圧の差は、他方のトランジスタのソース電圧となり、このソース電圧がＶrefとなる。
【選択図】図５

Description

本発明は、アナログ回路などに用いられる基準電圧源回路に関し、特に低電圧で動作可能な基準電圧源回路に関する。

ＭＯＳトランジスタを用いた従来の基準電圧源としては、例えば、特許文献１では、従来の基板やチャネルドープの濃度を変えることにより作ったデプレッショントランジスタとエンハンスメントトランジスタのスレッシュホールド電圧の差を基準電圧として出力している。

また、特許文献２おける従来技術として、バイポーラトランジスタの代わりにＭＯＳトランジスタのゲート弱反転領域(ゲートが反転するスレッシュホールド電圧の近傍で動作させることをいい、通常は強反転領域での動作が一般)を利用することにより絶対温度に比例する電圧ＰＴＡＴ(Proportional To Absolute Temperature)を出力している。

特許文献１の場合、基板やチャネルドープの濃度の異なるトランジスタは、導電係数およびその温度特性が異なるため、所望の温度特性を持つ基準電圧源を実現するのは難しい。また、二つのトランジスタのチャネルドープ量を個別に制御しなければならないためプロセスの変動の影響を受けやすい欠点もある。

尚、導伝係数の温度特性を補正するには、上記公報２中に紹介された非特許文献１にあるように、別途、電流バイアス回路が必要となる。

特許文献２中の従来技術の場合、ゲートの弱反転領域を利用するため、以下のような課題がある。
ａ）ＭＯＳトランジスタのゲートを弱反転領域にするためには、弱反転用の微小電流バイアス回路が必要となる。前記特許文献２中に紹介された非特許文献２によれば、ＭＯＳトランジスタを弱反転領域に保つにはドレイン電流は、
Ｉ≦((ｎ−１)/ｅ2)ＳμＣoxＵT2
を満たさなければならない。ここで、ｎはスロープファクタ、Ｓは実効的なチャネル幅Ｗとチャネル長Ｌの比（Ｗeff/Ｌeff）、μはチャネル内のキヤリアの移動度、Ｃoxは単位面積当たりの酸化膜の静電容量である。

具体的には、上記特許文献２中に紹介された非特許文献３にあるように、ｎ＝１.７；Ｓ＝１；μ＝７５０cm2/Ｖs；Ｃox＝４５nＦ/cm2；ＵT＝２６mＶとした場合、室温でのドレイン電流は２ｎＡ以下の微小なドレイン電流にしなければならず極めて困難である。

ｂ）しかも、上述のように２ｎＡ以下の微小なドレイン電流で動作させる場合は、ドレイン・基板間の寄生ダイオードのリーク電流の影響を受けやすく、寄生ダイオードの影響による問題が起きる。例えば、上記特許文献２中に紹介された非特許文献４の第２６８頁には、８０℃以上の温度ではリーク電流によるずれが発生することが記載されている。

そこで、特許文献２では、強反転領域を利用することで微小電流バイアス回路を不要とし、かつ８０℃以上の高温でも安定動作するＭＯＳトランジスタを用いた電圧発生回路を提供するために、図１(特許文献２中の図２２を再掲)に示すように、互いに異種導電型の半導体ゲートを持つＭＯＳトランジスタ１０１、１０２から構成される負の温度係数を有する電圧源回路と、同一導電型で不純物濃度の異なる半導体ゲートを持つＭＯＳトランジスタ１０３、１０４から構成される正の温度係数を有する電圧源回路とを組み合わせて、所望の温度特性のＭＯＳトランジスタを用いた回路を提供している。
特公平０４−６５５４６号公報 特開２００１−２８４４６４号公報 Ｒ.Ａ.Ｂlauschild et al，"Ａ Ｎew ＮＭＯＳ Ｔemperature‐Ｓtable Ｖol.ＳＣ-13,No6,pp.767-773,Dec.1978. E.Vittoz and J.Fellrath, "CMOS Analog Integrated Circuits Based on Weak Inversion Operation"Vol..SC-12,No.3,pp.224-231,June.1977. 米国特許明細書；ＵＳＰ4327320.4/1982"REFERENCE VOLTAGE SOURCE"Oguey Oguey et al.,"MOS Voltage Reference Based on Polysilicon Gate Work Function Diffence"IEEE Journal of Solid-State Circuits,Vol.SC-15,No.3,KUn.1980.

上記特許文献２では、正の温度特性を持つ電圧発生回路の出力電圧は数十mＶ〜百数十mＶしかないのに対し、負の温度特性を持つ電圧発生回路の出力電圧は約１Ｖもある。従って、所望の温度特性の基準電源回路を構成するために、この二つの電圧を何らかの比で足し合わせるが、図１では電源電圧Ｖccは１Ｖ以上必要となる。実際の試作品で検証したところ約１.２Ｖあたりが最低動作電圧であった。図１中のＶ１が正の温度特性の電圧出力であり約１Ｖで、電源ＶccとＶ１の端子間にソースフォロアーのトランジスタＭ５が入り、その動作開始動電圧として数mＶの電圧が必要で、その合計が最低Ｖccとなるからである。

ところで、近年、携帯機器の普及に伴いバッテリー動作のＬＳＩへの要求もさまざまな形でなされるようになってきており、その中でもバッテリー寿命を大幅に延ばす低電圧化が強く要求されている。図１の回路の最低動作電圧１.２Ｖも決して高い電圧ではないのであるが、乾電池１本で駆動するようなシステムでは０.９Ｖ以下の低い動作電圧Ｖccが要求される。公報２以外の従来技術でもこのような低い電圧には対応していない。

そこで、本発明は、アナログ回路などに用いられる基準電圧源回路において特に１Ｖ以下の低電圧でも安定な動作を実現することを主たる目的とする。
また、同時に本発明の基準電圧源回路は８０℃以上の動作温度においても安定した動作を可能にすること、および基準電圧源回路に所望の温度特性を持たせることをも目的とする。

請求項１記載の発明は、スレッシュホールド電圧Ｖtの温度特性が共に等しく、その温度係数の符号が互いに逆で、不純物濃度が互いに異なるゲートを有する２つのＭＯＳトランジスタにおけるゲート・ソース間電圧の差を出力することを特徴とする。

請求項２記載の発明は、第１のＭＯＳトランジスタと第２のＭＯＳトランジスタのそれぞれのゲートを相互接続し、前記第１のＭＯＳトランジスタと前記第２のＭＯＳトランジスタのそれぞれのソース電圧の差を出力することを特徴とする。具体的な構成としては請求項３図５に対応)、請求項４(図６に対応)がある。

請求項５記載の発明(図７〜図１０に対応)は、第１のＭＯＳトランジスタと第２のＭＯＳトランジスタのそれぞれのソースを相互接続し、そして、前記第１のＭＯＳトランジスタと前記第２のＭＯＳトランジスタのそれぞれのゲート電圧の差を出力することを特徴とする。具体的な構成としては請求項６(図７に対応)がある。

請求項７記載の発明(図７〜図１５に対応)は、前記第１のＭＯＳトランジスタと前記第２のＭＯＳトランジスタのいずれか一方のＭＯＳトランジスタにおけるゲートおよびソースを相互接続し、他方のＭＯＳトランジスタのゲート・ソース間電圧を出力することを特徴とする。

請求項８記載の発明(図１１に対応)は、請求項７の構成において、ソースをゲートに接続したデプレッション型の第２のＭＯＳトランジスタのソースを第１のＭＯＳトランジスタのドレインに接続し、そして、第３のｎ型チヤネルＭＯＳトランジスタのドレイン、ゲートおよびソースを、それぞれ第２のＭＯＳトランジスタのドレイン、第２のＭＯＳトランジスタのソース、および第１のＭＯＳトランジスタのゲートに接続し、そして第１のＭＯＳトランジスタのゲート・ソース間に抵抗を接続し、前記第１のＭＯＳトランジスタのゲート電位を出力することを特徴とする。

請求項９記載の発明(図１１、図１２に対応)は、請求項６もしくは８の構成において、上記抵抗を複数の抵抗による分圧回路とし、随意のレベルの出力電圧を得ることを特徴とする。

請求項１０記載の発明は、製造の際の拡散，成膜工程後に、上記複数の抵抗の抵抗値のレーザトリミングなどの加工により調整可能としたことを特徴とする。

請求項１１記載の発明(図１６〜図１８に対応)は、請求項８〜１０の構成において、前記第１および第２のＭＯＳトランジスタをｐ型チャネルのタイプで構成することを特徴とする。

請求項１２記載の発明は、請求項１〜１１の構成において、前記第１及び第２のＭＯＳトランジスタのドレイン電流を等しくしたことを特徴とする。

請求項１３記載の発明は、請求項１〜１２の構成において、前記第１および前記第２のＭＯＳトランジスタの各ゲートは多結晶シリコンまたは多結晶ＳixＧe1-xよりなることを特徴とする。

本発明は、同一の導電型で不純物の濃度の異なるゲートを有する複数のＭＯＳトランジスタを用いて基準電圧源回路を形成したものであり、詳しくは、同一の導電型で不純物の濃度の異なるゲートを有する２つのＭＯＳトランジスタにおける仕事関数の差を出力として引き出すように構成しており、より詳しくは、請求項１のごとく、スレッシュホールド電圧Ｖtの温度特性が共に等しく、その温度係数の符号が互いに逆で、不純物濃度が互いに異なるゲートを有する２つのＭＯＳトランジスタにおけるゲート・ソース間電圧の差を出力する構成としたものであり(請求項１)、温度に依存しない定電圧を出力できるだけでなく、低電圧動作が可能となり、８０℃以上でも安定して動作する。また、トランジスタを弱反転領域だけではなく強反転領域でも使用可能としたため、微少電流バイアス回路や導伝係数の温度特性を補正するための電流バイアス回路を不要にできる。
スレッシュホールド電圧Ｖtの温度特性が共に等しく、その温度係数の符号が互いに逆で、不純物濃度が互いに異なるゲートを有する２つのＭＯＳトランジスタの具体例は請求項１４に示す。

両トランジスタのゲートを相互接続すれば(請求項２)、前記ゲート・ソース間電圧の差はソース電圧の差となり、このソース電圧の差がＶrefとなる。両トランジスタのソースを相互接続すれば(請求項５)、前記ゲート・ソース間電圧の差はゲート電圧の差となり、このゲート電圧の差がＶrefとなる。また、いずれか一方のトランジスタのゲート・ソース間を相互接続すれば(請求項７)、前記ゲート・ソース間電圧の差は他方のトランジスタのゲート・ソース間電圧となり、この電圧がＶrefとなる。このように色々な回路構成で本発明の基準電圧源回路を提供できるので製作時の自由度も高い。

また、以上の各基準電圧源回路において、Ｖrefの出力部に接続した抵抗を複数の抵抗による分圧回路として構成すれば(請求項９)、随意のレベルの基準電圧Ｖrefを得ることができる。

更に、前記分圧回路を構成する抵抗の値を、製造の際の拡散、成膜工程後に、調整可能とする手段を備えれば(請求項１０)、完成後も基準電圧Ｖrefの大きさを随意に変更することができる。

本発明は、フェルミレベルの異なるゲートを有し、同一の導伝型でゲートの不純物濃度のみが異なるペアのＭＯＳトランジスタを用い、強反転でも使えるＣＭＯＳプロセスで低電圧動作の基準電圧源を実現するものである。本発明の実施例を説明する前に、本発明の原理を説明する。

ＭＯＳトランジスタを強反転させるためのスレッシュホールド電圧Ｖtは、
Ｖt＝φms−Ｑf/Ｃox＋２φf−Ｑb/Ｃox (１)
で表わされる。ここで、φmsはゲートの仕事関数φmと基板の仕事関数φsの差、Ｑfは酸化膜中の固定電荷、φfは基板のフェルミレベル、Ｑbは反転層と基板間の空乏層内電荷、Ｃoxは酸化膜の単位面積当たりの静電容量である。

さらに、
φm＝χ＋Ｅg／２±φf
の関係があり、φmの第３項φfの符号はゲートがｐ型なら正、ｎ型なら負である。同じ導電型の半導体で低濃度(Ｎg1)と高濃度(Ｎg2)のゲートを待つペアトランジスタにおけるスレッシュホールド電圧Ｖtの差は、ゲート材の仕事関数φmの差に等しく、さらにフェルミレベルφfの差となり、キャリア濃度が不純物濃度に等しい場合下記数式(２)が成り立つ。

Ｖt1−Ｖt2＝φm(Ｎg1)−φm(Ｎg2)
＝[Ｅg1/2−φf(Ｎg1)]−[Ｅg1/2−φf(Ｎg1)]
＝φf(Ｎg2)−φf(Ｎg1)
＝−ｋＴ/qln(Ｎg1/Ｎi)＋ｋＴ/qln(Ｎg2/Ｎi)
＝ｋＴ/qln(Ｎg2/Ｎg1) (２)
ここで、ｋはボルツマン常数、ｑは電子の電荷量、Ｔは絶対温度、Ｅgはシリコンのバンドギャップ、Ｎiは真性半導体のキャリア濃度である。

ここで、上記Ｖt1−Ｖt2＝ΔＶの温度特性について検討する。ゲートが上記公報２で提案されているような単結晶又はダングリングボンドが十分ターミネートされている多晶シリコンや多結晶ＳixＧe_1-xの場合、Ｎg2、Ｎg1 共に濃度に対する温度変化(温度特性)は非常に小さいのでΔＶは、正の温度特性を有し、絶対温度Ｔに比例した電圧ＰＴＡＴ(Proportional To Absolute Temperature)になる。(２)式の両辺をＴで微分すると(３)式が得られる。
dΔＶ／dＴ＝(ｋ/ｑ)ln(Ｎg2/Ｎg1) （３）

(３)式をもとにグラフ化してみると、図２のようになる(Ｎg2＝５Ｅ18cm３とした)。(ａ)は横軸がＮg1、(ｂ)は、ρ＝１/(Ng1・q・μ)の式を使ってシート抵抗に換算してプロットし直したものである。この図からわかるように、ゲートの抵抗値が大きくなるにつれて温度係数が増加するという特性を持つ。

一方、本発明はゲートを、従来例とは異なり、ダングリングボンドが十分ターミネートされていない多結晶シリコンまたは多結晶SiXGe_1-Xで構成する。この場合の多結晶シリコンの抵抗率の温度特性は大きいことが知られている。たとえばシート抵抗が１ＫΩ/□で約−800ppｍ程度、１０ＫΩ/□で約−5500ppｍ程度の負の温度特性を示す。このことはＮg1が温度特性を持つことを意味している。Ｎg1は温度の関数として
Ｎg1＝ｆ[(T)(Ｎg10)] (４)
と簡単に表される。尚、(２)式の段階では温度成分を含むため、その(２)式を温度で微分した式は(３)式のように単純には書き表されない。

図３に本発明にかかわる実施例での実測した結果を示した。ゲート幅/ゲート長＝５０μｍ/１００μｍ、ゲート酸化膜厚＝３００Åの一般的なＮチャネル電界効果トランジスタで、多結晶シリコンゲートの不純物濃度の条件を変えた時の同トランジスタのＶtと、もっとも高濃度(縮退していると考えられる３０Ω/□の場合)の不純物濃度を持つトランジスタのＶtとの差の温度特性を測定したものである。

図２と比較するとゲート抵抗が２E3Ω/□あたりまで同様の変化を示し、それより大きくなると温度特性(温度係数)が急激に減少している。これは多結晶シリコン中の不純物濃度の温度特性が２E3Ω/□以上の濃度になるとＶrefの温度特性を決める主たる要因になっていることを示している。そして、ゲート抵抗値が約９ＫΩ/□あたりでＶrefの温度特性が０になる。この点よりゲート抵抗が大きい(不純物濃度が少なくなる)と今度はＶrefの温度特性は負に転じる。

このように、温度係数が同一でゲート抵抗の異なる２つのトランジスタを用い、両温度係数を相殺することにより、温度係数を持たない電圧Ｖrefが得られる。このようにΔＶ(＝Ｖt1−Ｖt2)が温度特性を持たないことから次の(５)式を得ている。この(５)式からわかるように、ゲートの不純物の濃度比のみで定まる基準電圧が得られる。
Ｖref＝Ｖt1−Ｖt2＝(ｋＴ/ｑ)ln(Ｎg2/Ｎg1) （５）

図４はゲート抵抗に対するスレッシュホールド電圧Ｖtの関係を示している。たとえばＶrefの温度特性が０になるような基準電圧を得るためには先の検討から３０Ω/□のゲート抵抗値を持つトランジスタと９ＫΩ/□の抵抗値を持つトランジスタを組み合わせて作ればよいことが分かった。

図４からその時のトランジスタのＶtを読み取るとＶt1(９ＫΩ/□)＝−０.２３Ｖ、Ｖt2(３０Ω/□)＝−０.３４Ｖであり、Ｖref＝Ｖt1−Ｖt2＝０.１１Ｖとなる。この電圧の値が１Ｖより十分低いため、電池駆動のシステムで低電圧のＶrefを作る上で非常に有利となるのである。

本発明では図３、図４で説明したような、たとえば３０Ω/□のゲート抵抗値を持つトランジスタと９ＫΩ/□の抵抗値を持つトランジスタを用い、その二つのトランジスタのフェルミレベルφfの差(サブスレショールド電圧Ｖtの差)をＶrefとして取り出すことを特徴としている。具体的な回路の実施例は図５〜図１５で後述する。

次にトランジスタの作成プロセスについて説明する。
リン濃度の異なるゲートを作成する方法としては、ノンドープゲートをデポジットした後、低濃度ゲートにしたい部分を酸化膜でマスキングし、それからリンのデポジットによってマスキングしていない部分を高濃度ドープし、低濃度部分は、マスク酸化膜をエッチングした後イオン注入でリンを低濃度ドープすればよい。又は高濃度部分も低濃度部分と同様にイオン注入で形成することも可能である。このようにして、同一導電型でフェルミレベルφfの異なるゲートを持つペアトランジスタが作成できる。ゲートヘのドーピング以外は同じ工程で作られるため、同じ絶縁膜厚、チャネルドープ、チャネル長、チャネル幅を有し、不純物濃度だけが異なるので前述したように、スレッシュホールド電圧Ｖtの差がゲートのフェルミレベルφfの差となる。

次に、フェルミレベルφfの差を取り出す方法について説明する。
飽和領域（Ｖds＞Ｖgs−Ｖt）にあるＭＯＳトランジスタのドレイン電流Ｉdは、
Ｉd＝(β/２)(Ｖgs−Ｖｔ)²で表される。Ｖdsはドレイン・ソース間電圧、Ｖgsはゲート・ソース間電圧である。

従って、ゲート濃度が異なるペアＭＯＳトランジスタＭ１、Ｍ２のドレイン電流Ｉd1、Ｉd2は、
Ｉd1＝(β1/２)(Ｖgs1−Ｖt1)²
Ｉd2＝(β2/２)(Ｖgs2一Ｖt2)²
である。

ここで、Ｖgs1とＶgs2、Ｖt1とＶt2は、それぞれＭＯＳトランジスタＭ１とＭ２のゲート・ソース間電圧、スレッシュホールド電圧である。また、β1、β2は、それぞれＭＯＳトランジスタＭ１、Ｍ２の導電係数であり、
β＝μ(εＯＸ/ＴＯＸ)(Ｗeff/Ｌeff)
の形で表わされる。ここで、μ；キャリア移動度、εＯＸ；酸化膜の誘電率、ＴＯＸ；酸化膜厚、Ｗeff；実効チヤネル幅、Ｌeff；実効チャネル長である。

ペアＭＯＳトランジスタは、キャリア移動度μ、酸化膜の誘電率εＯＸ、酸化膜厚ＴＯＸ、実効チャネル幅Ｗeff、実効チヤネル長Ｌeffが等しいのでβ1＝β2となって、Ｉd1＝Ｉd2とすることで、(β/２)の項が落ち、
(Ｖgs1−Ｖt1)²＝(Ｖgs2−Ｖt2)²
となる。ＶＧＳを適切にバイアスして、ゲート・ソース間電圧の差(Ｖgs1−Ｖgs2)からスレッシュホールド電圧の差(Ｖt2−Ｖt1)が得られ、それがフェルミレベルφfの差となる。

以下、図面を用いて、本発明に係る基準電圧源回路の具体例として、ゲートの不純物濃度のみが異なるペアＭＯＳトランジスタのスレッシュホールド電圧Ｖtの差すなわちφfの差を取り出すための具体的な回路構成の実施例を説明する。なお、以下に示す図面中の三角で囲ったトランジスタ(ＭＯＳトランジスタＭ１)はゲートが低濃度(Ｎg1)のｎ型ポリシリコンであることを示す。

ＭＯＳトランジスタＭ２は、高濃度(Ｎg2)のｎ型ポリシリコンゲートを持つＭＯＳトランジスタである。具体的にはＶrefの温度特性を０にするため、トランジスタＭ１のゲート抵抗は約３０Ω/□、トランジスタＭ２のゲート抵抗は約９ＫΩ/□となるように不純物濃度Ｎg1、Ｎg2を調整してある。また、以下の各回路構成例において、ＭＯＳトランジスタＭ１とＭ２は、同じ絶縁膜厚、チャネルドープ、チャネル長、チャネル幅を有し(それゆえ導電係数βが等しい)、不純物濃度だけが異なる。

[第１の実施形態]
最初にペアＭＯＳトランジスタのゲートを相互接続した回路構成例について述べる。この構成では、両トランジスタのゲート電位が等しいため、“ゲート・ソース間電圧の差”は、ペアＭＯＳトランジスタの“ソース電圧の差”に等しく、これがＶrefとして取り出される。

（実施例１）
ペアＭＯＳトランジスタＭ１とＭ２を並列接続した回路構成例を図５に示す。同図に示すように、本回路は、電源ＶccとＧＮＤの間に、定電流回路Ｚ１と低濃度(Ｎg1)ｎ型ポリシリコンのゲートを持つＭＯＳトランジスタＭ１とを直列にして挿入し、また、高濃度(Ｎg2)ｎ型ポリシリコンのゲートを持つＭＯＳトランジスタＭ２と定電流回路Ｚ２とを直列にして挿入し、そして両トランジスタＭ１、Ｍ２のゲートを相互接続している。

それぞれのＭＯＳトランジスタＭ１、Ｍ２の導電係数βを揃え、前記定電流回路Ｚ１、Ｚ２の挿入により、各トランジスタのそれぞれのドレイン・ソース間電流を等しくする（Ｉ1＝Ｉ2）。定電流回路としては例えば、トランジスタであり、それを電流飽和領域で使用するか、あるいは後の回路図に示すようにカレントミラー回路を付加してもよい。

この構成においては、“ゲート・ソース間電圧の差”は、“ソース電圧の差”に等しく(ゲート電位が等しいため)、そして、トランジスタＭ１のソース電位が０のため、前記“ソース電圧の差”は、トランジスタＭ２の“ソース電位”に等しい。よって、このソース電位がフェルミレベルφfの差Ｕ_Tln(Ｎg2/Ｎg1)に等しく、このソース電位をＶref出力として取り出すことができる。

最低Ｖccは、ＶrefとトランジスタＭ２のソース・ドレイン間電圧の和に等しく、Ｖrefは０.１１Ｖ程度なので、Ｖccを容易に１Ｖ以下にできることが分かる。

（実施例２）
次に、ＭＯＳトランジスタＭ１とＭ２を直列接続した回路構成例について述べる。図６は、本回路構成例の基本的な回路図である。同図に示すように、本回路は、電源ＶccとＧＮＤの間に、低濃度(Ｎg1)ｎ型ポリシリコンのゲートを持つＭＯＳトランジスタＭ１と、高濃度(Ｎg2)ｎ型ポリシリコンのゲートに有するＭＯＳトランジスタＭ２を直列接続し、そして両トランジスタの各ゲートをトランジスタＭ２のドレインに共通接続する。

この構成においても図５の場合と同様に、“ゲート・ソース間電圧の差”は、“ソース電圧の差”に等しく(ゲート電位が等しいため)、そして、トランジスタＭ１のソース電位が０のため、前記“ソース電圧の差”は、トランジスタＭ２の“ソース電位”に等しい。よって、このソース電位をＶref出力として取り出すことができる。

[第２の実施形態]
次にペアＭＯＳトランジスタのソースを相互接続した回路構成例について述べる。この構成では、両トランジスタのソース電位が等しいため、“ゲート・ソース間電圧の差”は、ペアＭＯＳトランジスタの“ゲート電圧の差”に等しく、これがＶrefとして取り出される。

（実施例１）
図７は本回路構成例の基本的な回路図である。同図に示すように、本回路は、電源ＶccとＧＮＤの間に、ｐ型チャネルＭＯＳトランジスタＭ３と、高濃度(Ｎg2)ｎ型ポリシリコンのゲートを持つｎ型チャネルのＭＯＳトランジスタＭ２を直列接続し、更に、ｐ型チャネルＭＯＳトランジスタＭ４と、低濃度(Ｎg1)のｎ型ポリシリコンゲートを持つｎ型チャネルのＭＯＳトランジスタＭ１を直列接続している。トランジスタＭ３、Ｍ４はカレントミラー回路を構成する。トランジスタＭ２はゲートをソースに接続(Ｖgs＝０)して定電流結線としたデプレッション型である。更に、ドレインを電源Ｖccに、ゲートをｎ型チヤネルＭＯＳトランジスタＭ１のドレインに、ソースをｎ型チャネルＭＯＳトランジスタＭ１のゲートに、それぞれ接続したソースフォロワのｎ型チャネルＭＯＳトランジスタＭ５を設ける。トランジスタＭ１のゲートは抵抗Ｒを通じてＧＮＤに接続される。

トランジスタＭ３およびＭ４のカレントミラー機能により、定電流結線したデプレッションＭＯＳトランジスタＭ２と同じ定電流がトランジスタＭ１に流れる。トランジスタＭ５は、トランジスタＭ１のゲートをバイアスしてＩdM1＝ＩdM2となるようにする。

この構成においては、“ゲート・ソース間電圧の差”は、“ゲート電圧の差”に等しく(ソース電位が等しいため)、そして、トランジスタＭ２のゲート電位が０のため、前記“ゲート電圧の差”は、トランジスタＭ１の“ゲート電位”に等しい。よって、このゲート電位をＶref出力として取り出すことができる。この回路構成では、最低Ｖccは、Ｖrefと、Ｍ５のソース・ゲート間電圧と、Ｍ４のソース・ドレイン電圧の和である。Ｖrefが０.１１ＶであるのでＶccを１Ｖ以下にすることが可能である。

またこの構成においては、次のようにも説明できる。即ち、トランジスタＭ２のゲート・ソース間電圧が０のため、“ゲート・ソース間電圧の差”は、トランジスタＭ１の“ゲート・ソース間電圧”に等しく、そしてトランジスタＭ１のソース電圧が０のため、トランジスタＭ１の“ゲート・ソース間電圧”はトランジスタＭ１の“ゲート電圧”に等しく、よって、このゲート電圧をＶref出力として取り出すことができる。

（実施例２）
また、図７の回路構成の変形例として、図８の如き回路構成も可能である。図８に示す回路構成は、図７のトランジスタＭ１のゲートと電源ＧＮＤの間の抵抗Ｒを、抵抗Ｒ１とＲ２に分割し、その接続点から出力電圧Ｖrefを取り出している。このとき、
出力電圧Ｖref＝(Ｒ２/(Ｒ１＋Ｒ２)) Ｕ_Tln(Ｎg2/Ｎg1)
となる。最低ＶccはトランジスタＭ１のゲート電圧と、トランジスタＭ５のソース・ゲート間電圧と、トランジスタＭ４のソース・ドレイン間電圧の和である。トランジスタＭ１のゲート電圧が０.１１ＶであるのでＶccを１Ｖ以下にすることが可能である。

（実施例３）
さらに、図７の回路構成の変形例として、図９の如き回路構成も可能である。図９に示す回路構成は、図８のトランジスタＭ１のゲートをトランジスタＭ５のソースに接続し、そして、抵抗Ｒ１とＲ２の接続点から出力電圧Ｖrefを取り出している。このとき
出力電圧Ｖref＝((Ｒ１＋Ｒ２)/Ｒ２)Ｕ_Tln(Ｎg2/Ｎg1)
となる。この実施例の場合は最低ＶccはＶrefと、トランジスタＭ５のソース・ゲート間電圧と、トランジスタＭ４のソース・ドレイン電圧の和である。Ｖrefは(Ｒ１＋Ｒ２)/Ｒ２の比で変わり、最低Ｖccはそれできまる。

（実施例４）
また、図７の回路構成の変形例として、図１０の如き回路構成も可能である。図１０に示す回路構成は、図７のトランジスタＭ１のゲート・ソース間の抵抗Ｒに流れる電流パスにｐ型チヤネルＭＯＳトランジスタＭ６、Ｍ７からなるカレントミラー回路を追加し、そのトランジスタＭ７のソースから、出力電圧Ｖrefを取り出している。このとき、
出力電圧Ｖref＝Ｍ・Ｕ_Tln(Ｎg2/Ｎg1)
となる。ここで、式中の“Ｍ”はカレントミラー機能の比率である。この回路例での最低Ｖccは、トランジスタＭ１のゲート電圧と、トランジスタＭ５のソース・ゲート間電圧と、トランジスタＭ４のソース・ドレイン間電圧の和である。トランジスタＭ１のゲート電圧が０.１１ＶであるのでＶccを１Ｖ以下にすることが可能である。

図７の回路の変形として得た図８、９、１０の回路では、図７の出力電圧Ｕ_Tln(Ｎg2/Ｎg1)に抵抗比または電流比(カレントミラー機能の比率Ｍ)を乗算した出力電圧を得ることができるようになり、これら抵抗比や電流比を変えることによって任意に補正することが可能になる。

また、Ｖrefを高精度に調整するために、拡散、成膜工程後に、レーザ光を選択的に抵抗部に照射しトリミングするトリミング手段(抵抗値調整手段)を用いて抵抗値Ｒ１、Ｒ２の比を補正することができる。図１９は、このトリミング手段の一例を示す。図中、抵抗素子ｒの直列回路に対して、任意の×印の部分をレーザ光で焼き切ることによって所望の抵抗値(抵抗値ｒの倍数)を得ることが出来る。このような手段を利用することによって上記抵抗Ｒ１、Ｒ２の抵抗値を調整することが可能である。

[第３の実施形態]
次に、ゲートをソースに接続(Ｖgs＝０)して定電流結線したデプレッション型のトランジスタＭ２と、それと同じ電流を流すようにしたＭＯＳトランジスタＭ１を用いる回路構成例について説明する。この構成では、トランジスタＭ２のゲート・ソース間電圧が０のため、“ゲート・ソース間電圧の差”は、トランジスタＭ１の“ゲート・ソース間電圧”に等しい。

（実施例１）
図１１は、本回路構成例の基本的な回路図である。同図に示すように、本回路は、電源ＶccとＧＮＤの間に、高濃度(Ｎg2)のｎ型ポリシリコンゲートを持つデプレッション型(Ｖgs＝０)としたＭＯＳトランジスタＭ２と、低濃度(Ｎg1)のｎ型ポリシリコンをゲートに有するデプレッション型ＭＯＳトランジスタＭ１を直列に接続している。

そして、第３のｎ型チャネルＭＯＳトランジスタＭ５を備え、そのドレイン、ゲートおよびソースをそれぞれ、トランジスタＭ２のドレイン(＝Ｖcc)、トランジスタＭ２のソース、およびトランジスタＭ１のゲートに接続している。そのトランジスタＭ１のゲートは抵抗Ｒを通じてＧＮＤ(＝ソース)に接続される。この構成では上述のようにトランジスタＭ１のゲート・ソース間電圧がＶrefとして取り出される。

最低ＶccはＶrefとトランジスタＭ５のソース・ゲート間電圧と、トランジスタＭ４のソース・ゲート電圧の和である。Ｖrefが０.１１ＶであるのでＶccを１Ｖ以下にすることが可能である。

（実施例２）
また、図１１の同路構成の変形例として、図１２の如き回路構成も可能である。図１２に示す回路構成は、図１１の低濃度(Ｎg1)のｎ型ポリシリコンをゲートに有するＭＯＳトランジスタＭ１のゲートとＧＮＤの間の抵抗Ｒを、抵抗Ｒ１とＲ２に分割し、その接続点から、出力電圧Ｖrefを取り出している。このとき、
出力電圧Ｖref＝(Ｒ２/(Ｒ１＋Ｒ２)) Ｕ_Tln(Ｎg2/Ｎg1)
となる。最低ＶccはトランジスタＭ１のゲート電圧とＭ５のソース・ドレイン間電圧の和である。トランジスタＭ１のゲート電圧が０.１１ＶであるのでＶccを１Ｖ以下にすることが可能である。

（実施例３）
さらに、図１１の回路構成の変形例として、図１３の如き回路構成も可能である。図１３に示す回路構成は、図１１の低濃度(Ｎg1)のｎ型ポリシリコンをゲートに有するＭＯＳトランジスタＭ１のゲートとＧＮＤの間の抵抗をＲ２とするとともに、トランジスタＭ１のゲートとトランジスタＭ３のソースの間に抵抗Ｒ１を挿入し、ｎ型チヤネルＭＯＳトランジスタＭ５のソースから、出力電圧Ｖrefを取り出している。このとき、
出力電圧Ｖref＝((Ｒ１＋Ｒ２)/Ｒ２) Ｕ_Tin(Ｎg2/Ｎg2)
となる。

（実施例４）
また、図１１の回路構成の変形例として、図１４の如き回路構成も可能である。図１４に示す回路構成は、図１１の低濃度(Ｎg1)のｎ型ポリシリコンをゲートに有するＭＯＳトランジスタＭ１のゲート・ソース間の抵抗Ｒに流れる電流パスにｐ型チヤネルＭＯＳトランジスタＭ６、Ｍ７からなるカレントミラー回路を追加し、トランジスタＭ７のソースから、出力電圧Ｖrefを取り出している。このとき、
出力電圧Ｖref＝Ｍ・Ｕ_Tln(Ｎg2/Ｎg1)
となる。ここで、式中の“Ｍ”はカレントミラー機能の比率である。最低ＶccはＶrefと、トランジスタＭ７のソース・ドレイン間電圧の和である。Ｖrefが０.１１ＶであるのでＶccを１Ｖ以下にすることが可能である。

図１１の変形として得た図１２、１３、１４の各回路では、図１１の出力電圧Ｕ _T ln(Ｎg2/Ｎg1)に、抵抗比または電流比(カレントミラ一機能の比率Ｍ)を乗算した出力電圧を得ることができるようになり、これら抵抗比や電流比を変えることによってＶrefの値を任意に補正することが可能になる。また，Ｖrefを高精度に調整するために、図１９に関して述べた如く、拡散、成膜工程後に、レーザ光を選択的に抵抗部に照射しトリミングするトリミング手段(抵抗値調整手段)を用いて抵抗値Ｒ１、Ｒ２の比を補正することができる。

これらの第３実施形態の場合は最低ＶccはＶrefとトランジスタＭ３のソース・ドレイン間電圧と、トランジスタＭ２のソース・ゲート間電圧の和である。そのＶrefは(Ｒ１＋Ｒ２/Ｒ２の値をどれくらいに設計するかで変わり、最低Ｖccはそれできまる。

[第４の実施形態]
次に、低濃度(Ｎg1)のｎ型ポリシリコンをゲートに有するＭＯＳトランジスタＭ１と、高濃度(Ｎg2)のｎ型ポリシリコンゲートを持つＭＯＳトランジスタＭ２に、フェルミレベルの差だけ異なる電圧をゲート電圧として加え、ゲートコンダクタンスを等しくする回路構成例について説明する。

（実施例１）
図１５は、本回路構成例の基本的な回路図である。同図に示すように、本回路は、電源ＶccとＧＮＤの間に、ソース結合された低濃度(Ｎg1)のｎ型ポリシリコンをゲートに有するＭＯＳトランジスタＭ１と高濃度(Ｎg2)のｎ型ポリシリコンゲートを持つＭＯＳトランジスタＭ２をそれぞれ抵抗Ｒを介して並列に設け、トランジスタＭ１とトランジスタＭ２のドレインの電位を差動アンプＡ１に入力するとともに、差動アンプＡ１の出力を抵抗Ｒ３を介してトランジスタＭ２のゲートにフィードバックし、また、電源ＶccとトランジスタＭ２のゲート間に抵抗Ｒ４を設けている。

本構成において、トランジスタＭ１とトランジスタＭ２はドレイン電圧が同電位(オペアンプＡ１の差動入力)でかつ電流が同じ(両抵抗Ｒが同じ)なので両トランジスタのゲート・ソース間電圧は等しい。また、両トランジスタのソースが共通のため“ゲート・ソース間電圧の差”は“ゲート電圧の差”となる。そして、トランジスタＭ１のゲートとトランジスタＭ２のゲートとは抵抗Ｒ４を介して繋がっているため、その抵抗Ｒ４両端の電位差が“ゲート電圧の差”つまりＶrefとなる。

上述した各実施例は、ＭＯＳトランジスタＭ１、Ｍ２としてｎ型チャネルＭＯＳトランジスタを用いた例であるが、ｐ型チャネルＭＯＳトランジスタを用いても同様な回路を実現できる。その場合は、上記各実施例に用いられている各ＭＯＳトランジスタのチャネルタイプ(ｎ型チャネル／ｐ型チャネル)を逆にするとともに、電源電圧を高電圧側と低電圧側を逆にすればよい。例えば、図１１〜１３に対しては、図１６〜１８の回路が得られ、Ｍ１'、Ｍ２'、Ｍ５'がＭ１、Ｍ２、Ｍ５に対応する。

公報に開示の基準電圧源回路の図 ゲート抵抗値に対する温度係数の関係を示したグラフ 本発明に係わるゲート抵抗値に対する温度係数の関係を示したグラフ ゲート抵抗値に対するスレッシュホールド電圧Ｖtの関係を示したグラフ 本発明の第１実施形態における実施例１の回路図 本発明の第１実施形態における実施例２の回路図 本発明の第２実施形態における実施例１の回路図 本発明の第２実施形態における実施例２の回路図 本発明の第２実施形態における実施例３の回路図 本発明の第２実施形態における実施例４の回路図 本発明の第３実施形態における実施例１の回路図 本発明の第３実施形態における実施例２の回路図 本発明の第３実施形態における実施例３の回路図 本発明の第３実施形態における実施例４の回路図 本発明の第４実施形態における実施例１の回路図 図１１の変形例を示した回路図 図１２の変形例を示した回路図 図１３の変形例を示した回路図 トリミング可能な抵抗を示した図

符号の説明

Ｍ１ 低濃度(Ｎg1)ｎ型ポリシリコンのゲートを持つＭＯＳトランジスタ
Ｍ１' 低濃度(Ｎg1)ｐ型ポリシリコンのゲートを持つＭＯＳトランジスタ
Ｍ２ 高濃度(Ｎg2)ｎ型ポリシリコンのゲートを持つＭＯＳトランジスタ
Ｍ２' 高濃度(Ｎg2)ｐ型ポリシリコンのゲートを持つＭＯＳトランジスタ
Ｍ３ カレントミラー回路構成トランジスタ
Ｍ４ カレントミラー回路構成トランジスタ
Ｍ５ ｎ型チャネルＭＯＳトランジスタ
Ｍ５' ｐ型チャネルＭＯＳトランジスタ
Ａ１ 差動アンプ
Ｒ 抵抗
Ｖref 基準電圧
Ｚ 定電流回路

Claims (14)

1. スレッシュホールド電圧Ｖtの温度特性が共に等しく、その温度係数の符号が互いに逆で、不純物濃度が互いに異なるゲートを有する２つのＭＯＳトランジスタにおけるゲート・ソース間電圧の差を出力することを特徴とする低電圧動作の基準電圧源回路。
2. 第１のＭＯＳトランジスタと第２のＭＯＳトランジスタのそれぞれのゲートを相互接続し、前記第１のＭＯＳトランジスタと前記第２のＭＯＳトランジスタのそれぞれのソース電圧の差を出力する請求項１記載の低電圧動作の基準電圧源回路。
3. 第１のＭＯＳトランジスタと第２のＭＯＳトランジスタを並列的に接続し、第１のＭＯＳトランジスタのソースを接地し、そして両トランジスタに同一の電流を流すための回路を備え、第２のＭＯＳトランジスタのソース電圧を出力する請求項２記載の低電圧動作の基準電圧源回路。
4. 第１のＭＯＳトランジスタと第２のＭＯＳトランジスタを直列的に接続し、そして第１のＭＯＳトランジスタのソースを接地し、第２のＭＯＳトランジスタのソース電圧を出力する請求項２記載の低電圧動作の基準電圧源回路。
5. 第１のＭＯＳトランジスタと第２のＭＯＳトランジスタのそれぞれのソースを相互接続し、そして、前記第１のＭＯＳトランジスタと前記第２のＭＯＳトランジスタのそれぞれのゲート電圧の差を出力する請求項１記載の低電圧動作の基準電圧源回路。
6. 第１のＭＯＳトランジスタと第２のＭＯＳトランジスタを並列的に接続すると共に両トランジスタに同一の電流を流すための回路を備え、第２のＭＯＳトランジスタのゲートを接地し、そして第１のＭＯＳトランジスタのゲート・ソース間に抵抗を接続し、その第１のＭＯＳトランジスタのゲート電圧を出力する請求項５記載の低電圧動作の基準電圧源回路。
7. 前記第１のＭＯＳトランジスタと前記第２のＭＯＳトランジスタのいずれか一方のＭＯＳトランジスタにおけるゲートおよびソースを相互接続し、他方のＭＯＳトランジスタのゲート・ソース間電圧を出力する請求項１記載の低電圧動作の基準電圧源回路。
8. ソースをゲートに接続した第２のＭＯＳトランジスタのソースを第１のＭＯＳトランジスタのドレインに接続し、そして、第３のｎ型チヤネルＭＯＳトランジスタのドレイン、ゲートおよびソースを、それぞれ第２のトランジスタのドレイン、第２のＭＯＳトランジスタのソース、および第１のＭＯＳトランジスタのゲートに接続し、そして第１のＭＯＳトランジスタのゲート・ソース間に抵抗を接続し、前記第１のＭＯＳトランジスタのゲート電位を出力する請求項７記載の低電圧動作の基準電圧源回路。
9. 上記抵抗を複数の抵抗による分圧回路とし、随意のレベルの出力電圧を得る請求項６もしくは８記載の低電圧動作の基準電圧源回路。
10. 製造の際の拡散、成膜工程後に、上記複数の抵抗の抵抗値を調整可能とする手段を有する請求項９記載の低電圧動作の基準電圧源回路。
11. 前記第１および第２のＭＯＳトランジスタをｐ型チャネルのタイプで構成する請求項８〜１０のいずれかに記載の低電圧動作の基準電圧源回路。
12. 前記第１及び第２のＭＯＳトランジスタのドレイン電流を等しくした請求項１〜１１のいずれかに記載の低電圧動作の基準電圧源回路。
13. 前記第１および前記第２のＭＯＳトランジスタの各ゲートは多結晶シリコンまたは多結晶ＳixＧe_1-xよりなる請求項１〜１２のいずれかに記載の低電圧動作の基準電圧源回路。
14. 前記２つのＭＯＳトランジスタの一方のトランジスタのゲート抵抗値は３０Ω/□であり、他方のトランジスタのゲートは９ＫΩ/□である請求項１〜１３のいずれかに記載の低電圧動作の基準電圧源回路。

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