JP2015141462A

JP2015141462A - 基準電圧回路

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Publication number: JP2015141462A
Application number: JP2014012660A
Authority: JP
Inventors: 杉浦　正一; Shoichi Sugiura; 正一杉浦; 勉冨岡; Tsutomu Tomioka
Original assignee: Seiko Instruments Inc
Current assignee: Seiko Instruments Inc
Priority date: 2014-01-27
Filing date: 2014-01-27
Publication date: 2015-08-03
Anticipated expiration: 2034-01-27
Also published as: CN104808731A; KR102208799B1; US20150212536A1; CN104808731B; JP6292901B2; US9811105B2; TW201546598A; TWI643055B; KR20150089941A

Abstract

【課題】温度特性のよい基準電圧を出力することができる基準電圧回路を提供する。【解決手段】第一の定電流回路１０３と、ソースが第一の定電流回路に接続され、１段目のソースフォロアとして動作する第一導電型の第一のトランジスタ１０５と、第二の定電流回路１０４と、ゲートが第一のトランジスタのソースに接続され、ソースが第二の定電流回路に接続され、２段目のソースフォロアとして動作する第二導電型の第二のトランジスタ１０６と、を備え、第二のトランジスタのソースから基準電圧を出力する構成とした。【選択図】図１

Description

本発明は、温度特性のよい基準電圧を出力する基準電圧回路に関する。

従来の基準電圧回路について説明する。図６は、従来の基準電圧回路を示す回路図である。
従来の基準電圧回路は、ＮＭＯＳデプレッショントランジスタ６０１と、ＮＭＯＳトランジスタ６０２と、グラウンド端子１００と、出力端子１０２と、電源端子１０１を備えている。

従来の基準電圧回路は、ＮＭＯＳデプレッショントランジスタ６０１のゲートとソースを接続し、ＮＭＯＳトランジスタ６０２のゲートとドレインを接続し、それらを直列に接続して、その接続点を出力端子とする。

従来の基準電圧回路は、ＮＭＯＳデプレッショントランジスタ６０１を定電流源として、ＮＭＯＳトランジスタ６０２に発生する電圧を基準電圧Ｖｒｅｆとして取り出すものである。基準電圧Ｖｒｅｆとしては、ＮＭＯＳデプレッショントランジスタ６０１の閾値電圧の絶対値ＶｔｎｄとＮＭＯＳトランジスタ６０２の閾値電圧Ｖｔｎｅの和が出力される（例えば、特許文献１図１０参照）。

特開２００５−１３４９３９号公報

しかしながら、従来の基準電圧回路は、ＮＭＯＳデプレッショントランジスタ６０１の閾値電圧が、ＮＭＯＳトランジスタ６０２の閾値電圧バラつきに基づくバックゲート電圧の影響を受け変化する為、温度特性のよい基準電圧を出力することが困難であるという課題があった。また、電源を立ち上げた時、基準電圧が立ち上がる速度が遅いという課題があった。
本発明は、上記課題に鑑みてなされ、温度特性のよい基準電圧を出力することができ、且つ起動が速い基準電圧回路を提供する。

従来の課題を解決するため、本発明の基準電圧回路は以下のような構成とした。
第一の定電流回路と、ソースが第一の定電流回路に接続され、１段目のソースフォロアとして動作する第一導電型の第一のトランジスタと、第二の定電流回路と、ゲートが第一のトランジスタのソースに接続され、ソースが第二の定電流回路に接続され、２段目のソースフォロアとして動作する第二導電型の第二のトランジスタと、を備え、第二のトランジスタのソースから基準電圧を出力する構成とした。

本発明の基準電圧回路は、温度特性の良い基準電圧を出力することができる。また、電源を立ち上げた時、基準電圧をすばやく立ち上げることができる。

第一の実施形態の基準電圧回路の構成を示す回路図である。第二の実施形態の基準電圧回路の構成を示す回路図である。第三の実施形態の基準電圧回路の構成を示す回路図である。第四の実施形態の基準電圧回路の構成を示す回路図である。第五の実施形態の基準電圧回路の構成を示す回路図である。従来の基準電圧回路の構成を示す回路図である。

以下、本発明の実施形態について図面を参照して説明する。
＜第一の実施形態＞
図１は、第一の実施形態の基準電圧回路の回路図である。
第一の実施形態の基準電圧回路は、ＮＭＯＳデプレッショントランジスタ１０５と、ＰＭＯＳトランジスタ１０６と、定電流回路１０３、１０４と、容量１０７と、グラウンド端子１００と、出力端子１０２と、電源端子１０１を備えている。

次に、第一の実施形態の基準電圧回路の接続について説明する。ＮＭＯＳデプレッショントランジスタ１０５は、ゲートはグラウンド端子１００に接続され、ドレインは電源端子１０１に接続され、ソースは定電流回路１０３の一方の端子に接続される。定電流回路１０３のもう一方の端子はグラウンド端子１００に接続される。ＰＭＯＳトランジスタ１０６は、ゲートはＮＭＯＳデプレッショントランジスタ１０５のソースに接続され、ドレインはグラウンド端子１００に接続され、ソースは出力端子１０２に接続される。定電流回路１０４は、一方の端子は電源端子１０１に接続され、もう一方の端子は出力端子１０２に接続される。容量１０７は、一方の端子は出力端子１０２に接続され、もう一方の端子はグラウンド端子１００に接続される。

次に、第一の実施形態の基準電圧回路の動作について説明する。ＮＭＯＳデプレッショントランジスタ１０５は、定電流回路１０３を負荷電流として１段目のソースフォロアを構成している。ＰＭＯＳトランジスタ１０６は、定電流回路１０４を負荷電流として２段目のソースフォロアを構成している。ＮＭＯＳデプレッショントランジスタ１０５の閾値電圧の絶対値をＶｔｎｄ、ＰＭＯＳトランジスタ１０６の閾値電圧をＶｔｐｅとする。

電源端子１０１に電源電圧ＶＤＤが印加されると、ＮＭＯＳデプレッショントランジスタ１０５のソースには電圧Ｖｔｎｄが発生する。これは、ＮＭＯＳデプレッショントランジスタ１０５のアスペクト比を大きく、定電流回路１０３の電流値を小さくして、ゲートソース間電圧Ｖｇｓを閾値電圧の絶対値Ｖｔｎｄと略等しくすることで実現される。ＰＭＯＳトランジスタ１０６は、ゲートに電圧Ｖｔｎｄが印加されるため、ソースには電圧（Ｖｔｎｄ＋Ｖｔｐｅ）が発生する。これは、ＰＭＯＳトランジスタ１０６のアスペクト比を大きく、定電流回路１０４の電流値を小さくして、ゲートソース間電圧Ｖｇｓを閾値電圧Ｖｔｐｅと略等しくすることで実現される。従って、出力端子１０２に発生する基準電圧をＶｒｅｆとすると、Ｖｒｅｆ＝Ｖｔｎｄ＋Ｖｔｐｅとなる。容量１０７は、基準電圧Ｖｒｅｆを安定化するために、出力端子１０２に設けられている。

ＮＭＯＳデプレッショントランジスタ１０５は、閾値電圧の絶対値Ｖｔｎｄが高温になるほど大きくなる特性を持つ。ＰＭＯＳトランジスタ１０６は、閾値電圧Ｖｔｐｅが高温になるほど小さくなる特性を持つ。基準電圧Ｖｒｅｆは、高温になるほど大きくなる閾値電圧Ｖｔｎｄと高温になるほど小さくなる閾値電圧Ｖｔｐｅを加算した電圧なので、夫々の温度特性が相殺されるようにすると、温度特性の良い電圧になる。

以上説明したように、第一の実施形態の基準電圧回路は、ＮＭＯＳデプレッショントランジスタ１０５のソースフォロアとＰＭＯＳトランジスタ１０６のソースフォロアを用いることで、温度特性の良い基準電圧Ｖｒｅｆを出力することができる。

＜第二の実施形態＞
図２は、第二の実施形態の基準電圧回路の回路図である。図１との違いは、ＮＭＯＳデプレッショントランジスタ１０５をＮＭＯＳデプレッショントランジスタ２０１、２０２に変更した点である。他は図１と同様である。

次に、第二の実施形態の基準電圧回路の接続について説明する。ＮＭＯＳデプレッショントランジスタ２０２は、ゲートはグラウンド端子１００に接続され、ソースは定電流回路１０３の一方の端子に接続され、ドレインはＰＭＯＳトランジスタ１０６のゲートに接続される。ＮＭＯＳデプレッショントランジスタ２０１は、ゲートはＮＭＯＳデプレッショントランジスタ２０２のソースに接続され、ソースはＰＭＯＳトランジスタ１０６のゲートに接続され、ドレインは電源端子１０１に接続される。他は図１と同様である。

次に、第二の実施形態の基準電圧回路の動作について説明する。ＮＭＯＳデプレッショントランジスタ２０２は定電流回路１０３を負荷電流としてソースフォロアを構成している。ＰＭＯＳトランジスタ１０６は、定電流回路１０４を負荷電流として２段目のソースフォロアを構成している。ＮＭＯＳデプレッショントランジスタ２０１は定電流回路１０３、ＮＭＯＳデプレッショントランジスタ２０２を負荷電流として１段目のソースフォロアを構成している。ＮＭＯＳデプレッショントランジスタ２０１、２０２の閾値電圧の絶対値をＶｔｎｄ、ＰＭＯＳトランジスタ１０６の閾値電圧をＶｔｐｅとする。

電源端子１０１に電源電圧ＶＤＤが印加されると、ＮＭＯＳデプレッショントランジスタ２０２のソースには電圧Ｖｔｎｄが発生する。これは、ＮＭＯＳデプレッショントランジスタ１０５のアスペクト比を大きく、定電流回路１０３の電流値を小さくすることで実現される。ＮＭＯＳデプレッショントランジスタ２０１はゲートに電圧Ｖｔｎｄが印加されるため、ソースには電圧（Ｖｔｎｄ＋Ｖｔｎｄ）＝Ｖｔｎｄ×２が発生する。これは、ＮＭＯＳデプレッショントランジスタ２０１のアスペクト比を大きくすることで実現される。ＰＭＯＳトランジスタ１０６はゲートに電圧Ｖｔｎｄ×２が印加されるため、ソースには電圧（Ｖｔｎｄ×２＋Ｖｔｐｅ）の電圧が発生する。これは、ＰＭＯＳトランジスタ１０６のアスペクト比を大きく、定電流回路１０４の電流値を小さくすることで実現される。出力端子１０２に発生する基準電圧をＶｒｅｆとすると、Ｖｒｅｆ＝Ｖｔｎｄ×２＋Ｖｔｐｅとなる。

ＮＭＯＳデプレッショントランジスタ２０１、２０２の閾値電圧の絶対値Ｖｔｎｄは高温になるほど大きくなる特性を持つ。ＰＭＯＳトランジスタ１０６の閾値電圧Ｖｔｐｅは高温になるほど小さくなる特性を持つ。基準電圧Ｖｒｅｆは、高温になるほど大きくなる閾値電圧Ｖｔｎｄと高温になるほど小さくなる閾値電圧Ｖｔｐｅを加算した電圧なので、夫々の温度特性が相殺されるようにすると、温度特性の良い電圧になる。

なお、ＮＭＯＳデプレッショントランジスタ２０１と同様の構成のトランジスタｎ個を接続することで基準電圧Ｖｒｅｆは（Ｖｔｎｄ×ｎ＋Ｖｔｐｅ）となり、さらに基準電圧Ｖｒｅｆの電圧値を高くすることができる。

以上説明したように、第二の実施形態の基準電圧回路は、ＮＭＯＳデプレッショントランジスタ２０１、２０２のソースフォロアとＰＭＯＳトランジスタ１０６のソースフォロアを用いることで、温度特性の良い基準電圧を出力することができる。また、基準電圧の電圧値を、ＮＭＯＳデプレッショントランジスタの個数分だけ高くすることができる。

＜第三の実施形態＞
図３は、第三の実施形態の基準電圧回路の回路図である。図１との違いは、ＰＭＯＳトランジスタ３０１を追加した点である。他は図１と同様である。
第三の実施形態の基準電圧回路の接続について説明する。ＰＭＯＳトランジスタ３０１は、ゲートおよびドレインはＰＭＳＯトランジスタ１０６のソースに接続され、ソースは出力端子１０２に接続される。他は図１と同様である。

次に、第三の実施形態の基準電圧回路の動作について説明する。ＮＭＯＳデプレッショントランジスタ１０５は、定電流回路１０３を負荷電流として１段目のソースフォロアを構成している。ＰＭＯＳトランジスタ１０６、３０１は、定電流回路１０４を負荷電流として２段目のソースフォロアを構成している。ＮＭＯＳデプレッショントランジスタ１０５の閾値電圧の絶対値をＶｔｎｄ、ＰＭＯＳトランジスタ１０６、３０１の閾値電圧をＶｔｐｅとする。

電源端子１０１に電源電圧ＶＤＤが印加されると、ＮＭＯＳデプレッショントランジスタ１０５のソースには電圧Ｖｔｎｄが発生する。これは、ＮＭＯＳデプレッショントランジスタ１０５のアスペクト比を大きく、定電流回路１０３の電流値を小さくすることで実現される。ＰＭＯＳトランジスタ１０６はゲートに電圧Ｖｔｎｄが印加されるため、ソースには電圧（Ｖｔｎｄ＋Ｖｔｐｅ）が発生する。これは、ＰＭＯＳトランジスタ１０６のアスペクト比を大きく、定電流回路１０４の電流値を小さくすることで実現される。ＰＭＯＳトランジスタ３０１はゲートに電圧（Ｖｔｎｄ＋Ｖｔｐｅ）が印加されるため、ソースには電圧（Ｖｔｎｄ＋Ｖｔｐｅ＋Ｖｔｐｅ＝Ｖｔｎｄ＋Ｖｔｐｅ×２）が発生する。これは、ＰＭＯＳトランジスタ３０１のアスペクト比を大きくすることで実現される。出力端子１０２に発生する基準電圧をＶｒｅｆとすると、Ｖｒｅｆ＝Ｖｔｎｄ＋Ｖｔｐｅ×２となる。

ＮＭＯＳデプレッショントランジスタ１０５は、閾値電圧の絶対値Ｖｔｎｄが高温になるほど大きくなる特性を持つ。ＰＭＯＳトランジスタ１０６、３０１は、閾値電圧Ｖｔｐｅが高温になるほど小さくなる特性を持つ。基準電圧Ｖｒｅｆは、高温になるほど大きくなる閾値電圧Ｖｔｎｄと高温になるほど小さくなる閾値電圧Ｖｔｐｅを加算した電圧なので、夫々の温度特性が相殺されるようにすると、温度特性の良い電圧になる。

なお、第三の実施形態では２つのＰＭＯＳトランジスタを用いて説明したがこの構成に限らず、ＰＭＯＳトランジスタの数を増やしてｎ個を同様に接続することでＶｒｅｆは（Ｖｔｎｄ＋Ｖｔｐｅ×ｎ）となり、さらに基準電圧Ｖｒｅｆの電圧値を高くすることができる。また、ＰＭＯＳトランジスタ３０１は、ダイオードに変更しても同様の効果が得られる。

以上説明したように、第三の実施形態の基準電圧回路は、ＮＭＯＳデプレッショントランジスタ１０５のソースフォロアとＰＭＯＳトランジスタ１０６、３０１のソースフォロアを用いることで、温度特性の良い基準電圧Ｖｒｅｆを出力することができる。また、基準電圧Ｖｒｅｆの電圧値は、ＰＭＯＳトランジスタの個数分だけ高くすることができる。

＜第四の実施形態＞
図４は、第四の実施形態の基準電圧回路の回路図である。図１との違いは、ＰＭＯＳトランジスタ４０２と定電流回路４０１を追加した点である。他は図１と同様である。
第四の実施形態の基準電圧回路の接続について説明する。ＰＭＯＳトランジスタ４０２は、ゲートはＰＭＯＳトランジスタ１０６のソースに接続され、ドレインはグラウンド端子１００に接続され、ソースは出力端子１０２に接続される。定電流回路４０１は、一方の端子は電源端子１０１に接続され、もう一方の端子は出力端子１０２に接続される。他は図１と同様である。

次に、第四の実施形態の基準電圧回路の動作について説明する。ＮＭＯＳデプレッショントランジスタ１０５は定電流回路１０３を負荷電流として１段目のソースフォロアを構成している。ＰＭＯＳトランジスタ１０６は、定電流回路１０４を負荷電流として２段目のソースフォロアを構成している。ＰＭＯＳトランジスタ４０２は、定電流回路４０１を負荷電流として３段目のソースフォロアを構成している。ＮＭＯＳデプレッショントランジスタ１０５の閾値電圧の絶対値をＶｔｎｄ、ＰＭＯＳトランジスタ１０６、４０２の閾値電圧をＶｔｐｅとする。

電源端子１０１に電源電圧ＶＤＤが印加されると、ＮＭＯＳデプレッショントランジスタ１０５のソースには電圧Ｖｔｎｄが発生する。これは、ＮＭＯＳデプレッショントランジスタ１０５のアスペクト比を大きく、定電流回路１０３の電流値を小さくすることで実現される。ＰＭＯＳトランジスタ１０６はゲートに電圧Ｖｔｎｄが印加されるため、ソースには電圧（Ｖｔｎｄ＋Ｖｔｐｅ）が発生する。これは、ＰＭＯＳトランジスタ１０６のアスペクト比を大きく、定電流回路１０４の電流値を小さくすることで実現される。ＰＭＯＳトランジスタ４０２はゲートに電圧（Ｖｔｎｄ＋Ｖｔｐｅ）が印加されるため、ソースには電圧（Ｖｔｎｄ＋Ｖｔｐｅ＋Ｖｔｐｅ）＝（Ｖｔｎｄ＋Ｖｔｐｅ×２）が発生する。これは、ＰＭＯＳトランジスタ４０２のアスペクト比を大きく、定電流回路４０１の電流値を小さくすることで実現される。出力端子１０２に発生する基準電圧をＶｒｅｆとすると、Ｖｒｅｆ＝Ｖｔｎｄ＋Ｖｔｐｅ×２となる。

ＮＭＯＳデプレッショントランジスタ１０５の閾値電圧の絶対値Ｖｔｎｄは高温になるほど大きくなる特性を持つ。ＰＭＯＳトランジスタ１０６、４０２の閾値電圧Ｖｔｐｅは高温になるほど小さくなる特性を持つ。このため、基準電圧Ｖｒｅｆは高温になるほど大きくなるＶｔｎｄと高温になるほど小さくなるＶｔｐｅを加算して温度特性の良い電圧を得ることができる。また、基準電圧Ｖｒｅｆの電圧値を、Ｖｔｐｅを加算した個数分だけ高くすることができる。

なお、第四の実施形態の基準電圧回路では、３段目のソースフォロアを追加したが、さらにソースフォロアの段数を増やしてもよい。ソースフォロアをｎ段構成することで、基準電圧Ｖｒｅｆは（Ｖｔｎｄ＋Ｖｔｐｅ×ｎ）となる。

また、ＰＭＯＳトランジスタを追加して説明したがＮＭＯＳトランジスタを追加して同様に接続しても良い。
また、その他の実施形態の基準電圧回路にも、ｎ段のソースフォロアを追加して構成しても同様の効果が得られる。

以上説明したように、第四の実施形態の基準電圧回路は、ＮＭＯＳデプレッショントランジスタ１０５のソースフォロアとＰＭＯＳトランジスタ１０６、４０２のソースフォロアを用いることで、温度特性の良い基準電圧Ｖｒｅｆを出力することができる。また、基準電圧Ｖｒｅｆの電圧値を、ソースフォロアの段数分だけ高くすることができる。

＜第五の実施形態＞
図５は、第五の実施形態の基準電圧回路の回路図である。図１との違いは、起動用のＮＭＯＳデプレッショントランジスタ５０１を追加した点である。他は図１と同様である。
第五の実施形態の基準電圧回路の接続について説明する。ＮＭＯＳデプレッショントランジスタ５０１は、ゲートはＰＭＯＳトランジスタ１０６のゲートに接続され、ソースはＰＭＯＳトランジスタ１０６のソースに接続され、ドレインは電源端子１０１に接続される。他は図１と同様である。

次に、第五の実施形態の基準電圧回路の動作について説明する。電源端子１０１に電源電圧ＶＤＤが印加されると、ＮＭＯＳデプレッショントランジスタ５０１のゲートには電圧Ｖｔｎｄが印加され、ＮＭＯＳデプレッショントランジスタ５０１から出力端子１０２へ電流が流れる。この電流によって容量１０７や出力端子１０２に発生する寄生容量を充電するため、基準電圧回路を速く起動する事ができる。

なお、第五の実施形態の基準電圧回路では、図１の回路にＮＭＯＳデプレッショントランジスタ５０１を追加した構成を用いて説明したが、その他の実施形態の回路に追加しても同様の効果が得られる。

以上説明したように、第五の実施形態の基準電圧回路は、温度特性の良い基準電圧を出力することができ、且つ基準電圧回路を速く起動する事ができる。
以上説明したように、本発明の基準電圧回路は、温度特性の良い基準電圧を出力することができ、且つ基準電圧回路を速く起動する事ができる。

なお、ＮＭＯＳデプレッショントランジスタ１０５とＰＭＯＳトランジスタ１０６のアスペクト比と、定電流回路１０３と定電流回路１０４の電流値は、夫々のトランジスタの温度特性が相殺されるように設定されれば良く、アスペクト比を大きくすることや、電流値を小さくすることに限定するものではない。
また、本発明の基準電圧回路は、各トランジスタの導電型を逆にして構成しても、同様の効果が得られる。

１００グラウンド端子
１０１電源端子
１０２出力端子
１０３、１０４、４０１定電流回路

Claims

第一の定電流回路と、
ソースが前記第一の定電流回路に接続され、１段目のソースフォロアとして動作する第一導電型の第一のトランジスタと、
第二の定電流回路と、
ゲートが前記第一のトランジスタのソースに接続され、ソースが前記第二の定電流回路に接続され、２段目のソースフォロアとして動作する第二導電型の第二のトランジスタと、
前記第二のトランジスタのソースに接続され出力端子と、
を備えることを特徴とする基準電圧回路。
前記基準電圧回路は、前記第一のトランジスタのソースと前記第一の定電流回路の間に第一導電型の第三のトランジスタが接続される
事を特徴とする請求項１に記載の基準電圧回路。
前記基準電圧回路は、前記第二のトランジスタのソースと前記第二の定電流回路の間にゲートとドレインが接続された第三のトランジスタが接続される
事を特徴とする請求項１に記載の基準電圧回路。
前記基準電圧回路は、前記第二のトランジスタのソースと前記第二の定電流回路の間にダイオードが接続される
事を特徴とする請求項１に記載の基準電圧回路。
前記基準電圧回路は、
第三の定電流回路と、
ゲートが前記第二の定電流回路に接続され、ソースが前記第三の定電流回路に接続され、３段目のソースフォロアとして動作する第二導電型の第四のトランジスタと、
を備えることを特徴とする請求項１から４のいずれかに記載の基準電圧回路。
前記基準電圧回路は、
ゲートが前記２段目以降のソースフォロアの入力に接続され、ソースが前記基準電圧回路の出力端子に接続された起動用トランジスタと、
を備えることを特徴とする請求項１から５のいずれかに記載の基準電圧回路。