KR20150089941A - 기준 전압 회로 - Google Patents

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KR20150089941A
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츠토무 도미오카
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세이코 인스트루 가부시키가이샤
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Abstract

온도 특성이 좋은 기준 전압을 출력할 수 있는 기준 전압 회로를 제공한다.
제1 정전류 회로와, 소스가 제1 정전류 회로에 접속되며, 1단째의 소스 팔로워로서 동작하는 제1 도전형의 제1 트랜지스터와, 제2 정전류 회로와, 게이트가 제1 트랜지스터의 소스에 접속되고, 소스가 제2 정전류 회로에 접속되며, 2단째의 소스 팔로워로서 동작하는 제2 도전형의 제2 트랜지스터를 구비하고, 제2 트랜지스터의 소스로부터 기준 전압을 출력하는 구성으로 했다.

Description

기준 전압 회로{REFERENCE VOLTAGE CIRCUIT}
본 발명은, 온도 특성이 좋은 기준 전압을 출력하는 기준 전압 회로에 관한 것이다.
종래의 기준 전압 회로에 대해서 설명한다. 도 6은, 종래의 기준 전압 회로를 나타내는 회로도이다.
종래의 기준 전압 회로는, NMOS 디플리션 트랜지스터(601)와, NMOS 트랜지스터(602)와, 그라운드 단자(100)와, 출력 단자(102)와, 전원 단자(101)를 구비하고 있다.
종래의 기준 전압 회로는, NMOS 디플리션 트랜지스터(601)의 게이트와 소스를 접속하고, NMOS 트랜지스터(602)의 게이트와 드레인을 접속하며, 그들을 직렬로 접속하여, 그 접속점을 출력 단자로 한다.
종래의 기준 전압 회로는, NMOS 디플리션 트랜지스터(601)를 정전류원으로 하여, NMOS 트랜지스터(602)에 발생하는 전압을 기준 전압 Vref로서 취출하는 것이다. 기준 전압 Vref로서는, NMOS 디플리션 트랜지스터(601)의 역치 전압의 절대치 Vtnd와 NMOS 트랜지스터(602)의 역치 전압 Vtne의 합이 출력된다(예를 들면, 특허 문헌 1 도 10 참조).
일본국 특허공개 2005-134939호 공보
그러나, 종래의 기준 전압 회로는, NMOS 디플리션 트랜지스터(601)의 역치 전압이, NMOS 트랜지스터(602)의 역치 전압 불균일에 의거하는 백 게이트 전압의 영향을 받아 변화하기 때문에, 온도 특성이 좋은 기준 전압을 출력하는 것이 곤란하다는 과제가 있었다. 또, 전원을 기동했을 때, 기준 전압이 상승하는 속도가 느리다는 과제가 있었다.
본 발명은, 상기 과제를 감안하여 이루어지며, 온도 특성이 좋은 기준 전압을 출력할 수 있으며, 또한 기동이 빠른 기준 전압 회로를 제공한다.
종래의 과제를 해결하기 위해, 본 발명의 기준 전압 회로는 이하와 같은 구성으로 했다.
제1 정전류 회로와, 소스가 제1 정전류 회로에 접속되며, 1단째의 소스 팔로워로서 동작하는 제1 도전형의 제1 트랜지스터와, 제2 정전류 회로와, 게이트가 제1 트랜지스터의 소스에 접속되고, 소스가 제2 정전류 회로에 접속되며, 2단째의 소스 팔로워로서 동작하는 제2 도전형의 제2 트랜지스터를 구비하고, 제2 트랜지스터의 소스로부터 기준 전압을 출력하는 구성으로 했다.
본 발명의 기준 전압 회로는, 온도 특성이 좋은 기준 전압을 출력할 수 있다. 또, 전원을 기동했을 때, 기준 전압을 빠르게 상승시킬 수 있다.
도 1은 제1 실시 형태의 기준 전압 회로의 구성을 나타내는 회로도이다.
도 2는 제2 실시 형태의 기준 전압 회로의 구성을 나타내는 회로도이다.
도 3은 제３ 실시 형태의 기준 전압 회로의 구성을 나타내는 회로도이다.
도 4는 제４ 실시 형태의 기준 전압 회로의 구성을 나타내는 회로도이다.
도 5는 제５ 실시 형태의 기준 전압 회로의 구성을 나타내는 회로도이다.
도 6은 종래의 기준 전압 회로의 구성을 나타내는 회로도이다.
이하, 본 발명의 실시 형태에 대해서 도면을 참조하여 설명한다.
＜제1 실시 형태＞
도 1은, 제1 실시 형태의 기준 전압 회로의 회로도이다.
제1 실시 형태의 기준 전압 회로는, NMOS 디플리션 트랜지스터(105)와, PMOS 트랜지스터(106)와, 정전류 회로(103, 104)와, 용량(107)과, 그라운드 단자(100)와, 출력 단자(102)와, 전원 단자(101)를 구비하고 있다.
다음에, 제1 실시 형태의 기준 전압 회로의 접속에 대해서 설명한다. NMOS 디플리션 트랜지스터(105)는, 게이트는 그라운드 단자(100)에 접속되고, 드레인은 전원 단자(101)에 접속되며, 소스는 정전류 회로(103)의 일방의 단자에 접속된다. 정전류 회로(103)의 또 다른 일방의 단자는 그라운드 단자(100)에 접속된다. PMOS 트랜지스터(106)는, 게이트는 NMOS 디플리션 트랜지스터(105)의 소스에 접속되고, 드레인은 그라운드 단자(100)에 접속되며, 소스는 출력 단자(102)에 접속된다. 정전류 회로(104)는, 일방의 단자는 전원 단자(101)에 접속되며, 또 다른 일방의 단자는 출력 단자(102)에 접속된다. 용량(107)은, 일방의 단자는 출력 단자(102)에 접속되며, 또 다른 일방의 단자는 그라운드 단자(100)에 접속된다.
다음에, 제1 실시 형태의 기준 전압 회로의 동작에 대해서 설명한다. NMOS 디플리션 트랜지스터(105)는, 정전류 회로(103)를 부하 전류로서 1단째의 소스 팔로워를 구성하고 있다. PMOS 트랜지스터(106)는, 정전류 회로(104)를 부하 전류로서 2단째의 소스 팔로워를 구성하고 있다. NMOS 디플리션 트랜지스터(105)의 역치 전압의 절대치를 Vtnd, PMOS 트랜지스터(106)의 역치 전압을 Vtpe로 한다.
전원 단자(101)에 전원 전압 VDD가 인가되면, NMOS 디플리션 트랜지스터(105)의 소스에는 전압 Vtnd가 발생한다. 이것은, NMOS 디플리션 트랜지스터(105)의 종횡비를 크게, 정전류 회로(103)의 전류치를 작게 하여, 게이트 소스간 전압 Vgs를 역치 전압의 절대치 Vtnd와 대략 동등하게 함으로써 실현된다. PMOS 트랜지스터(106)는, 게이트에 전압 Vtnd가 인가되기 때문에, 소스에는 전압(Vtnd+Vtpe)이 발생한다. 이것은, PMOS 트랜지스터(106)의 종횡비를 크게, 정전류 회로(104)의 전류치를 작게 하여, 게이트 소스간 전압 Vgs를 역치 전압 Vtpe와 대략 동등하게 함으로써 실현된다. 따라서, 출력 단자(102)에 발생하는 기준 전압을 Vref로 하면, Vref=Vtnd+Vtpe가 된다. 용량(107)은, 기준 전압 Vref를 안정화하기 위해, 출력 단자(102)에 설치되어 있다.
NMOS 디플리션 트랜지스터(105)는, 역치 전압의 절대치 Vtnd가 고온이 될수록 커지는 특성을 가진다. PMOS 트랜지스터(106)는, 역치 전압 Vtpe가 고온이 될수록 작아지는 특성을 가진다. 기준 전압 Vref는, 고온이 될수록 커지는 역치 전압 Vtnd와 고온이 될수록 작아지는 역치 전압 Vtpe를 가산한 전압이므로, 각각의 온도 특성이 상쇄되도록 하면, 온도 특성이 좋은 전압이 된다.
이상 설명한 바와 같이, 제1 실시 형태의 기준 전압 회로는, NMOS 디플리션 트랜지스터(105)의 소스 팔로워와 PMOS 트랜지스터(106)의 소스 팔로워를 이용함으로써, 온도 특성이 좋은 기준 전압 Vref를 출력할 수 있다.
＜제2 실시 형태＞
도 2는, 제2 실시 형태의 기준 전압 회로의 회로도이다. 도 1과의 차이는, NMOS 디플리션 트랜지스터(105)를 NMOS 디플리션 트랜지스터(201, 202)로 변경한 점이다. 그 외에는 도 1과 동일하다.
다음에, 제2 실시 형태의 기준 전압 회로의 접속에 대해서 설명한다. NMOS 디플리션 트랜지스터(202)는, 게이트는 그라운드 단자(100)에 접속되며, 소스는 정전류 회로(103)의 일방의 단자에 접속되고, 드레인은 PMOS 트랜지스터(106)의 게이트에 접속된다. NMOS 디플리션 트랜지스터(201)는, 게이트는 NMOS 디플리션 트랜지스터(202)의 소스에 접속되며, 소스는 PMOS 트랜지스터(106)의 게이트에 접속되고, 드레인은 전원 단자(101)에 접속된다. 그 외에는 도 1과 동일하다.
다음에, 제2 실시 형태의 기준 전압 회로의 동작에 대해서 설명한다. NMOS 디플리션 트랜지스터(202)는 정전류 회로(103)를 부하 전류로서 소스 팔로워를 구성하고 있다. PMOS 트랜지스터(106)는, 정전류 회로(104)를 부하 전류로서 2단째의 소스 팔로워를 구성하고 있다. NMOS 디플리션 트랜지스터(201)는 정전류 회로(103), NMOS 디플리션 트랜지스터(202)를 부하 전류로서 1단째의 소스 팔로워를 구성하고 있다. NMOS 디플리션 트랜지스터(201, 202)의 역치 전압의 절대치를 Vtnd, PMOS 트랜지스터(106)의 역치 전압을 Vtpe로 한다.
전원 단자(101)에 전원 전압 VDD가 인가되면, NMOS 디플리션 트랜지스터(202)의 소스에는 전압 Vtnd가 발생한다. 이것은, NMOS 디플리션 트랜지스터(202)의 종횡비를 크게, 정전류 회로(103)의 전류치를 작게 함으로써 실현된다. NMOS 디플리션 트랜지스터(201)는 게이트에 전압 Vtnd가 인가되기 때문에, 소스에는 전압(Vtnd+Vtnd)=Vtnd×2가 발생한다. 이것은, NMOS 디플리션 트랜지스터(201)의 종횡비를 크게 함으로써 실현된다. PMOS 트랜지스터(106)는 게이트에 전압 Vtnd×2가 인가되기 때문에, 소스에는 전압(Vtnd×2+Vtpe)의 전압이 발생한다. 이것은, PMOS 트랜지스터(106)의 종횡비를 크게, 정전류 회로(104)의 전류치를 작게 함으로써 실현된다. 출력 단자(102)에 발생하는 기준 전압을 Vref로 하면, Vref=Vtnd×2+Vtpe가 된다.
NMOS 디플리션 트랜지스터(201, 202)의 역치 전압의 절대치 Vtnd는 고온이 될수록 커지는 특성을 가진다. PMOS 트랜지스터(106)의 역치 전압 Vtpe는 고온이 될수록 작아지는 특성을 가진다. 기준 전압 Vref는, 고온이 될수록 커지는 역치 전압 Vtnd와 고온이 될수록 작아지는 역치 전압 Vtpe를 가산한 전압이므로, 각각의 온도 특성이 상쇄되도록 하면, 온도 특성이 좋은 전압이 된다.
또한, NMOS 디플리션 트랜지스터(201)와 동일한 구성의 트랜지스터 n개를 접속함으로써 기준 전압 Vref는 (Vtnd×n+Vtpe)가 되어, 기준 전압 Vref의 전압치를 더 높게 할 수 있다.
이상 설명한 바와 같이, 제2 실시 형태의 기준 전압 회로는, NMOS 디플리션 트랜지스터(201, 202)의 소스 팔로워와 PMOS 트랜지스터(106)의 소스 팔로워를 이용함으로써, 온도 특성이 좋은 기준 전압을 출력할 수 있다. 또, 기준 전압의 전압치를, NMOS 디플리션 트랜지스터의 개수분 만큼 높게 할 수 있다.
＜제３ 실시 형태＞
도 3은, 제３ 실시 형태의 기준 전압 회로의 회로도이다. 도 1과의 차이는, PMOS 트랜지스터(301)를 추가한 점이다. 그 외에는 도 1과 동일하다.
제３ 실시 형태의 기준 전압 회로의 접속에 대해서 설명한다. PMOS 트랜지스터(301)는, 게이트 및 드레인은 PMSO 트랜지스터(106)의 소스에 접속되며, 소스는 출력 단자(102)에 접속된다. 그 외에는 도 1과 동일하다.
다음에, 제３ 실시 형태의 기준 전압 회로의 동작에 대해서 설명한다. NMOS 디플리션 트랜지스터(105)는, 정전류 회로(103)를 부하 전류로서 1단째의 소스 팔로워를 구성하고 있다. PMOS 트랜지스터(106, 301)는, 정전류 회로(104)를 부하 전류로서 2단째의 소스 팔로워를 구성하고 있다. NMOS 디플리션 트랜지스터(105)의 역치 전압의 절대치를 Vtnd, PMOS 트랜지스터(106, 301)의 역치 전압을 Vtpe로 한다.
전원 단자(101)에 전원 전압 VDD가 인가되면, NMOS 디플리션 트랜지스터(105)의 소스에는 전압 Vtnd가 발생한다. 이것은, NMOS 디플리션 트랜지스터(105)의 종횡비를 크게, 정전류 회로(103)의 전류치를 작게 함으로써 실현된다. PMOS 트랜지스터(106)는 게이트에 전압 Vtnd가 인가되기 때문에, 소스에는 전압(Vtnd+Vtpe)이 발생한다. 이것은, PMOS 트랜지스터(106)의 종횡비를 크게, 정전류 회로(104)의 전류치를 작게 함으로써 실현된다. PMOS 트랜지스터(301)는 게이트에 전압(Vtnd+Vtpe)이 인가되기 때문에, 소스에는 전압(Vtnd+Vtpe+Vtpe=Vtnd+Vtpe×2)이 발생한다. 이것은, PMOS 트랜지스터(301)의 종횡비를 크게 함으로써 실현된다. 출력 단자(102)에 발생하는 기준 전압을 Vref로 하면, Vref=Vtnd+Vtpe×2가 된다.
NMOS 디플리션 트랜지스터(105)는, 역치 전압의 절대치 Vtnd가 고온이 될수록 커지는 특성을 가진다. PMOS 트랜지스터(106, 301)는, 역치 전압 Vtpe가 고온이 될수록 작아지는 특성을 가진다. 기준 전압 Vref는, 고온이 될수록 커지는 역치 전압 Vtnd와 고온이 될수록 작아지는 역치 전압 Vtpe를 가산한 전압이므로, 각각의 온도 특성이 상쇄되도록 하면, 온도 특성이 좋은 전압이 된다.
또한, 제３ 실시 형태에서는 2개의 PMOS 트랜지스터를 이용하여 설명했지만 이 구성에 한정되지 않고, PMOS 트랜지스터의 수를 늘려 n개를 마찬가지로 접속함으로써 Vref는 (Vtnd+Vtpe×n)가 되어, 기준 전압 Vref의 전압치를 더 높게 할 수 있다. 또, PMOS 트랜지스터(301)는, 다이오드로 변경해도 동일한 효과가 얻어진다.
이상 설명한 바와 같이, 제３ 실시 형태의 기준 전압 회로는, NMOS 디플리션 트랜지스터(105)의 소스 팔로워와 PMOS 트랜지스터(106, 301)의 소스 팔로워를 이용함으로써, 온도 특성이 좋은 기준 전압 Vref를 출력할 수 있다. 또, 기준 전압 Vref의 전압치는, PMOS 트랜지스터의 개수분 만큼 높게 할 수 있다.
＜제４ 실시 형태＞
도 4는, 제４ 실시 형태의 기준 전압 회로의 회로도이다. 도 1과의 차이는, PMOS 트랜지스터(402)와 정전류 회로(401)를 추가한 점이다. 그 외에는 도 1과 동일하다.
제４ 실시 형태의 기준 전압 회로의 접속에 대해서 설명한다. PMOS 트랜지스터(402)는, 게이트는 PMOS 트랜지스터(106)의 소스에 접속되고, 드레인은 그라운드 단자(100)에 접속되며, 소스는 출력 단자(102)에 접속된다. 정전류 회로(401)은, 일방의 단자는 전원 단자(101)에 접속되며, 또 다른 일방의 단자는 출력 단자(102)에 접속된다. 그 외에는 도 1과 동일하다.
다음에, 제４ 실시 형태의 기준 전압 회로의 동작에 대해서 설명한다. NMOS 디플리션 트랜지스터(105)는 정전류 회로(103)를 부하 전류로서 1단째의 소스 팔로워를 구성하고 있다. PMOS 트랜지스터(106)는, 정전류 회로(104)를 부하 전류로서 2단째의 소스 팔로워를 구성하고 있다. PMOS 트랜지스터(402)는, 정전류 회로(401)를 부하 전류로서 3단째의 소스 팔로워를 구성하고 있다. NMOS 디플리션 트랜지스터(105)의 역치 전압의 절대치를 Vtnd, PMOS 트랜지스터(106, 402)의 역치 전압을 Vtpe로 한다.
전원 단자(101)에 전원 전압 VDD가 인가되면, NMOS 디플리션 트랜지스터(105)의 소스에는 전압 Vtnd가 발생한다. 이것은, NMOS 디플리션 트랜지스터(105)의 종횡비를 크게, 정전류 회로(103)의 전류치를 작게 함으로써 실현된다. PMOS 트랜지스터(106)는 게이트에 전압 Vtnd가 인가되기 때문에, 소스에는 전압(Vtnd+Vtpe)이 발생한다. 이것은, PMOS 트랜지스터(106)의 종횡비를 크게, 정전류 회로(104)의 전류치를 작게 함으로써 실현된다. PMOS 트랜지스터(402)는 게이트에 전압(Vtnd+Vtpe)이 인가되기 때문에, 소스에는 전압(Vtnd+Vtpe+Vtpe)=(Vtnd+Vtpe×2)가 발생한다. 이것은, PMOS 트랜지스터(402)의 종횡비를 크게, 정전류 회로(401)의 전류치를 작게 함으로써 실현된다. 출력 단자(102)에 발생하는 기준 전압을 Vref로 하면, Vref=Vtnd+Vtpe×2가 된다.
NMOS 디플리션 트랜지스터(105)의 역치 전압의 절대치 Vtnd는 고온이 될수록 커지는 특성을 가진다. PMOS 트랜지스터(106, 402)의 역치 전압 Vtpe는 고온이 될수록 작아지는 특성을 가진다. 이 때문에, 기준 전압 Vref는 고온이 될수록 커지는 Vtnd와 고온이 될수록 작아지는 Vtpe를 가산하여 온도 특성이 좋은 전압을 얻을 수 있다. 또, 기준 전압 Vref의 전압치를, Vtpe를 가산한 개수분 만큼 높게 할 수 있다.
또한, 제４ 실시 형태의 기준 전압 회로에서는, 3단째의 소스 팔로워를 추가했지만, 소스 팔로워의 단수를 더 늘려도 된다. 소스 팔로워를 n단 구성함으로써, 기준 전압 Vref는 (Vtnd+Vtpe×n)이 된다.
또, PMOS 트랜지스터를 추가하여 설명했지만 NMOS 트랜지스터를 추가하여 마찬가지로 접속해도 된다.
또, 그 외의 실시 형태의 기준 전압 회로에도, n단의 소스 팔로워를 추가하여 구성해도 동일한 효과가 얻어진다.
이상 설명한 바와 같이, 제４ 실시 형태의 기준 전압 회로는, NMOS 디플리션 트랜지스터(105)의 소스 팔로워와 PMOS 트랜지스터(106, 402)의 소스 팔로워를 이용함으로써, 온도 특성이 좋은 기준 전압 Vref를 출력할 수 있다. 또, 기준 전압 Vref의 전압치를, 소스 팔로워의 단수분 만큼 높게 할 수 있다.
＜제５ 실시 형태＞
도 5는, 제５ 실시 형태의 기준 전압 회로의 회로도이다. 도 1과의 차이는, 기동용의 NMOS 디플리션 트랜지스터(501)를 추가한 점이다. 그 외에는 도 1과 동일하다.
제５ 실시 형태의 기준 전압 회로의 접속에 대해서 설명한다. NMOS 디플리션 트랜지스터(501)는, 게이트는 PMOS 트랜지스터(106)의 게이트에 접속되며, 소스는 PMOS 트랜지스터(106)의 소스에 접속되고, 드레인은 전원 단자(101)에 접속된다. 그 외에는 도 1과 동일하다.
다음에, 제５ 실시 형태의 기준 전압 회로의 동작에 대해서 설명한다. 전원 단자(101)에 전원 전압 VDD가 인가되면, NMOS 디플리션 트랜지스터(501)의 게이트에는 전압 Vtnd가 인가되어, NMOS 디플리션 트랜지스터(501)로부터 출력 단자(102)로 전류가 흐른다. 이 전류에 의해 용량(107)이나 출력 단자(102)에 발생하는 기생 용량을 충전하기 때문에, 기준 전압 회로를 빠르게 기동시킬 수 있다.
또한, 제５ 실시 형태의 기준 전압 회로에서는, 도 1의 회로에 NMOS 디플리션 트랜지스터(501)를 추가한 구성을 이용하여 설명했지만, 그 외의 실시 형태의 회로에 추가해도 동일한 효과가 얻어진다.
이상 설명한 바와 같이, 제５ 실시 형태의 기준 전압 회로는, 온도 특성이 좋은 기준 전압을 출력할 수 있으며, 또한 기준 전압 회로를 빠르게 기동시킬 수 있다.
이상 설명한 바와 같이, 본 발명의 기준 전압 회로는, 온도 특성이 좋은 기준 전압을 출력할 수 있으며, 또한 기준 전압 회로를 빠르게 기동시킬 수 있다.
또한, NMOS 디플리션 트랜지스터(105)와 PMOS 트랜지스터(106)의 종횡비와, 정전류 회로(103)와 정전류 회로(104)의 전류치는, 각각의 트랜지스터의 온도 특성이 상쇄되도록 설정되면 되고, 종횡비를 크게 하는 것이나, 전류치를 작게 하는 것에 한정되는 것은 아니다.
또, 본 발명의 기준 전압 회로는, 각 트랜지스터의 도전형을 반대로 하여 구성해도, 동일한 효과가 얻어진다.
100 그라운드 단자 101 전원 단자
102 출력 단자 103, 104, 401 정전류 회로

Claims (6)

  1. 제1 정전류 회로와,
    소스가 상기 제1 정전류 회로에 접속되며, 1단째의 소스 팔로워로서 동작하는 제1 도전형의 제1 트랜지스터와,
    제2 정전류 회로와,
    게이트가 상기 제1 트랜지스터의 소스에 접속되며, 소스가 상기 제2 정전류 회로에 접속되고, 2단째의 소스 팔로워로서 동작하는 제2 도전형의 제2 트랜지스터와,
    상기 제2 트랜지스터의 소스에 접속되는 출력 단자를 구비하는 것을 특징으로 하는 기준 전압 회로.
  2. 청구항 1에 있어서,
    상기 기준 전압 회로는, 상기 제1 트랜지스터의 소스와 상기 제1 정전류 회로의 사이에 제1 도전형의 제３ 트랜지스터가 접속되는 것을 특징으로 하는 기준 전압 회로.
  3. 청구항 1에 있어서,
    상기 기준 전압 회로는, 상기 제2 트랜지스터의 소스와 상기 제2 정전류 회로의 사이에 게이트와 드레인이 접속된 제３ 트랜지스터가 접속되는 것을 특징으로 하는 기준 전압 회로.
  4. 청구항 1에 있어서,
    상기 기준 전압 회로는, 상기 제2 트랜지스터의 소스와 상기 제2 정전류 회로의 사이에 다이오드가 접속되는 것을 특징으로 하는 기준 전압 회로.
  5. 청구항 1 내지 청구항 4 중 어느 한 항에 있어서,
    상기 기준 전압 회로는,
    제３ 정전류 회로와,
    게이트가 상기 제2 정전류 회로에 접속되며, 소스가 상기 제３ 정전류 회로에 접속되고, 3단째의 소스 팔로워로서 동작하는 제2 도전형의 제４ 트랜지스터를 구비하는 것을 특징으로 하는 기준 전압 회로.
  6. 청구항 5에 있어서,
    상기 기준 전압 회로는,
    게이트가 상기 2단째 이후의 소스 팔로워의 입력에 접속되며, 소스가 상기 기준 전압 회로의 출력 단자에 접속된 기동용 트랜지스터를 구비하는 것을 특징으로 하는 기준 전압 회로.
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