JP2020035307A - 定電流回路 - Google Patents

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Abstract

【課題】低い製造コストでありながら、高電圧回路において良好な電流特性を有する定電流回路を提供する。【解決手段】第一の端子と第二の端子の間に直列に接続された高耐圧のデプレッション型ＮＭＯＳトランジスタと低耐圧のデプレッション型ＮＭＯＳトランジスタを備え、低耐圧のデプレッション型ＮＭＯＳトランジスタは直列に接続された第一のデプレッション型ＮＭＯＳトランジスタと第二のデプレッション型ＮＭＯＳトランジスタを備え、高耐圧のデプレッション型ＮＭＯＳトランジスタはゲートが第一のデプレッション型ＮＭＯＳトランジスタと第二のデプレッション型ＮＭＯＳトランジスタの接続点に接続されている構成とした。【選択図】図１

Description

本発明は、定電流回路に関する。
定電流回路は、高電圧回路においても良好な電流特性を有することが求められている。
図３に示す従来の定電流回路３００は、低耐圧のデプレッション型のＮＭＯＳトランジスタ３０と、高耐圧のデプレッション型のＮＭＯＳトランジスタ３１からなる。
ＮＭＯＳトランジスタ３０は、ソースとゲートが端子Ｎ２に接続され、ドレインがＮＭＯＳトランジスタ３１のソースに接続されている。ＮＭＯＳトランジスタ３１は、ゲートが端子Ｎ２に接続され、ドレインが端子Ｎ１に接続されている。
定電流回路３００は、ＮＭＯＳトランジスタ３０のドレイン・ソース間電圧がＮＭＯＳトランジスタ３１の閾値の絶対値以下に制限されるので、ＮＭＯＳトランジスタ３０のチャネル長変調効果に起因する電流の変動を低減することが出来、安定した定電流を得ることが可能である（例えば、特許文献１参照）。
特開２００５−２２２３０１号公報
しかしながら、従来の定電流回路３００は、定電流回路として動作するためには、高耐圧のＮＭＯＳトランジスタ３１の閾値の絶対値は、低耐圧のＮＭＯＳトランジスタ３０の閾値の絶対値より大きい必要がある。即ち、高耐圧のＮＭＯＳトランジスタ３１の閾値に制約があるため、同様の高耐圧のＮＭＯＳトランジスタと異なる閾値であった場合に、閾値の異なる高耐圧のＮＭＯＳトランジスタを設けるプロセスを必要とする。このため、従来の定電流回路３００は、製造コストが高くなるという課題がある。
本発明は、上記の課題を解決するためになされたものであり、低い製造コストでありながら、高電圧回路において良好な電流特性を有する定電流回路を提供することを目的とする。
本発明の定電流回路は、
ドレインが第一の端子に接続された高耐圧のデプレッション型ＮＭＯＳトランジスタと、
ドレインが前記高耐圧のデプレッション型ＮＭＯＳトランジスタのソースに接続され、ソースが第二の端子に接続された低耐圧のデプレッション型ＮＭＯＳトランジスタを備えた定電流回路であって、
前記低耐圧のデプレッション型ＮＭＯＳトランジスタは、直列に接続された第一のデプレッション型ＮＭＯＳトランジスタと第二のデプレッション型ＮＭＯＳトランジスタを備え、
前記高耐圧のデプレッション型ＮＭＯＳトランジスタは、ゲートが前記第一のデプレッション型ＮＭＯＳトランジスタと前記第二のデプレッション型ＮＭＯＳトランジスタの接続点に接続されていることを特徴とする。
本発明の定電流回路は、高耐圧のデプレッション型ＮＭＯＳトランジスタのゲートを低耐圧の第一のデプレッション型ＮＭＯＳトランジスタと低耐圧の第二のデプレッション型ＮＭＯＳトランジスタの接続点に接続することで、高耐圧のデプレッション型ＮＭＯＳトランジスタのゲート電圧を高くすることが出来る。従って、低耐圧のデプレッション型ＮＭＯＳトランジスタが飽和動作するための高耐圧のデプレッション型ＮＭＯＳトランジスタの閾値の限定条件を無くすこと可能となり、製造コストを低くすることが出来る。
本発明の実施形態の定電流回路を示す回路図である。 本実施形態の定電流回路の他の例を示す回路図である。 従来の定電流回路を示す回路図である。
以下、図面を参照しながら本発明の実施形態について説明する。
本発明の実施形態の定電流回路１００は、低耐圧のデプレッション型のＮＭＯＳトランジスタ１０、１１と、高耐圧のデプレッション型のＮＭＯＳトランジスタ１２とを備えている。
ＮＭＯＳトランジスタ１０は、ソースとゲートが端子Ｎ２に接続され、ドレインがＮＭＯＳトランジスタ１１のソースに接続されている。ＮＭＯＳトランジスタ１１は、ゲートが端子Ｎ２に接続され、ドレインがＮＭＯＳトランジスタ１２のソースに接続されている。ＮＭＯＳトランジスタ１２は、ゲートがＮＭＯＳトランジスタ１０のドレインに接続され、ドレインが端子Ｎ１に接続されている。
本実施形態の定電流回路１００において、ＮＭＯＳトランジスタ１１が飽和動作するためには、式（１）を満たす必要がある。
ＶＤ１１−ＶＮ２＞ＶＧ１１−ＶＮ２−ＶＴＨ１０＿１１ （１）
ここで、ＶＤ１１はＮＭＯＳトランジスタ１１のドレイン電圧、ＶＮ２は端子Ｎ２の電圧、ＶＧ１１はＮＭＯＳトランジスタ１１のゲート電圧、ＶＴＨ１０＿１１はＮＭＯＳトランジスタ１０とＮＭＯＳトランジスタ１１を一つのＮＭＯＳトランジスタとした場合の閾値電圧である。
また、ＮＭＯＳトランジスタ１１のドレイン電圧ＶＤ１１は、式（２）となる。
ＶＤ１１−ＶＮ２＝ＶＧ１２−ＶＮ２−ＶＴＨ１２ （２）
ここで、ＶＧ１２はＮＭＯＳトランジスタ１２のゲート電圧、ＶＴＨ１２はＮＭＯＳトランジスタ１２の閾値電圧である。
ＮＭＯＳトランジスタ１１のゲートは端子Ｎ２に接続されているので、式（１）と式（２）から式（３）を得る。
ＶＧ１２−ＶＮ２＞ＶＴＨ１２−ＶＴＨ１０＿１１ （３）
定電流回路１００は、ＮＭＯＳトランジスタ１２のゲート電圧ＶＧ１２をＮＭＯＳトランジスタ１０のドレインから取る構成としたので、例えば閾値電圧ＶＴＨ１２が閾値電圧ＶＴＨ１０＿１１より高くても式（３）を満たすことが出来る。従って、式（１）を満足するので、ＮＭＯＳトランジスタ１１を飽和動作させることが出来る。
以上説明したように、本実施形態の定電流回路１００は、低耐圧のＮＭＯＳトランジスタを、ＮＭＯＳトランジスタ１０とＮＭＯＳトランジスタ１１に分割して、高耐圧のＮＭＯＳトランジスタ１２のゲート電圧をその接続点から取る構成としたので、ＮＭＯＳトランジスタ１１が飽和動作するためのＮＭＯＳトランジスタ１２の閾値電圧の限定条件が大幅に緩和される。
なお、閾値電圧ＶＴＨ１２と閾値電圧ＶＴＨ１０＿１１の関係から、ＮＭＯＳトランジスタ１１の飽和動作が厳しい場合は、低耐圧のＮＭＯＳトランジスタの分割数を増やしてＮＭＯＳトランジスタ１２のゲート電圧をより高い電圧から取るようにするか、または、低耐圧のＮＭＯＳトランジスタのＬ長においてＮＭＯＳトランジスタ１０の比を大きくしても良い。
図２は、本実施形態の定電流回路の他の例を示す回路図である。定電流回路２００において、定電流回路１００と異なる点は、低耐圧のＮＭＯＳトランジスタのゲートを端子Ｎ３に接続したことである。即ち、定電流回路２００は、低耐圧のＮＭＯＳトランジスタのゲートにソースとは別の電圧が印加される。
本実施形態の定電流回路２００は、式（１）と式（２）から式（４）になる。
ＶＧ１２＞ＶＧ１１＋ＶＴＨ１２−ＶＴＨ１０＿１１ （４）
この場合は、定電流回路１００に比べて、電圧ＶＧ１１だけ条件が厳しくなるが、ＮＭＯＳトランジスタ１２のゲート電圧をより高い電圧から取るようにすることで、対応することが出来る。即ち、高耐圧のＮＭＯＳトランジスタの閾値を変更することなく、低耐圧のＮＭＯＳトランジスタを飽和動作させることが可能である。
以上、本発明の実施形態について説明したが、本発明は上記実施形態に限定されず、本発明の趣旨を逸脱しない範囲において種々の変更が可能である。
１０、１１ 低耐圧のデプレッション型ＮＭＯＳトランジスタ
１２ 高耐圧のデプレッション型ＮＭＯＳトランジスタ

Claims (3)

  1. ドレインが第一の端子に接続された高耐圧のデプレッション型ＮＭＯＳトランジスタと、
    ドレインが前記高耐圧のデプレッション型ＮＭＯＳトランジスタのソースに接続され、ソースが第二の端子に接続された低耐圧のデプレッション型ＮＭＯＳトランジスタを備えた定電流回路であって、
    前記低耐圧のデプレッション型ＮＭＯＳトランジスタは、直列に接続された第一のデプレッション型ＮＭＯＳトランジスタと第二のデプレッション型ＮＭＯＳトランジスタを備え、
    前記高耐圧のデプレッション型ＮＭＯＳトランジスタは、ゲートが前記第一のデプレッション型ＮＭＯＳトランジスタと前記第二のデプレッション型ＮＭＯＳトランジスタの接続点に接続されている
    ことを特徴とする定電流回路。
  2. 前記第一のデプレッション型ＮＭＯＳトランジスタと前記第二のデプレッション型ＮＭＯＳトランジスタのゲートが前記第二の端子に接続されている
    ことを特徴とする請求項１に記載の定電流回路。
  3. 前記第一のデプレッション型ＮＭＯＳトランジスタと前記第二のデプレッション型ＮＭＯＳトランジスタのゲートが第三の端子に接続されている
    ことを特徴とする請求項１に記載の定電流回路。
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