JPS62248308A - 入力パツフア回路 - Google Patents
入力パツフア回路Info
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- JPS62248308A JPS62248308A JP61091551A JP9155186A JPS62248308A JP S62248308 A JPS62248308 A JP S62248308A JP 61091551 A JP61091551 A JP 61091551A JP 9155186 A JP9155186 A JP 9155186A JP S62248308 A JPS62248308 A JP S62248308A
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- 239000004065 semiconductor Substances 0.000 description 4
- 238000004519 manufacturing process Methods 0.000 description 3
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- 239000003990 capacitor Substances 0.000 description 1
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/003—Modifications for increasing the reliability for protection
- H03K19/00369—Modifications for compensating variations of temperature, supply voltage or other physical parameters
- H03K19/00384—Modifications for compensating variations of temperature, supply voltage or other physical parameters in field effect transistor circuits
Landscapes
- Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
- Mathematical Physics (AREA)
- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野］
不発明は絶縁ゲー）［界効果型トランジスタ（以下Ｍ
ＯＳ Ｆ Ｅ Ｔと略す）を用いた半導体集積回路に２
いて、ＴＴＬレベルでも用いる入カメくツファ回路のロ
ジックレベルの安定化に関する。
ＯＳ Ｆ Ｅ Ｔと略す）を用いた半導体集積回路に２
いて、ＴＴＬレベルでも用いる入カメくツファ回路のロ
ジックレベルの安定化に関する。
［従来技術］
従来の入力バッファ回路の例としては第３図。
第４［株］、第５図のような回路がある。第３図、第４
図はＣＭＯ８集猛回路における例で、第３図はインバー
タ回路、第４図はＮＯＲ回路からなる入力バッファ回路
であり、第５図はデプレションＭＯ８ＦＩ！ｉＴを負荷
として用いるＮＭＯ８集積回路におけるイノ・・−夕回
路である。
図はＣＭＯ８集猛回路における例で、第３図はインバー
タ回路、第４図はＮＯＲ回路からなる入力バッファ回路
であり、第５図はデプレションＭＯ８ＦＩ！ｉＴを負荷
として用いるＮＭＯ８集積回路におけるイノ・・−夕回
路である。
さて従来の入力バッファ回路の例である第３図や第４図
の回路の場合ではロジックレベルが電源電圧によって変
動するので、ＴＴＬレベルで用いるようなときには電源
電圧を広範囲で使用するとロジックレベルｄｌＴＴＬレ
ベルから外れてし１うということがあつ之。また過渡電
流等の雑音によって電源電圧が変動すると前述した場合
と同様の理由により誤動作することがあった。また第５
図のＮＭＯ８構成によるインバータ回路の場仕、デプレ
ションＭＯ８ＦＥＴが一種の定電流回路の役目をしてい
る究め電源電圧が変化してもロジックレベルは変らない
ので前述し之ような開−はないが、デプレションＭＯ８
Ｆ’ＥＴを用いているのでこの入力バツフア回路は入力
信号が正極の電源電位まで振りきっても電流が流れる・
つ１シ消費電流が大きい。そしてこの消費１に流は入力
バッファ回路としての応答性を高めようとすればする程
大きくなる。また０Ｍ０８回路では一般にデプレション
のＭＯＳＦＥＴを原則的には用いないのでこの入力バツ
フア回路の為にデプレションＭＯ８ＩＩ’ｌ！ｉＴを用
いようとすれば製造工程が増加し、コストアップにつな
がるという問題点があった。
の回路の場合ではロジックレベルが電源電圧によって変
動するので、ＴＴＬレベルで用いるようなときには電源
電圧を広範囲で使用するとロジックレベルｄｌＴＴＬレ
ベルから外れてし１うということがあつ之。また過渡電
流等の雑音によって電源電圧が変動すると前述した場合
と同様の理由により誤動作することがあった。また第５
図のＮＭＯ８構成によるインバータ回路の場仕、デプレ
ションＭＯ８ＦＥＴが一種の定電流回路の役目をしてい
る究め電源電圧が変化してもロジックレベルは変らない
ので前述し之ような開−はないが、デプレションＭＯ８
Ｆ’ＥＴを用いているのでこの入力バツフア回路は入力
信号が正極の電源電位まで振りきっても電流が流れる・
つ１シ消費電流が大きい。そしてこの消費１に流は入力
バッファ回路としての応答性を高めようとすればする程
大きくなる。また０Ｍ０８回路では一般にデプレション
のＭＯＳＦＥＴを原則的には用いないのでこの入力バツ
フア回路の為にデプレションＭＯ８ＩＩ’ｌ！ｉＴを用
いようとすれば製造工程が増加し、コストアップにつな
がるという問題点があった。
そこで不発明は以上の間１点を解決すぺ（、ロジックレ
ベルが電源電圧によって変動せず、また過渡電流による
雑音に対しても強く、ま念ＰチャネルとＮチャネルのＭ
Ｏ日ＩＰＫＴがそれぞれ１種のスレッショルド電圧を持
つ通常のＣ！ＭＯ８半導体集積回路の製造工程で実境で
きる入力／＜１７７回路を提供することにある。
ベルが電源電圧によって変動せず、また過渡電流による
雑音に対しても強く、ま念ＰチャネルとＮチャネルのＭ
Ｏ日ＩＰＫＴがそれぞれ１種のスレッショルド電圧を持
つ通常のＣ！ＭＯ８半導体集積回路の製造工程で実境で
きる入力／＜１７７回路を提供することにある。
不発明の入カバツファ回ｋｌｉ！Ｉは
ａ） Ｍ ０８ Ｆ Ｎ Ｔを用いた半導体集積回路
におい゛て ｂ）第１の電源電極にソースを接続した第１の導電型の
第１のＭＯＳＦＥＴと。
におい゛て ｂ）第１の電源電極にソースを接続した第１の導電型の
第１のＭＯＳＦＥＴと。
Ｃ）ゲートとドレインを互いに接続した第１の導ｍｉｏ
第２のＭＯ８Ｆ１ｃＴと。
第２のＭＯ８Ｆ１ｃＴと。
ｄ）ソースを第２の電源電極に接続し、ま九ゲートとド
レインを互いに接続した第２の導電型の第５のＭＯ８Ｉ
ＰコＴと。
レインを互いに接続した第２の導電型の第５のＭＯ８Ｉ
ＰコＴと。
リ ソースを第１の電源電極に接続し、ゲートとドレイ
ンとを互いに接続した第１の導電型の第Ａ ＯＭ ＯＳ
Ｐ ］！！ Ｔと。
ンとを互いに接続した第１の導電型の第Ａ ＯＭ ＯＳ
Ｐ ］！！ Ｔと。
ｆ）ソースを第２の電源電極に接続した第２の導ｉＩｃ
型の第５ＪＭ０８ＩＰＦ！Ｔと、ｇ）ソースを第１の電
源電極に接続した第１の導電型の第６のＭＯＥＩＩＰＥ
Ｔと。
型の第５ＪＭ０８ＩＰＦ！Ｔと、ｇ）ソースを第１の電
源電極に接続した第１の導電型の第６のＭＯＥＩＩＰＥ
Ｔと。
ｈ）ソースを前記第６のＭ ＯＳＩＦ １！ｉ Ｔ’の
ドレインに接・読し九＠１の導電型の第７のＭＯＳＦＥ
Ｔと。
ドレインに接・読し九＠１の導電型の第７のＭＯＳＦＥ
Ｔと。
１）ソースを第２の電源電極に接続し九第２の導電型の
第８のＭＯＳＦＥＴとからなり。
第８のＭＯＳＦＥＴとからなり。
ｊ）第１のＭＯＥＩＩＰＥＴのゲートは第４のＭＯ８Ｆ
’ＥＴのドレインに接続され、第１のＭＯＳＦＥＴのド
レインと第２のＭＯＳＦＥＴのソースが接続され、第２
（７）ＭＯ８ＰＫＴＣ）ドレインと第３（７）ＭＯ８Ｆ
Ｋ’ｌ’のドレインが接続され、第４のＭＯ８？ＦＸＴ
のドレインと第５のＭＯＳＦＥＴのドレインが接続され
、第５のＭＯＳＦＥＴのゲートは第１Ｃ７）ＭＯ８ＩＦ
ＥＴのドレインに接続され、第６のＭＯＩＩＩＩＦＥＴ
のゲートは第４のＭＯ８Ｆ’ＥＴのドレインに接続され
ている。以上の接続によって第１．第２．第３、第４、
第３、第６のＭＯ８ＦＫＴＫよって第６のＭＯＳＦＥＴ
を定電流源とする定電流回路を１１５２ Ｌ。
’ＥＴのドレインに接続され、第１のＭＯＳＦＥＴのド
レインと第２のＭＯＳＦＥＴのソースが接続され、第２
（７）ＭＯ８ＰＫＴＣ）ドレインと第３（７）ＭＯ８Ｆ
Ｋ’ｌ’のドレインが接続され、第４のＭＯ８？ＦＸＴ
のドレインと第５のＭＯＳＦＥＴのドレインが接続され
、第５のＭＯＳＦＥＴのゲートは第１Ｃ７）ＭＯ８ＩＦ
ＥＴのドレインに接続され、第６のＭＯＩＩＩＩＦＥＴ
のゲートは第４のＭＯ８Ｆ’ＥＴのドレインに接続され
ている。以上の接続によって第１．第２．第３、第４、
第３、第６のＭＯ８ＦＫＴＫよって第６のＭＯＳＦＥＴ
を定電流源とする定電流回路を１１５２ Ｌ。
ｋ）第７のＭＯ８ＦＩ！Ｔと第８のＭＯＥＩＦ’Ｆ！Ｔ
のゲートをともに入力信号端子に接続し、ドレインを互
いに接続することによって、第６のＭＯ８ＦＩＴを定電
流源とするＣＭＯＳインバータ回路を第７．第８のＭＯ
８？ＥＴによって構成することを特徴とする。
のゲートをともに入力信号端子に接続し、ドレインを互
いに接続することによって、第６のＭＯ８ＦＩＴを定電
流源とするＣＭＯＳインバータ回路を第７．第８のＭＯ
８？ＥＴによって構成することを特徴とする。
本発明の上記のｌＩ故によれば第１〜第６のＭＯＳＦＥ
Ｔからなる定［光回路の定電流源によって第７．第８の
ＭＯＳＦＥＴからなるＣＭＯＳインバータ回路を動作さ
せるので電源電圧が変動してもロジックレベルの一定し
念入カパツファ回路が実現する。
Ｔからなる定［光回路の定電流源によって第７．第８の
ＭＯＳＦＥＴからなるＣＭＯＳインバータ回路を動作さ
せるので電源電圧が変動してもロジックレベルの一定し
念入カパツファ回路が実現する。
第１図は本発明の実施例を示す回路図である０第１図の
回路においてＰ型ＭＯ８ＦＥＴ１１のソースは正極の電
源電位である＋ＶＤＤに接続され。
回路においてＰ型ＭＯ８ＦＥＴ１１のソースは正極の電
源電位である＋ＶＤＤに接続され。
ドレインはＰ型ＭＯ８ＦＩＣＴ １２のソースに接続さ
れている。Ｐ型ＭＯ８ＦＥＴ １２のゲートとドレイン
は互いに接続され、ドレインはまたＮ型ＭＯ８ＦＫＴ１
３のドレインに接続されている。
れている。Ｐ型ＭＯ８ＦＥＴ １２のゲートとドレイン
は互いに接続され、ドレインはまたＮ型ＭＯ８ＦＫＴ１
３のドレインに接続されている。
Ｎ、ｄＭＯ８ＦＫＴ１３１７）ソースは負極の電源１位
である一Ｖｓｓに接続され、ゲートとドレインは互いに
接続されている。Ｐ型ＭＯ８ＩＦＩＩｉＴ Ｉ Ａのソ
ースは＋７Ｉｎに接続され、ゲートとドレインは互いに
接続され、ドレインはま九Ｎ型ＭＯ８ｔ兄Ｔ１７５のド
レイン及びＰ型ＭＯ８Ｆ’ＥＴ １１のゲートに接続さ
れている。Ｎ型ＭＯ８７ＫＴ １５０ソースは−Ｖｓ＋
ｓに接続され、ゲートｄ Ｐ ｆｉＭＯ８ＦＫＴ１１の
ドレインに接続されている。Ｐ型ＭＯ８ＦＥＴ１６のソ
ースは＋ＶＤＤに接続され、ゲートはＰ型ＭＯ８ＩＦＫ
Ｔ １４のドレインに接続されている。
である一Ｖｓｓに接続され、ゲートとドレインは互いに
接続されている。Ｐ型ＭＯ８ＩＦＩＩｉＴ Ｉ Ａのソ
ースは＋７Ｉｎに接続され、ゲートとドレインは互いに
接続され、ドレインはま九Ｎ型ＭＯ８ｔ兄Ｔ１７５のド
レイン及びＰ型ＭＯ８Ｆ’ＥＴ １１のゲートに接続さ
れている。Ｎ型ＭＯ８７ＫＴ １５０ソースは−Ｖｓ＋
ｓに接続され、ゲートｄ Ｐ ｆｉＭＯ８ＦＫＴ１１の
ドレインに接続されている。Ｐ型ＭＯ８ＦＥＴ１６のソ
ースは＋ＶＤＤに接続され、ゲートはＰ型ＭＯ８ＩＦＫ
Ｔ １４のドレインに接続されている。
以上のＭ０８Ｆ’ＥＴ１１，１２．１３，１４゜１５．
１６によっテ後述するよりにＭＯ８１Ｐ］！：Ｔ１６を
定電流源とする定電流回路を構成する。Ｐ型ＭＯ８ＦＩ
Ｉ！Ｔ １７のソースは定電流源であるＰ型ＭＯ８’Ｉ
ＰＩＣ７１６０ドレインに接続され１Ｍ型ＭＯ８？ＥＴ
Ｉ Ｂの７−ＸＨ−７８！ＩＫ接続され。
１６によっテ後述するよりにＭＯ８１Ｐ］！：Ｔ１６を
定電流源とする定電流回路を構成する。Ｐ型ＭＯ８ＦＩ
Ｉ！Ｔ １７のソースは定電流源であるＰ型ＭＯ８’Ｉ
ＰＩＣ７１６０ドレインに接続され１Ｍ型ＭＯ８？ＥＴ
Ｉ Ｂの７−ＸＨ−７８！ＩＫ接続され。
Ｉ’ｆｉＭＯＥＩＦＩ！ｉＴ１’ｆ７とＮ型Ｍ０８ＦＩ
？１８Ｏゲート、及びドレインは共通に接続されている
。
？１８Ｏゲート、及びドレインは共通に接続されている
。
以上のＭＯ８ＦＥＴ１７．１８によってＭＯ８Ｆ１！！
Ｔ１６を定電流源としたＭＯ日インバータ回路が構成さ
れる。−１７ｔＭＯ１３Ｆ１！：Ｔ Ｉ ７ 、１８の
共通に接続されたゲートは入力信号端子１９に接続され
ていて集積回路外部からの信号を受けるこ七になる。セ
して入力８フフ７回路としての出力端子２０から出力信
号を出すつ以上のＭＯ８ＰＥＴ１１．１２．１＝、１４
．１５，１６．１７゜１８が問題点を解決する為の手段
における第１゜第２．第３．第一。第５．第６．第７．
第８のＭ０８Ｆ］ｎＴにそれぞれ対応している。さてＰ
型Ｍ０８？ｌＴ１１，１２．１４，１６．１７１７）：
１ンタクタンス定数βをそれぞれβＰ１．−−０βＦ、
。
Ｔ１６を定電流源としたＭＯ日インバータ回路が構成さ
れる。−１７ｔＭＯ１３Ｆ１！：Ｔ Ｉ ７ 、１８の
共通に接続されたゲートは入力信号端子１９に接続され
ていて集積回路外部からの信号を受けるこ七になる。セ
して入力８フフ７回路としての出力端子２０から出力信
号を出すつ以上のＭＯ８ＰＥＴ１１．１２．１＝、１４
．１５，１６．１７゜１８が問題点を解決する為の手段
における第１゜第２．第３．第一。第５．第６．第７．
第８のＭ０８Ｆ］ｎＴにそれぞれ対応している。さてＰ
型Ｍ０８？ｌＴ１１，１２．１４，１６．１７１７）：
１ンタクタンス定数βをそれぞれβＰ１．−−０βＦ、
。
βＰｅ、βＦ、とし、スレッシコルド電圧をともにＶＴ
ｐとする。またＮ型ＭＯ８Ｐ１１ｆ？１５．１５．１８
のコンダクタンス定数βをそれぞれβＮ１．β舊、。
ｐとする。またＮ型ＭＯ８Ｐ１１ｆ？１５．１５．１８
のコンダクタンス定数βをそれぞれβＮ１．β舊、。
βＮ１．とし、スレッシールド電圧をともにＶ″ｒＭと
する。！７ｊＭ０８ＦＩＣ？１１ ．１２．１３に流れ
る電流を工、、ＭＯ８１ＭＣ’ｒ Ｉ ＆ 、 １５に
流れる電流をＩ、、ＭＯ８ＩＦＩＩｆ’ｆ’ｌｌＣ流れ
るｉｉ流を工。とする。
する。！７ｊＭ０８ＦＩＣ？１１ ．１２．１３に流れ
る電流を工、、ＭＯ８１ＭＣ’ｒ Ｉ ＆ 、 １５に
流れる電流をＩ、、ＭＯ８ＩＦＩＩｆ’ｆ’ｌｌＣ流れ
るｉｉ流を工。とする。
−ｉ７’ｊＭ０８１ＰＩＴ１１のト０レインノ醒位をＶ
ａｌとし、ＭＯＥＩＦ！！！Ｔ１４のドレインの電位を
Ｖａ、とｔ、、ＭＯＳＦＥＴ １５ｆ）ドＬ／イン電圧
をｖ−とし−Ｔａｇを基本の０電位とする。そして各Ｍ
Ｏ８ＦＥＴが飽和条件で動作する７Ｄｎ 、β、スレッ
ショルド電圧の範囲内で次式が成シ九つ。
ａｌとし、ＭＯＥＩＦ！！！Ｔ１４のドレインの電位を
Ｖａ、とｔ、、ＭＯＳＦＥＴ １５ｆ）ドＬ／イン電圧
をｖ−とし−Ｔａｇを基本の０電位とする。そして各Ｍ
Ｏ８ＦＥＴが飽和条件で動作する７Ｄｎ 、β、スレッ
ショルド電圧の範囲内で次式が成シ九つ。
工、＝ｒ／ＩＰｔ （７１）１）−７Ｇ、−ＶＴｐ）−
、β’ｔ （Ｖｒｋ、−Ｖａ、−ＶＴｐ）ｔ＝−７ｐｍ
、＜ｖａ、−ｖ〒り宜 ニーＴ７９ｐ４（Ｖｎ＋ｏ−ｖＧ、−Ｔｒｙ）” ＝７
βｗ、（ｖｏ、−ｖ？す２工、上βＦ、（ＶＤｎ−ｖｅ
、−Ｖｔｐ戸これらの式を解くことにより。
、β’ｔ （Ｖｒｋ、−Ｖａ、−ＶＴｐ）ｔ＝−７ｐｍ
、＜ｖａ、−ｖ〒り宜 ニーＴ７９ｐ４（Ｖｎ＋ｏ−ｖＧ、−Ｔｒｙ）” ＝７
βｗ、（ｖｏ、−ｖ？す２工、上βＦ、（ＶＤｎ−ｖｅ
、−Ｖｔｐ戸これらの式を解くことにより。
エ。＝−βＰ、・（上戸・Ｖ〒２
２ Ｂｅ
工、 ＝ −１３ｘ、 −（−ＡＬ）” −Ｖｔｐ”２
Ｂ。
Ｂ。
工、＝−βｐ４． （−ＡＬ）１ 、７゛ｒｉ＋２２
Ｂ。
Ｂ。
となる。但し。
とする。
さて、工。のｔ流を表わす式はコンダクタンス定数βと
スレッショルド１圧ｖＴＰで表わされ、電源電圧ＶＤＤ
を含まない（Ｄｔ’ＰｆｉＭＯ１３ＦＩｌ：Ｔ １６は
定電流源になっていることがわかる。次にＰ型ＭＯ８Ｉ
ＰＫＴ １ｂのドレインの電位をｖｏとし。
スレッショルド１圧ｖＴＰで表わされ、電源電圧ＶＤＤ
を含まない（Ｄｔ’ＰｆｉＭＯ１３ＦＩｌ：Ｔ １６は
定電流源になっていることがわかる。次にＰ型ＭＯ８Ｉ
ＰＫＴ １ｂのドレインの電位をｖｏとし。
ＭＯＳＦＥＴ １７．１８からなる０Ｍ０６１インバ一
タ回路のロジックレベルを７ｏｚとすればＭＯ８ＩＦＩ
ＩｉＴ１７とＭＯ８ＦＥＴ１８の電流供給能力が等しく
なるいわゆるロジックレベルに入力信号端子１９の電位
がなったとき次式が成シ立つ、■。＝上β’ａ （”）
” ・ｖテｙ１２ Ｂ。
タ回路のロジックレベルを７ｏｚとすればＭＯ８ＩＦＩ
ＩｉＴ１７とＭＯ８ＦＥＴ１８の電流供給能力が等しく
なるいわゆるロジックレベルに入力信号端子１９の電位
がなったとき次式が成シ立つ、■。＝上β’ａ （”）
” ・ｖテｙ１２ Ｂ。
＝−βＦ＞（Ｖ６−ＶＧＬ−ｖＴＦ戸＝７βＭ、（ＶＧ
ｚ−Ｖ？す２以上の式を解くと。
ｚ−Ｖ？す２以上の式を解くと。
となる。ここで７ＯＬの式をみるとコンダクタンス定数
βとスレッショルド電圧で表わされているので入力バッ
ファ回路としてのロジックレベルは電源電圧に無関係な
一定値をとることがわかる。またコンダクタンス定数の
比を変えることにより。
βとスレッショルド電圧で表わされているので入力バッ
ファ回路としてのロジックレベルは電源電圧に無関係な
一定値をとることがわかる。またコンダクタンス定数の
比を変えることにより。
ロジックレベルＶＧＩ−の１直をｇ１整できることがわ
かる。まｔ第、１図の回路において工、及び工、の電流
が流れるがＭＯ１３ＩＦ１ｆｉＴ１１，１２，１３，１
４゜１５は’Ｔｌａ、の電位を作れば良いのであるから
工、及び工、の電流値は事実上無視できるまで絞ること
が出来る。
かる。まｔ第、１図の回路において工、及び工、の電流
が流れるがＭＯ１３ＩＦ１ｆｉＴ１１，１２，１３，１
４゜１５は’Ｔｌａ、の電位を作れば良いのであるから
工、及び工、の電流値は事実上無視できるまで絞ること
が出来る。
第２因の回路は第１図の回路の一部を費えたものであり
、定電流回路の構成は第１図の回路と同様にＭＯ８ＩＦ
Ｉ！ｆＴ１１ 、１２．１５．Ｉ Ａ、 １５゜１６か
らなり、また第１図の回路の０Ｍ０Ｓインバ一タ回路の
代りにＰ型ＭＯ８ＩＦｍ！！’ｌ”２１．２２とＮ型Ｍ
０８！ＦＩＴ２５．２１からなる１ｉＯＲ回路を用いた
ものである。制御信号端子２５に低レベルの電位が加え
られ入力信号端子２６に信号を児えるとＮＯＲ回路の場
曾もほぼ同じ動作でロジックレベルが電源電圧に依存し
ない１ｉＯＲ型の入力バッファ回路が実現する。また同
様に０ＭＯ８インバータ回路の代りにＩＩＴＡＮＤ回路
を用いたＨＡＮＤ型の入力バッファ回路も同様に出来る
。
、定電流回路の構成は第１図の回路と同様にＭＯ８ＩＦ
Ｉ！ｆＴ１１ 、１２．１５．Ｉ Ａ、 １５゜１６か
らなり、また第１図の回路の０Ｍ０Ｓインバ一タ回路の
代りにＰ型ＭＯ８ＩＦｍ！！’ｌ”２１．２２とＮ型Ｍ
０８！ＦＩＴ２５．２１からなる１ｉＯＲ回路を用いた
ものである。制御信号端子２５に低レベルの電位が加え
られ入力信号端子２６に信号を児えるとＮＯＲ回路の場
曾もほぼ同じ動作でロジックレベルが電源電圧に依存し
ない１ｉＯＲ型の入力バッファ回路が実現する。また同
様に０ＭＯ８インバータ回路の代りにＩＩＴＡＮＤ回路
を用いたＨＡＮＤ型の入力バッファ回路も同様に出来る
。
また第１図の回路は−７８８を基塩にし友場会に一定の
ロジックレベルが得られる回路であったがＰ型ＭＯＥＩ
ＩＰＩ！！’ｒとＮ型ＭＯ８？ＩＩｆ’ｌ’及び互いの
位置関係を入れ替えれば＋７１１Ｄを基醜にした場合に
一定のロジックレベルとなる入力バッファ回路が得られ
る。
ロジックレベルが得られる回路であったがＰ型ＭＯＥＩ
ＩＰＩ！！’ｒとＮ型ＭＯ８？ＩＩｆ’ｌ’及び互いの
位置関係を入れ替えれば＋７１１Ｄを基醜にした場合に
一定のロジックレベルとなる入力バッファ回路が得られ
る。
以上１本発明によればロジックレベルが電源電圧によっ
て変動しないので広範な動作電源電圧で安定したロジッ
クレベルを持つ入力バッファ回路を提供するという効果
がある。またロジックレベルが電源電圧によって変動し
ないので過渡電流等の雑音に対しても誤動作しない入力
バッファ回路が得うレるという効果がある。ま念スレツ
、シ目ルド電圧としてはＶ？ア、７口とそれぞれＰチャ
不ルベチャ不ルスレッシ田ルド峨圧を１種づつしか必要
としないので１例えばデプレシ１ノ型トランジスタを設
けるというような製造プロセスの複雑化ヤコストアップ
を必要とぜず１通常のＣＭ ＯＥ１半導体集積回路で作
れるという効果がある、
て変動しないので広範な動作電源電圧で安定したロジッ
クレベルを持つ入力バッファ回路を提供するという効果
がある。またロジックレベルが電源電圧によって変動し
ないので過渡電流等の雑音に対しても誤動作しない入力
バッファ回路が得うレるという効果がある。ま念スレツ
、シ目ルド電圧としてはＶ？ア、７口とそれぞれＰチャ
不ルベチャ不ルスレッシ田ルド峨圧を１種づつしか必要
としないので１例えばデプレシ１ノ型トランジスタを設
けるというような製造プロセスの複雑化ヤコストアップ
を必要とぜず１通常のＣＭ ＯＥ１半導体集積回路で作
れるという効果がある、
第１図、第２図は本発明の実施例を示す回路１第５１．
第４図、第５図は従来の人カバツ７ア回路の例を示す回
路■である。 １１，１２，１４，１６，１７，２１．２２・・・Ｐ型
ＭＯ８ＦＫＴ １５．１５．１８，２３．２４・Ｎ型ＭＯＢＥｊＴ １９ ＊ ２６・・・入力信号漏 ２５・・・・・・・・・・・・制闘傷号端子２０．２７
・・・出力端子 以 上 出願人 セイコーエプンン株式会社 第２０
第４図、第５図は従来の人カバツ７ア回路の例を示す回
路■である。 １１，１２，１４，１６，１７，２１．２２・・・Ｐ型
ＭＯ８ＦＫＴ １５．１５．１８，２３．２４・Ｎ型ＭＯＢＥｊＴ １９ ＊ ２６・・・入力信号漏 ２５・・・・・・・・・・・・制闘傷号端子２０．２７
・・・出力端子 以 上 出願人 セイコーエプンン株式会社 第２０
Claims (1)
- （１）ａ）絶縁ゲート電界効果型トランジスタ（以下Ｍ
ＯＳＦＥＴと略す）を用いた半導体集積回路において、 ｂ）第１の電源電極にソースを接続した第１の導電型の
第１のＭＯＳＦＥＴと、 ｃ）ゲートとドレインを互いに接続した第１の導電型の
第２のＭＯＳＦＥＴと、 ｄ）ソースを第２の電源電極に接続し、またゲートとド
レインを互いに接続した第２の導電型の第３のＭＯＳＦ
ＥＴと、 ｅ）ソースを第１の電源電極に接続し、ゲートとドレイ
ンとを互いに接続した第１の導電型の第４のＭＯＳＦＥ
Ｔと、 ｆ）ソースを第２の電源電極に接続した第２の導電型の
第５のＭＯＳＦＥＴと、 ｇ）ソースを第１の電源電極に接続した第１の導電型の
第６のＭＯＳＦＥＴと、 ｈ）ソースを前記第６のＭＯＳＦＥＴドのレインに接続
した第１の導電型の第７のＭＯＳＦＥＴと、 ｉ）ソースを第２の電源電極に接続した第２の導電型の
第８のＭＯＳＦＥＴとからなり、ｊ）第１のＭＯＳＦＥ
Ｔのゲートは第４の ＭＯＳＦＥＴのドレインに接続され、第１のＭＯＳＦＥ
Ｔのドレインと第２のＭＯＳＦＥＴのソースが接続され
、第２のＭＯＳＦＥＴのドレインと第３のＭＯＳＦＥＴ
のドレインが接続され、第４のＭＯＳＦＥＴのドレイン
と第５のＭＯＳＦＥＴのドレインが接続され、第５のＭ
ＯＳＦＥＴのゲートは第１のＭＯＳＦＥＴのドレインに
接続され第６のＭＯＳＦＥＴのゲートは第４のＭＯＳＦ
ＥＴのドレインに接続されている。以上の接続によつて
第１、第２、第３、第４、第５、第６のＭＯＳＦＥＴに
よつて第６のＭＯＳＦＥＴを定電流源とする定電流回路
を構成し、 ｋ）第７のＭＯＳＦＥＴと第８のＭＯＳＦＥＴのゲート
をともに入力信号端子に接続し、ドレインを互いに接続
することによつて、第６のＭＯＳＦＥＴを定電流源とす
るＣＭＯＳインバータ回路を第７、第８のＭＯＳＦＥＴ
によつて構成することを特徴とする入力バツフア回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61091551A JPS62248308A (ja) | 1986-04-21 | 1986-04-21 | 入力パツフア回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61091551A JPS62248308A (ja) | 1986-04-21 | 1986-04-21 | 入力パツフア回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62248308A true JPS62248308A (ja) | 1987-10-29 |
Family
ID=14029633
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61091551A Pending JPS62248308A (ja) | 1986-04-21 | 1986-04-21 | 入力パツフア回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62248308A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0517375A2 (en) * | 1991-06-06 | 1992-12-09 | Hitachi, Ltd. | Semiconductor integrated circuit device |
| EP0661812A1 (en) * | 1993-12-31 | 1995-07-05 | STMicroelectronics S.r.l. | Interface TTL/CMOS circuit with temperature and supply voltage independent threshold level |
-
1986
- 1986-04-21 JP JP61091551A patent/JPS62248308A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0517375A2 (en) * | 1991-06-06 | 1992-12-09 | Hitachi, Ltd. | Semiconductor integrated circuit device |
| EP0661812A1 (en) * | 1993-12-31 | 1995-07-05 | STMicroelectronics S.r.l. | Interface TTL/CMOS circuit with temperature and supply voltage independent threshold level |
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