JPH0224282Y2 - - Google Patents

Description

【考案の詳細な説明】

本考案はヒステリシス特性を有するモス入力バ
ツフア回路に関する。 最近、MOS技術を利用する単一半導体ダイ上
に多数の論理機能を設けることが可能となり、数
千という通常呼ばれているようなMOSFET（金
属−酸化物−半導体電界効果トランジスタ）、或
いはIGFET（絶縁ゲート電界効果トランジスタ）
は、4096ビツト復号化等速呼出し記憶装置
（decoded random access memory）、8192ビツ
ト固定記憶装置（read only memory）及び完全
なマイクロプロセツサのような製品を設置できる
ように利用される。入力バツフア回路は、
MOSLSIチツプが動作している周辺回路からデ
イジタル信号を受信できるようにするためにあら
ゆるこれらの回路に必要となる。大抵の入力バツ
フア回路は、種々の型のインバータ或いは、ラツ
チ回路であつた。MOS入力バツフア回路を設計
する場合、回路設計者によつて克服されなければ
ならない主たる問題は、電源電圧レベル、
MOSFET閾値電圧及び他のMOS処理パラメータ
における許容変化範囲にわたつて最悪の場合の入
力“１”及び“０”論理レベルに応答しても適当
な論理“１”及び論理“０”出力レベル
（MOSLSI回路内の他の回路によつて利用され
る）を発生する入力バツフア回路を提供すること
であつて。多くのMOS入力バツフア回路が設計
されたけれども、実際の応用の広範囲にわたつて
完全に満足すべき１入力バツフア回路が存在しな
いことが判明した。 本考案の目的は、ヒステリシス特性即ち、切換
（スイツチング）特性の正の利得部分が、高出力
電圧レベルと低出力電圧レベル間のすべての範囲
に殆んど延びているヒステリシス特性を有するバ
ツフア回路を提供することである。 本考案の他の目的は、電源電圧変化及び製造パ
ラメータ変化に最少の依存性を有する切換特性を
具えたバツフア回路を提供することである。 簡単に説明すれば、本考案は１個の入力及び１
個の出力端を具え、そのゲートが入力端に結合さ
れ、そのドレインが出力端に結合され、そのソー
スが第１ノード（node）に結合された第１エン
ハンスメントモード（enhanc ement mode）入
力電界効果トランジスタを具えるバツフア回路で
ある。負荷装置或いは負荷回路は、出力及び第１
電圧導体間に結合される。電流源は、第１ノード
と第２電圧導体との間に結合され、第１ノードと
第２電圧導体に電流パスを与える。出力に応動す
る抵抗装置は、第１ノードに結合され、出力と第
１ノードとの間で両方向抵抗特性を与える。好ま
しい実施例において、抵抗装置は、そのドレイン
が第１電圧導体に結合され、そのソースは第１ノ
ードに結合され、ゲートが出力に結合されている
デプレツシヨンモード電界効果トランジスタであ
る。 第１図を参照するに、入力バツフア１０は、入
力１１及び出力１２を有し、V_DD導体１３及び接
地導体２０により附勢される。入力ノード１１は
エンハンスメントモードMOSFETである入力
MOSFET１６のゲート電極に接続される。エン
ハンスメントモードMOSFET１６のドレイン
は、ノード１２に接続され、そのソースは、ノー
ド１８に接続される。当業技術者は、MOSFET
には２つの型即ちエンハンスメントモード、デプ
レツシヨンモードがあることを認識している。エ
ンハンスメントモードMOSFETは、そのゲート
とソースが同一電圧である場合オフ（off）状態
にある。例えばMOSFET１６がＮチヤンネル
MOSFETであれば、それは、約2Vの閾値電圧を
有し、ゲート・ソース間電圧は、MOSFETが、
ソース、ドレイン電極間電流を導通する前に2V
を越えることになるということを意味する。Ｎチ
ヤンネルデプレツシヨンモードMOSFETは、負
の閾値電圧を有するものと考えられ、従つて、ソ
ース及びゲートが同一電圧にある場合、負閾値電
圧は限度を越え、その装置は、その電源とドレイ
ン電極間の電流を導通する。より完全な
MOSFETの説明については、A.S.Groue著“半
導体装置の物理及び技術”（1957年ニユーヨーク、
ジヨンウイリー＆サンズ発行）を参照されたい。
デプレツシヨンモードMOSFETのより完全な説
明については、Robert Crawford著“回路設計
におけるMOSFET”（1967年マグローヒル発行）
を参照されたい。当業技術者はMOSFETが両方
向装置（bilateral deuice）であることを知つて
いる。即ち、ソース及びドレインと呼ばれる電流
運搬端子（ソース及びドレイン）は、デイジタル
応用において、入れ替えられている
（interchange）。電流は、ゲート、ソース及びド
レインにおける相対電圧に依存してMOSFETを
介して何れかの方向に流れる。所定の目的におい
て、特定の電極は、或る時はソース部分、他の時
にはドレインの機能を果たす。 デプレツシヨンモードMOSFET１９は、ノー
ド１８に接続されたドレイン、接地導体２０に接
続されたソース、及びV_DD導体１３Ｃに接続され
たゲートを有している。然しながら、導体１３Ｃ
は、導体１３と正確に同一電圧に接続される必要
はない。デプレツシヨンモードMOSFET１７
は、出力ノード１２に接続されたゲート、ノード
１８に接続されたソース及びV_DD電圧になること
になつている導体１３Ｂに接続されたドレインを
有している。MOSFETを取り囲み、参照番号１
７Ａにより示される点線は、ノード１２における
電圧Voutに応動するある他の抵抗装置が
MOSFET１７の代りに利用され得ることを示し
ている。 デプレツシヨン負荷MOSFET１５は、ノード
１２に接続されたソース及びゲート、エンハンス
メントモードMOSFET１４のソースに接続され
たドレインを有している。エンハンスメントモー
ドMOSFET１４は、V_DD電圧になつている導体
１３Ａに接続されたゲート、V_DD電圧になつてい
る導体１３に接続されたドレインを有している。 第３図は、MOS／LSI半導体ダイ２２に対す
る入力バツフア回路として第１図のバツフア回路
の実際の応用を図示したものである。半導体ダイ
２２は、合成（複合、complex）内部回路の一部
２４を具え、それは、半導体ダイ２２に外部的に
印加される入力信号を表わす信号を受信するもの
である。バツフア回路１０は、複合回路２４に接
続された出力１２を有し、入力信号V_INを印加す
るのに外部的に利用できる入力１１を有する。接
地導体２０及びV_DD導体１３は、第１図に示され
るようなバツフア回路１０に結合され、また、第
３図に図示されるような複合内部回路２４に結合
される。 第１図におけるバツフア回路の動作説明は、第
１図の概略回路は勿論のこと第２図のスイツチン
グ特性を特に参照することにより詳述される。 第１図において端子１１に現われる電圧はV_IN
であり、他方、ベースが端子１１に接続されるト
ランジスタは、トランジスタ１６として示され
る。端子１３Ｃにおいて、ベースが電圧V_DDに接
続されるトランジスタはトランジスタ１９として
示される。端子１２に現われる電圧は、電圧
Voutである。 第２図の縦座標即ち垂直軸に沿つて測定された
電圧は電圧Voutであり、他方、横座標即ち水平
軸に沿つて測定された電圧は、V_INである。文字
Ａは、第２図に図示され、縦軸Voutに接触する
最上水平線の参照記号であり、Ｂ点まで延びてい
る。文字Ｅは、Ｄ点からV_IN軸に沿つて延びてい
る下方の水平線の参照記号である。文字Ｃは、Ｂ
点とＤ点とを接続する線を云う。区分（セグメン
ト）又は線Ｃは、バツフア回路１０の動作の正利
得部分を示している。Ｆにて示される矢印は、端
子１１に印加される電圧V_INの方向を示してい
る。区分（セグメント）Ａに沿つてＦにて示され
る矢印は、電圧V_INが増大することを示してい
る。セグメントＣに沿つてF′にて示される矢印
は、電圧V_INの方向を示し、セグメントＥに沿つ
てF″にて示される矢印は、V_INが如何に増大し続
けることが可能か、また端子１２に現われる電圧
Voutに如何に影響を与えないかを示している。
区分（セグメント）Ｅに沿つてＧにて示される矢
印は、V_INの方向を示す。区分（セグメント）Ｃ
に沿つてG′にて示される矢印は、電圧V_INの延長
を示し、区分Ａに沿つてG″にて示される矢印は、
V_INが如何に減少を続けるかを示す。換言すれ
ば、電圧V_INは、矢印Ｇにて示されるように区分
（セグメント）Ｅに沿つてどこからも減少を開始
し、トランジスタ１６は導通を少なくする。V_IN
が、Ｄ点近傍にあるトランジスタ１６の閾値に到
達すると、端子１２におけるVoutの電圧は、線
分Ｃにて示されるように増加し始める。この電圧
は、Ｂ点に到達するまで大する。Ｂ点は、回路１
０が提供可能な最大電圧値であり、矢印G″にて
示されるように、V_INが減少を続ける場合でも、
Voutは一定である。線分Ｃが正利得線として図
示される理由は、後述されている。トランジスタ
１６が導通しない場合には、端子１２の電圧は、
高（high）であり、それによりトランジスタ１７
を可能（enable）にし、トランジスタ１９が導通
を継続することを可能にする。端子１１の電圧
V_INが区分（セグメント）Ａに沿つて矢印Ｆにて
示されるように増加を続ける場合に、第２図のＢ
点にて示されるトランジスタ１６の閾値に到達す
るまで何も起らない。トランジスタ１６が導通を
開始すると、端子１２の電圧は減少し、それによ
りトランジスタ１７の導通を減少する。トランジ
スタ１７が導通を停止すると、節点（ノード）１
８に現われる電圧は、また、減少し、トランジス
タ１６に印加される見掛け上の閾値電圧を増大す
る。V_INが、矢印F″にて示されるように増加を続
けると、Voutは線分Ｅに示されるレベルに留ま
る。 動作を理解する目的で、第１図のMOSFETに
対するチヤンネル長（channel length）及びチヤ
ンネル幅（channel width）の模範的な割合
（exemplary ratio）を示す下記のテーブルを引
用することは有益である。

【表】 V_INは最初零であると仮定する。それからVout
は、V_DDマイナスMOSFET１４のゲート・ソー
ス間電圧とMOSFET１５のソース・ドレイン間
電圧の和に等しい論理“１”レベルにあり、その
各々は、夫々MOSFET１４及び１５の電流の関
数である。MOSFET１６は、オフ状態にあり、
従つてMOSFET１９を介して流れる電流のすべ
ては、デプレツシヨンMOSFET１７を通して流
れる。ノード１８における電圧V₁₈は、V_DDの値
及びMOSFET１７及び１９の相対的チヤンネル
幅対長さの比に依存する。V_INがMOSFET１６
の閾値電圧プラスノード１８における電圧値を越
える場合、電流はMOSFET１６を介して流れ始
めるであろう。MOSFET１６はMOSFET１４
及び１５よりも極めて大きなチヤンネル幅対長さ
の比を有するから更に僅かなV_INの増加は、
MOSFET１６を通して流れる電流を非常に増加
せしめ、それによつてVoutを急速に減少せしめ
る。従つて、MOSFET１７のゲート・ソース間
の電圧は減少し、更にMOSFET１７を通る電流
は減少する。従つてMOSFET１９を通る電流は
また減少し、ノード１８における電圧は減少する
ので、それによつてMOSFET１６を益々動作状
態にターンオンすればするほど、Voutを益々急
速に減少せしめることになる。そしてバツフア回
路１０は、第２図においてＣ部分に対応する動作
の正の利得部分に入りこむ。MOSFET１７を介
する正帰還は、入力インバータ１４，１５，１
６，１９の利得が充分に低くなつてMOSFET１
７を介する電流変化がV_INにおける変化に鈍感に
なるまで続く。Voutは、次に第２図においてＥ
にて示されるレベルとなる。 次に、バツフア回路１０の動作は、V_INが最初
論理“１”の電圧にあつて、次第に零電圧に減少
される場合について考慮される。その回路は、理
論的に第２図において矢印Ｇ，G゜及びG″にて示
されるパスに沿つて切換えられる。V_INはＥ部分
におけるいかなる統においてもhighであれば、
MOSFET１６はオンである。ノード１２Vout
は、ノード１８より正電位にあり、MOSFET１
７はデプレツシヨンモードMOSFETであるか
ら、MOSFET１７はオンのまゝ残ることは明ら
かである。従つて、V_INは、値が減少されるか
ら、MOSFET１６は、益々オフ状態にターンオ
フされ、Voutは幾分増加する。MOSFET１７
は、次により動作状態にターンオンされ、ノード
１８における電圧を上昇せしめる。ノード１２か
らノード１８に至るこの帰還は、MOSFET１６
をなおさらターンオフする傾向になり、従つて、
第２図の曲線上のＤ点において、バツフア回路１
０は、再生的にＡ部分まで切換えられる。 本考案によれば、MOSFET１７はデプレツシ
ヨンモードMOSFETであり、従つてV_INが第２
図のＥ部分に沿つてhighであれば、MOSFET１
７は未だオン状態にあり、従つてノード１２から
ノード１８までの帰還が連続的であることは極め
て重要である。若し、MOSFET１７がエンハン
スメントモード装置であれば、V_INぱ論理“１”
にある場合、それは、オフ状態になるであろう。
次に、若し、V_INがＥ部分に沿つて減少され、
Voutが増加し始めると、MOSFET１７は、
VoutがMOSFET１７の閾値電圧に等しい量だけ
ノード１８における電圧を越えるまでオフ状態に
なつている。従つて、Voutが、MOSFET１７の
閾値電圧を超過してある量だけノード１８におけ
る電圧を越えるまで再生帰還は存在しないであろ
う。第２図において、Ｄ点の近傍のＣ部分の下方
は、急転ではなくて寧ろ次第に丸められるように
なり、Ｃ部分の小部分のみが切換動作中の正利得
に対応する正の傾斜を有する。利得が負になる切
換（スイツチング）特性の部分の間、入力の小さ
な雑音量は増幅され、出力に現われる。デプレツ
シヨンモードMOSFET１７の配置はこの障害を
克服する。 若し、デプレツシヨンモードMOSFET１９が
エンハンスメントモードMOSFETにより置換さ
れるならば、バツフア回路１０は未だ動作し続け
るが、然し、それは恰かもデプレツシヨンモード
装置であるかの如き温度範囲にわたつて
MOSFET１７と共に追跡することはない。ま
た、MOSFET１９のゲート１３Ｃは、V_IN或い
は接地の何れかに接続されることができるが、
V_DDによる追跡（tracking）は、ゲート１３Ｃが
V_DDに接続されている好ましい実施例におけるの
と殆んど等しくならない。V_DDが増加するにつれ
て、１９を介する電流は増加するが、然し
MOSFET１９は、より動作状態にターンオンさ
れ、ノード１８における電圧を一定値に維持する
傾向になる。更に、ノード１２とV_DDとの間に結
合される単一負荷装置は、エンハンスメントモー
ドMOSFET１４とデプレツシヨンモード
MOSFET１５の直列結合の代わりに利用される
ことができるが、エンハンスメントモード
MOSFET１４の配置は、エンハンスメントモー
ドMOSFET１６の温度変化を補償する傾向にあ
り、他方、デプレツシヨンモードMOSFET１５
は、デプレツシヨンモードMOSFET１７及び１
９の温度変化を補償する傾向にあることが見出さ
れた。 帰還の他の型は、ノード１２とノード１８で作
用されることができる。例えば、MOSFET１７
は、ノード１２とノード１８との間に接続される
多結晶シリコン抵抗体により置換されることがで
きる。

【図面の簡単な説明】

第１図は、本考案の好ましい実施例の概略図を
示す。第２図は、第１図の回路の切換特性を図示
した曲線を示す。第３図は、MOSLSI半導体ダ
イにおける第１図の入力バツフア回路の応用を図
示するダイヤグラムである。

Claims (1)

【実用新案登録請求の範囲】
1. ゲート電極を入力に結合させ、ドレイン電極を
   出力に結合させ、ソース電極を第１ノードに結合
   させた第１エンハンスメントモード電界トランジ
   スタ、ドレイン電極を第１ノードに結合させ、ソ
   ース電極を第１電圧導体に結合させ、ゲート電極
   を第２電圧導体に結合させ、電圧が第２電圧導体
   に接続された時に電圧による変化に追随する負荷
   として機能する第１デプレツシヨンモード電界効
   果トランジスタ、ソース電極を第１ノードに結合
   させ、ドレイン電極を第２電圧導体に結合させ、
   ゲート電極を出力に結合させ、出力と第１ノード
   との間に電圧オフセツトを有しない抵抗特性を与
   える第２デプレツシヨンモード電界効果トランジ
   スタ、ソース電極及びゲート電極の両者を出力と
   ドレイン電極に結合させた第３デプレツシヨンモ
   ード電界効果トランジスタ、ドレイン電極及びゲ
   ート電極の両者を第２電圧導体に結合させ、ソー
   ス電極を第３デプレツシヨンモード電界効果トラ
   ンジスタのドレイン電極に結合させ、第１エンハ
   ンスメントモードトランジスタに関連した温度変
   化を補償する第２エンハンスメントモード電界効
   果トランジスタ、を具備する１入力、１出力を有
   する入力バツフア回路。