JPS62109428A - 温度補償つき論理ゲ−ト - Google Patents
温度補償つき論理ゲ−トInfo
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- JPS62109428A JPS62109428A JP61260532A JP26053286A JPS62109428A JP S62109428 A JPS62109428 A JP S62109428A JP 61260532 A JP61260532 A JP 61260532A JP 26053286 A JP26053286 A JP 26053286A JP S62109428 A JPS62109428 A JP S62109428A
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- fet
- semiconductor substrate
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/003—Modifications for increasing the reliability for protection
- H03K19/00369—Modifications for compensating variations of temperature, supply voltage or other physical parameters
- H03K19/00384—Modifications for compensating variations of temperature, supply voltage or other physical parameters in field effect transistor circuits
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- Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
- Mathematical Physics (AREA)
- Logic Circuits (AREA)
- Acyclic And Carbocyclic Compounds In Medicinal Compositions (AREA)
- Junction Field-Effect Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、ディプリーションモードのＦＥＴからなる半
導体論理ゲートに関する。更に特定すれば、その温度補
償に関する。
導体論理ゲートに関する。更に特定すれば、その温度補
償に関する。
ある種の半導体論理ゲートは強い温度依存性を示す。こ
の温度依存性は、ＧａＡｓディプＩＪ−ジョンモードＦ
ＥＴを用いる論理ゲートにおいて特に問題となることが
判っている。しかし、他の例についても問題になるかも
知れない。この温度依存性の結果、これらの論理ゲート
の使用温度範囲が限定される。ある論理ファミリーでは
、この限定される使用温度範囲は、軍用温度範囲一５５
℃から＋１２５℃よりも浅かに狭い。
の温度依存性は、ＧａＡｓディプＩＪ−ジョンモードＦ
ＥＴを用いる論理ゲートにおいて特に問題となることが
判っている。しかし、他の例についても問題になるかも
知れない。この温度依存性の結果、これらの論理ゲート
の使用温度範囲が限定される。ある論理ファミリーでは
、この限定される使用温度範囲は、軍用温度範囲一５５
℃から＋１２５℃よりも浅かに狭い。
〔発明が解決しようとする問題点〕
この軍用温度範囲の全域にわたって動作し得る論理ゲー
トファミリーを得るために温度補償機構が必要とされる
。
トファミリーを得るために温度補償機構が必要とされる
。
本発明は、このような温度補償機構を提供する。
本発明は、飽和領域で動作すべく設計されたディプリー
ションモードＦＥＴと電気的に直列接続関係にあり、ト
ライオード領域で動作すべく設計された、少くとも１つ
のディプリーションモードＦＥＴを利用することにより
論理ゲートの温度補償を行う。
ションモードＦＥＴと電気的に直列接続関係にあり、ト
ライオード領域で動作すべく設計された、少くとも１つ
のディプリーションモードＦＥＴを利用することにより
論理ゲートの温度補償を行う。
本発明の温度補償機構は、Ｇ ａ Ａ ｓ ＭＥＳＦＥ
Ｔを用いた論理ゲートでテストされた。それゆえ、本実
施例は、そのような論理ゲートについて説明するが、当
業者であれば本発明がディプリーションモードＦＥＴを
用いるいかなる論理ゲートにも適用できることを容易に
理解できよう。
Ｔを用いた論理ゲートでテストされた。それゆえ、本実
施例は、そのような論理ゲートについて説明するが、当
業者であれば本発明がディプリーションモードＦＥＴを
用いるいかなる論理ゲートにも適用できることを容易に
理解できよう。
ＭＥＳＦＥＴを用いる論理ゲートの他に、ＭＯＳＦ［Ｔ
（ｍｅｔａｌ ｏｘｉｄｅ ｓｅｍｉｃｏｎｄｕｃＬｏ
ｒＦ Ｅ Ｔ） Ｓ旧ＳＦＥＴ（ｍｅｔａｌ １ｎｓｕ
ｌａｔｏｒ ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆ ＥＴ
）あるいは、ＪＰＥＴ （ｊｕｎｃｔｉｏｎ Ｆ Ｅ
Ｔ ）を用いる論理ゲートがある。更にＧａＡｓの他に
、ＳｉまたはＩｎＡｓなどの半導体材料を用いることが
できる。
（ｍｅｔａｌ ｏｘｉｄｅ ｓｅｍｉｃｏｎｄｕｃＬｏ
ｒＦ Ｅ Ｔ） Ｓ旧ＳＦＥＴ（ｍｅｔａｌ １ｎｓｕ
ｌａｔｏｒ ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆ ＥＴ
）あるいは、ＪＰＥＴ （ｊｕｎｃｔｉｏｎ Ｆ Ｅ
Ｔ ）を用いる論理ゲートがある。更にＧａＡｓの他に
、ＳｉまたはＩｎＡｓなどの半導体材料を用いることが
できる。
長いチャンネルをもつＧ ａ Ａ ｓ ＭＥＳＦＥＴは
、２つの基本式で記述することができる。
、２つの基本式で記述することができる。
ＭＥＳＦＥＴの低電流トライオード動作領域に対して次
式が成立つ。
式が成立つ。
・・・ （１）
高電流飽和領域に対しては次式が成立つ。
・・・・・・（２）
ここで Ｗ：ゲート幅
Ｌ：ゲート長
Ｖ９ ニゲ−１〜・ソース間電圧
Ｖ、：ピンチ・オフ電圧
■４ ニドレーン・ソース間電圧
Ｉｄ ニドレーン電流
Ｉ ａｓｏ ：電流単位をもつプロセス依存性のパラ
メータ ■ｄ！。の値は、次式で与えられる。
メータ ■ｄ！。の値は、次式で与えられる。
−■２
ｒａｓ。＝ｑ・μ・ （Ｎｔ）。・□・・・（３）り
ただし
ｑ：電子の電荷
μ：チャンネル領域における実効電子
移動度
（Ｎｔ）。：Ｖ、−Ｑにおけるチャンネル内のディプリ
ートされない電荷密度 以下の議論は、パラメータや寸法は例示のためにのみに
用いられ、かつ、理論的ＭＩＥＳＦＥＴ、すなわちソー
スリード抵抗が０であり、かつ、その他理論からのずれ
（偏差）がないもの、と仮定し、ハネウェル社オプトエ
レクトロニクス事業部で現在用いられているプロセスに
基づいて展開される。
ートされない電荷密度 以下の議論は、パラメータや寸法は例示のためにのみに
用いられ、かつ、理論的ＭＩＥＳＦＥＴ、すなわちソー
スリード抵抗が０であり、かつ、その他理論からのずれ
（偏差）がないもの、と仮定し、ハネウェル社オプトエ
レクトロニクス事業部で現在用いられているプロセスに
基づいて展開される。
当業者ならば、ここに仮定した理想的なデバイスからの
ずれ（偏差）によって、あるいは異なるプロセスによっ
て製造される製品の差によって、他の寸法を用いること
ができ、またそれが要求されることを理解できよう。
ずれ（偏差）によって、あるいは異なるプロセスによっ
て製造される製品の差によって、他の寸法を用いること
ができ、またそれが要求されることを理解できよう。
第１図は、本発明の基本的温度補償要素である。
この温度補償要素は、２個のディプリーションモート”
Ｇ ａ Ａ ５ＭＥｓＰＥＴ１１． １２からなる。ト
ランジスタ１１は式（２）で示される飽和領域で動作し
、一方トランジスタ１２は式（１１で示されるトライオ
ード領域で動作する。トランジスタ１１．１２は、とも
にソース領域とゲート領域を接続する導体を有する。し
たがって両トランジスタともに■９＝０である。
Ｇ ａ Ａ ５ＭＥｓＰＥＴ１１． １２からなる。ト
ランジスタ１１は式（２）で示される飽和領域で動作し
、一方トランジスタ１２は式（１１で示されるトライオ
ード領域で動作する。トランジスタ１１．１２は、とも
にソース領域とゲート領域を接続する導体を有する。し
たがって両トランジスタともに■９＝０である。
トランジスタ１１，１２は、ダイ （半導体物質の小片
）上で互いに、かつ、それらが補償しようとする論理ゲ
ートにも極めで接近して設けられると仮定する。それゆ
え、トランジスタ１１．１２および論理ゲートに対する
Ｔ ｄｓｏ値は、はぼ等しく、かつこれらの素子の温度
がほぼ等しいことを保証する。
）上で互いに、かつ、それらが補償しようとする論理ゲ
ートにも極めで接近して設けられると仮定する。それゆ
え、トランジスタ１１．１２および論理ゲートに対する
Ｔ ｄｓｏ値は、はぼ等しく、かつこれらの素子の温度
がほぼ等しいことを保証する。
トランジスタ１１のゲート長、ゲート幅に対してトラン
ジスタ１２のゲート長、ゲート幅を適切に選１尺するこ
とにより、トランジスタ１２をトライオード領域で動作
させることが確実にできる。
ジスタ１２のゲート長、ゲート幅を適切に選１尺するこ
とにより、トランジスタ１２をトライオード領域で動作
させることが確実にできる。
トランジスタ】２の電圧降下■ｄＩ□の値は、弐（１）
の■、を式（２）の１．に等しいと置き、両式に対し、
Ｖ９＝０とおくことにより求められる。
の■、を式（２）の１．に等しいと置き、両式に対し、
Ｖ９＝０とおくことにより求められる。
すなわち
Ｌｌｌ
簡屯化して
・・・・・・・・・（５）
２次方程式（５）を■４，２について解くと・・・・・
・・・・（６） 上式の括弧内の全ての項は、定数である。それゆえ、Ｖ
ｄ ｌ□は（−Ｖ、）と同一温度依存性を有する。
・・・・（６） 上式の括弧内の全ての項は、定数である。それゆえ、Ｖ
ｄ ｌ□は（−Ｖ、）と同一温度依存性を有する。
代表的なイオン注入ブイプリーシランモードのＧ、 Ａ
ｓＭＩＥＳＦＥＴは、次のパラメータを持つであろう。
ｓＭＩＥＳＦＥＴは、次のパラメータを持つであろう。
コレラノ値を用い、Ｌ、、＝ ｌ Ｑ ｐｍ、Ｗ、、−
２，５μｍとすれば、トランジスタ１１のドレイン電流
は３０ＩＩＡに等しくなる。
２，５μｍとすれば、トランジスタ１１のドレイン電流
は３０ＩＩＡに等しくなる。
それゆえ、Ｖｄｔ□は、正の比温度係数（ｆｒａｃｔｉ
ｏｎａｌ ｔｅｍｐｅｒａｔｕｒｅ ｃｏｅｆｆｉ
ｃｉｅｎｔ）０．００２ ／”Ｃをもつ。
ｏｎａｌ ｔｅｍｐｅｒａｔｕｒｅ ｃｏｅｆｆｉ
ｃｉｅｎｔ）０．００２ ／”Ｃをもつ。
第２図は、ＧａＡｓディプリーションモートＭＥＳＦＥ
Ｔとともに通常用いられる代表的なショットキーダイオ
ードＦＥＴ論理（Ｓ Ｄ Ｆ Ｌ）ゲートを示す。回路
パラメータの代表値は、Ｖａｎ−２，ＯＶおよびＶｓｓ
＝ −２，５Ｖである。
Ｔとともに通常用いられる代表的なショットキーダイオ
ードＦＥＴ論理（Ｓ Ｄ Ｆ Ｌ）ゲートを示す。回路
パラメータの代表値は、Ｖａｎ−２，ＯＶおよびＶｓｓ
＝ −２，５Ｖである。
利得ＭＥＳＦＥＴ （ｇａｉｎ ＭＥＳＦＥＴ ）
１３は、プルダウン電流がプルアップ電流の値の２倍に
なるように負荷ＭＥＳＦＥＴ （ｌｏａｄ ＭＥＳＦＥ
Ｔ） １４より広くつくられる。このようにして、出
力ノードに接続された配線容量のプルアップおよびプル
ダウンの電流駆動は、互いに等しいプルアップおよびプ
ルダウンスルー率（ｓｌｅｗ ｒａｔｅｓ）を与える。
１３は、プルダウン電流がプルアップ電流の値の２倍に
なるように負荷ＭＥＳＦＥＴ （ｌｏａｄ ＭＥＳＦＥ
Ｔ） １４より広くつくられる。このようにして、出
力ノードに接続された配線容量のプルアップおよびプル
ダウンの電流駆動は、互いに等しいプルアップおよびプ
ルダウンスルー率（ｓｌｅｗ ｒａｔｅｓ）を与える。
出力ノードにおける高・低論理状態の間のクロスオーバ
点は、Ｅａ、３＝ Ｉａ＋ａのときに起きる。
点は、Ｅａ、３＝ Ｉａ＋ａのときに起きる。
クロスオーバ点における出力電圧は、ＶＤ、の１／２す
なわち１．０■に等しい。式（２）を用いて、トランジ
スタ１３のゲートにおけるクロスオーバ電圧は次式によ
って与えられる。
なわち１．０■に等しい。式（２）を用いて、トランジ
スタ１３のゲートにおけるクロスオーバ電圧は次式によ
って与えられる。
・・・・・・・・・（８）
プロセスによるゲート長の変動への影響を最小にするた
めに、トランジスタ１３．１４のゲート長は通常等しく
とる。更にＷ＋３””１０μｍおよびＷ１４＝５μｍな
らば、２５℃における入力りロスオーハ電圧バー〇、
２９３Ｖ−（’ある。式（８）からＶ ｇ ＋ ｚ ｃ
。
めに、トランジスタ１３．１４のゲート長は通常等しく
とる。更にＷ＋３””１０μｍおよびＷ１４＝５μｍな
らば、２５℃における入力りロスオーハ電圧バー〇、
２９３Ｖ−（’ある。式（８）からＶ ｇ ＋ ｚ ｃ
。
は−■２と同じ比温度係数をもつので、ある温度範囲に
わたりＶｇ Ｉ ３ ｃ ｏの値は次式で与えられる。
わたりＶｇ Ｉ ３ ｃ ｏの値は次式で与えられる。
Ｖ ９１３ＣＯ＝ ０．２９３ Ｖ （０，５８
６’ｍ Ｖ ／ ’Ｃ） ・ΔＴ・・・・・・・・・
（９） ただし、６丁は２５℃と現在温度との差である。
６’ｍ Ｖ ／ ’Ｃ） ・ΔＴ・・・・・・・・・
（９） ただし、６丁は２５℃と現在温度との差である。
もし第２図のショットキーダイオード１６゜１７および
１８は、ｌ 、ｃｒｍＸ ３μｍの寸法に設計されると
、２５℃で０．６２５ Ｖの電圧降下と−１，１２ｍ
Ｖ ／ ’Ｃの温度依存性をもつことになる。クロスオ
ーバ入力電圧はトランジスタ１３のゲート電圧に２個の
ショットキーダイオードの電圧降下を加えたものであり
、次式で与えられる。
１８は、ｌ 、ｃｒｍＸ ３μｍの寸法に設計されると
、２５℃で０．６２５ Ｖの電圧降下と−１，１２ｍ
Ｖ ／ ’Ｃの温度依存性をもつことになる。クロスオ
ーバ入力電圧はトランジスタ１３のゲート電圧に２個の
ショットキーダイオードの電圧降下を加えたものであり
、次式で与えられる。
Ｖ １ｎｃｏ ＝ ０．９５７ Ｖ （２，８２６ｍ
Ｖ ／ ”Ｃ） ・ΔＴ・・・・・・・・・００） 弐ＱＯＩはクロスオーバ入力電圧が大きな温度ドリフト
をもつことを示す。クロスオーバ入力電圧は、１２５
”Ｃにおいて０．６７４ Ｖ、 −５５℃において１
．１８３ Ｖになる。それゆえ、クロスオーバ入力電圧
は軍用温度範囲において約２倍に変化する。
Ｖ ／ ”Ｃ） ・ΔＴ・・・・・・・・・００） 弐ＱＯＩはクロスオーバ入力電圧が大きな温度ドリフト
をもつことを示す。クロスオーバ入力電圧は、１２５
”Ｃにおいて０．６７４ Ｖ、 −５５℃において１
．１８３ Ｖになる。それゆえ、クロスオーバ入力電圧
は軍用温度範囲において約２倍に変化する。
第２図の５ＤＦＬゲー１−において、ファンアウト３の
場合、システム高電圧レベルに対するＡＣノイズマージ
ンは２５℃において１３５ｍＶである。ファンアウト１
の場合、低電圧レベルＡＣノイズマージンは、１７０ｍ
Ｖである。それゆえ、このような標準ゲートで実現され
るゲートアレイは、温度範囲一３５℃〜７３°Ｃでのみ
動作することが期待できる。
場合、システム高電圧レベルに対するＡＣノイズマージ
ンは２５℃において１３５ｍＶである。ファンアウト１
の場合、低電圧レベルＡＣノイズマージンは、１７０ｍ
Ｖである。それゆえ、このような標準ゲートで実現され
るゲートアレイは、温度範囲一３５℃〜７３°Ｃでのみ
動作することが期待できる。
第３図は、第１図の温度補償要素をもった第２図の論理
ゲートを示す。第３図の論理ゲートにおいて、トランジ
スタ２３は、第２図のトランジスタ１３に対応するが、
クロスオーバ入力電圧を０．９５７ Ｖに保つためにそ
のゲート幅を９μｍに小さくしである。トランジスタ２
３．２４はそれぞれ２μｍのゲート長をもち、トランジ
スタ２４は５μｍのゲート幅をもつ。第３図の回路では
、２５°Ｃにおけるトランジスタ２３のクロスオーバゲ
ート電圧は、−０，２５４Ｖであり、温度依存性は−０
，５０８ｍ Ｖ ／ ’Ｃである。
ゲートを示す。第３図の論理ゲートにおいて、トランジ
スタ２３は、第２図のトランジスタ１３に対応するが、
クロスオーバ入力電圧を０．９５７ Ｖに保つためにそ
のゲート幅を９μｍに小さくしである。トランジスタ２
３．２４はそれぞれ２μｍのゲート長をもち、トランジ
スタ２４は５μｍのゲート幅をもつ。第３図の回路では
、２５°Ｃにおけるトランジスタ２３のクロスオーバゲ
ート電圧は、−０，２５４Ｖであり、温度依存性は−０
，５０８ｍ Ｖ ／ ’Ｃである。
ＭＥＳＦＥＴ ２５とともにＭＥＳＦＥＴ２６． ２７
が第３図の回路の温度補償を与える。トランジスタ２６
゜２７のゲート長は、これらのトランジスタがトライオ
ード領域で動作し、それぞれの飽和電流がトランジスタ
２５の２倍になるように選ばれる。後者の条件は、トラ
ンジスタ２３の入力容量を駆動するのに等しい正および
負の電流を与える。種々のデバイスに対して上述のパラ
メータを用い、かつトランジスタ２５．２６および２７
のゲート幅が全て２，５μｍであり、ゲート長はトラン
ジスタ２５に対し、１０μｍ、トランジスタ２６．２７
に対し５μｍであるとき上述の条件が満足される。
が第３図の回路の温度補償を与える。トランジスタ２６
゜２７のゲート長は、これらのトランジスタがトライオ
ード領域で動作し、それぞれの飽和電流がトランジスタ
２５の２倍になるように選ばれる。後者の条件は、トラ
ンジスタ２３の入力容量を駆動するのに等しい正および
負の電流を与える。種々のデバイスに対して上述のパラ
メータを用い、かつトランジスタ２５．２６および２７
のゲート幅が全て２，５μｍであり、ゲート長はトラン
ジスタ２５に対し、１０μｍ、トランジスタ２６．２７
に対し５μｍであるとき上述の条件が満足される。
デバイス寸法をこのように選ふと、トランジスタ２５の
飽和電流は６０μＡとなり、ソース・ドレーン電圧は、
２５℃において０．２９３ Ｖであり、温度依存性は０
．５８６ ｍ Ｖ ／ ”ｃである。第３図のゲートの
入力電圧はトランジスタ２３のゲート電圧に、トランジ
スタ２６，２７のソース・ドレーン電圧を加え、更にダ
イオード２８または２９のいづれかの電圧降下を加えた
ものに等しい。先に与えた数値を用いると、クロスオー
バ入力電圧は２５℃において０．９５７ Ｖであり、そ
の温度依存性は−０，４５６ｍ Ｖ ／ ’ｃとなる。
飽和電流は６０μＡとなり、ソース・ドレーン電圧は、
２５℃において０．２９３ Ｖであり、温度依存性は０
．５８６ ｍ Ｖ ／ ”ｃである。第３図のゲートの
入力電圧はトランジスタ２３のゲート電圧に、トランジ
スタ２６，２７のソース・ドレーン電圧を加え、更にダ
イオード２８または２９のいづれかの電圧降下を加えた
ものに等しい。先に与えた数値を用いると、クロスオー
バ入力電圧は２５℃において０．９５７ Ｖであり、そ
の温度依存性は−０，４５６ｍ Ｖ ／ ’ｃとなる。
このクロスオーバ入力電圧の温度依存性と、第２図の温
度補償なしのクロスオーバ入力電圧の温度依存性２．８
２６ ｍ Ｖ ／ ℃とを比較すると１／６．２に減少
していることがわかる。
度補償なしのクロスオーバ入力電圧の温度依存性２．８
２６ ｍ Ｖ ／ ℃とを比較すると１／６．２に減少
していることがわかる。
したがって、このゲートは、ファンアウト３以下でＡＣ
ノイズマージンが問題になることなく、軍用温度範囲の
全域で動作する。
ノイズマージンが問題になることなく、軍用温度範囲の
全域で動作する。
第４図は、本発明の温度補償要素を利用したハソファー
ドＦＥＴ論理（Ｂ Ｆ Ｌ）ゲートを示す。
ドＦＥＴ論理（Ｂ Ｆ Ｌ）ゲートを示す。
代表的なりＦＬアゲートおいては、トランジスタ３１は
ゲート幅２．５μｍ、ゲート長１μｍの最小寸法ＭＥＳ
ＦＥＴである。トランジスタ３０はトランジスタ３１と
ゲート長が等しく、ゲート幅が２倍である。これは、Ｍ
ＥＳＦＥＴ ３２に入力における容量に対して、等しい
プルアップおよびプルダウン速度を与える。これらの値
とすると、トランジスタ３０のクロスオーバ入力電圧は
２５℃で−０，９３Ｖであり、その温度依存性は０．５
８６ｍシ／℃である。トランジスタ３２．３３および３
６のゲート幅は、出力ノードの配線容量を充電するため
の等しい正および負のスルー率（ｓｌｅｗ ｒａｔｅ）
を与えるように、トランジスタ３７のゲート幅の２倍に
設計される。
ゲート幅２．５μｍ、ゲート長１μｍの最小寸法ＭＥＳ
ＦＥＴである。トランジスタ３０はトランジスタ３１と
ゲート長が等しく、ゲート幅が２倍である。これは、Ｍ
ＥＳＦＥＴ ３２に入力における容量に対して、等しい
プルアップおよびプルダウン速度を与える。これらの値
とすると、トランジスタ３０のクロスオーバ入力電圧は
２５℃で−０，９３Ｖであり、その温度依存性は０．５
８６ｍシ／℃である。トランジスタ３２．３３および３
６のゲート幅は、出力ノードの配線容量を充電するため
の等しい正および負のスルー率（ｓｌｅｗ ｒａｔｅ）
を与えるように、トランジスタ３７のゲート幅の２倍に
設計される。
トランジスタ３７は、予想される配線容量を駆動するよ
うな寸法とされる。代表値は、トランジスタ３２，３３
．３６および３７のそれぞれに対し、ゲート長１μｍ、
トランジスタ３２．３３および３６に対しゲート幅１０
μｍおよびトランジスタ３７に対しゲート幅５μｍであ
る。この回路において、温度補償はＭＥＳＦＥＴ３７と
ともに動作する肝ＳＩ’ＥＴ３３． ３４． ３５およ
び３６によって与えられる。これらの寸法に対し、トラ
ンジスタ３２のゲート・ソース電圧はクロスオーバ点で
逆バイアスとなり、−０，９３Ｖに等しく、その温度依
存性は−０，５８６ｒｎ Ｖ ／ ’ｃである。トラン
ジスタ３３゜３６の電圧降下は、０．２９３ Ｖであり
、その温度依存性は、０．５８６ ｍ Ｖ ／ ’Ｃで
ある。したがって、トランジスタ３３．３６は、トラン
ジスタ３１゜３２のゲート・ソースバイアスと温度ドリ
フトを効果的かつ完全に打消す。
うな寸法とされる。代表値は、トランジスタ３２，３３
．３６および３７のそれぞれに対し、ゲート長１μｍ、
トランジスタ３２．３３および３６に対しゲート幅１０
μｍおよびトランジスタ３７に対しゲート幅５μｍであ
る。この回路において、温度補償はＭＥＳＦＥＴ３７と
ともに動作する肝ＳＩ’ＥＴ３３． ３４． ３５およ
び３６によって与えられる。これらの寸法に対し、トラ
ンジスタ３２のゲート・ソース電圧はクロスオーバ点で
逆バイアスとなり、−０，９３Ｖに等しく、その温度依
存性は−０，５８６ｒｎ Ｖ ／ ’ｃである。トラン
ジスタ３３゜３６の電圧降下は、０．２９３ Ｖであり
、その温度依存性は、０．５８６ ｍ Ｖ ／ ’Ｃで
ある。したがって、トランジスタ３３．３６は、トラン
ジスタ３１゜３２のゲート・ソースバイアスと温度ドリ
フトを効果的かつ完全に打消す。
もし、トランジスタ３４．３５がゲート長１μｍ、ゲー
ト幅１４μｍに設計されるならば、これら２個のトラン
ジスタの総合電圧降下は、２５°Ｃにおいて０．３７５
Ｖであり、その温度依存性は０．７５ｍＶ／℃である
。したがって、第４図の回路のクロスオーバ出力電圧は
、２５℃で−０，２９３Ｖであり、その温度依存性は０
．３７ｍＶ／°ｃである。
ト幅１４μｍに設計されるならば、これら２個のトラン
ジスタの総合電圧降下は、２５°Ｃにおいて０．３７５
Ｖであり、その温度依存性は０．７５ｍＶ／℃である
。したがって、第４図の回路のクロスオーバ出力電圧は
、２５℃で−０，２９３Ｖであり、その温度依存性は０
．３７ｍＶ／°ｃである。
第４図のＢＦＬゲートのＡＣノイズマージンは、ファン
アウトには、無関係である。高レベルおよび低レベルＡ
Ｃノイズマージンは、２５℃においてそれぞれ２１０ｍ
Ｖである。それゆえＡＣノイズマージンは、１２５℃で
１７３ｍＶ、−５５℃で１８０ｍＶにとどまる。したが
ってこのようなゲートは軍用温度範囲の全域にわたって
卓越した動作を与える。
アウトには、無関係である。高レベルおよび低レベルＡ
Ｃノイズマージンは、２５℃においてそれぞれ２１０ｍ
Ｖである。それゆえＡＣノイズマージンは、１２５℃で
１７３ｍＶ、−５５℃で１８０ｍＶにとどまる。したが
ってこのようなゲートは軍用温度範囲の全域にわたって
卓越した動作を与える。
もし、第４図の回路において、トランジスタ３３．３４
．３５および３６がそれぞれゲート長１１．８μｍに設
計されているならば、同様な結果が得られるであろう。
．３５および３６がそれぞれゲート長１１．８μｍに設
計されているならば、同様な結果が得られるであろう。
このようなゲートは、そのプルダウン速度よりも速いプ
ルアップ速度を示すであろうが、両速度とも規定値内に
ある限り、それは問題にならない。重要なパラメータは
、トランジスタ３３，３４．３５および３６からなる温
度補償要素の全電圧降下である。
ルアップ速度を示すであろうが、両速度とも規定値内に
ある限り、それは問題にならない。重要なパラメータは
、トランジスタ３３，３４．３５および３６からなる温
度補償要素の全電圧降下である。
実験によれば、第３図の温度補償要素つき５ＤＦＬおよ
び第４図の温度補償要素つきＢＦＬゲートのスイッチン
グ速度は温度に無関係であり、温度補償要素なしの同様
なゲートのスイッチング速度に等しい値が得られた。更
に、温度補償要素つきゲートの電力消費量は標準の同様
なゲー１−のそれと等しいことが観測された。かくして
、温度補償手段を設けても速度や電力消費の点で不都合
は生じない。
び第４図の温度補償要素つきＢＦＬゲートのスイッチン
グ速度は温度に無関係であり、温度補償要素なしの同様
なゲートのスイッチング速度に等しい値が得られた。更
に、温度補償要素つきゲートの電力消費量は標準の同様
なゲー１−のそれと等しいことが観測された。かくして
、温度補償手段を設けても速度や電力消費の点で不都合
は生じない。
本発明は、５ＤＦＬおよびＢＦＬ回路とともに用いられ
た第１図の基本的温度補償要素について説明した。当業
者ならば、この温度補償要素の適用がこのような回路に
のみ限定されるものではないことを理解できよう。他の
種類の論理回路ファミリーもこの温度補償要素とともに
用いることができる筈である。本発明の温度補償要素を
効果的に用いられる回路には、ソース結合ＦＥＴ論理（
Ｓ ＣＦ Ｌ）および低ピンチ・オフＦＥＴ論理（Ｌ
Ｐ Ｆ Ｌ）がある。
た第１図の基本的温度補償要素について説明した。当業
者ならば、この温度補償要素の適用がこのような回路に
のみ限定されるものではないことを理解できよう。他の
種類の論理回路ファミリーもこの温度補償要素とともに
用いることができる筈である。本発明の温度補償要素を
効果的に用いられる回路には、ソース結合ＦＥＴ論理（
Ｓ ＣＦ Ｌ）および低ピンチ・オフＦＥＴ論理（Ｌ
Ｐ Ｆ Ｌ）がある。
この温度補償機構を用いることにより、スピードや電力
消費量の損失を被ることなく、軍用温度範囲の全域にわ
たって動作する論理ゲートが得られる。
消費量の損失を被ることなく、軍用温度範囲の全域にわ
たって動作する論理ゲートが得られる。
第１図は、本発明の温度補償要素の構成図である。
第２図は、従来技術によるショットキーダイオ−）”
Ｆ Ｅ Ｔ論理ゲートの構成図である。 第３図は、本発明の温度補償要素をもったショソ１−キ
ーダイオードＦＥＴ論理ゲートの構成図である。 第４図は、本発明の温度補償要素をもったバッファード
Ｆ Ｅ Ｔ論理ゲートの構成図である。 １６．１７．１８・・・ショットキーダイオード２８．
２９・・・ダイオード ■ＳＳ
Ｆ Ｅ Ｔ論理ゲートの構成図である。 第３図は、本発明の温度補償要素をもったショソ１−キ
ーダイオードＦＥＴ論理ゲートの構成図である。 第４図は、本発明の温度補償要素をもったバッファード
Ｆ Ｅ Ｔ論理ゲートの構成図である。 １６．１７．１８・・・ショットキーダイオード２８．
２９・・・ダイオード ■ＳＳ
Claims (25)
- （１）ディプリーションモードＦＥＴからなり、少くと
も一部が半導体基板上に構築され、かつ温度補償手段を
含む論理ゲートであって、 上記温度補償手段は、第１および第２のディプリーショ
ンモードＦＥＴ手段（以下単にＦＥＴと記す）からなり
、 上記第１のＦＥＴは、上記半導体基板上に第１および第
２の端子領域と、上記半導体基板の表面上の金属導体手
段からなるゲート端子領域とを有し、かつ上記第１のＦ
ＥＴの第１の端子領域は上記第１のＦＥＴの第２の端子
領域より高い電圧で動作し、上記第１のＦＥＴのゲート
端子領域は、上記第１のＦＥＴの第２の端子領域に電気
的に接続され、上記第１のＦＥＴはトライオード動作領
域内の電流レベルで動作し、 上記第２のＦＥＴは、上記半導体基板上に第１および第
２の端子領域と、ゲート端子領域とを有し、上記第２の
ＦＥＴの第１の端子領域は上記第２のＦＥＴの第２の端
子領域より高い電圧で動作し、上記第２のＦＥＴのゲー
ト端子領域は、上記第２のＦＥＴの第２の端子領域に電
気的に接続され、上記第２のＦＥＴの第１の端子領域は
上記第１のＦＥＴの第２の端子領域と電気的に直列関係
にあり、上記第２のＦＥＴは飽和動作領域内の電流レベ
ルで動作する ことを特徴とする温度補償つき論理ゲート。 - （２）上記半導体基板は、ＧａＡｓからなる特許請求の
範囲第（１）項の温度補償つき論理ゲート。 - （３）上記論理ゲートは、ショットキーダイオードＦＥ
Ｔ論理として知られている種類のものである特許請求の
範囲第（１）項の温度補償つき論理ゲート。 - （４）上記半導体基板は、ＧａＡｓからなる特許請求の
範囲第（３）項の温度補償つき論理ゲート。 - （５）上記論理ゲートは、バッファードＦＥＴ論理とし
て知られている種類のものである特許請求の範囲第（１
）項の温度補償つき論理ゲート。 - （６）上記半導体基板は、ＧａＡｓからなる特許請求の
範囲第（５）項の温度補償つき論理ゲート。 - （７）上記第１および第２のディプリーションモードＦ
ＥＴ手段は、ＭＥＳＦＥＴである特許請求の範囲第（１
）項の温度補償つき論理ゲート。 - （８）上記半導体基板は、ＧａＡｓからなる特許請求の
範囲第（７）項の温度補償つき論理ゲート。 - （９）上記論理ゲートは、ショットキーダイオードＦＥ
Ｔ論理として知られている種類のものである特許請求の
範囲第（７）項の温度補償つき論理ゲート。 - （１０）上記半導体基板は、ＧａＡｓからなる特許請求
の範囲第（９）項の温度補償つき論理ゲート。 - （１１）上記論理ゲートは、バッファードＦＥＴ論理と
して知られている種類のものである特許請求の範囲第（
７）項の温度補償つき論理ゲート。 - （１２）上記半導体基板は、ＧａＡｓからなる特許請求
の範囲第（１１）項の温度補償つき論理ゲート。 - （１３）上記第１および第２のディプリーションモード
ＦＥＴは、ＭＩＳＦＥＴである特許請求の範囲第（１）
項の温度補償つき論理ゲート。 - （１４）上記半導体基板は、ＧａＡｓからなる特許請求
の範囲第（１３）項の温度補償つき論理ゲート。 - （１５）上記論理ゲートは、ショットキーダイオードＦ
ＥＴ論理として知られている種類のものである特許請求
の範囲第（１３）項の温度補償つき論理ゲート。 - （１６）上記半導体基板は、ＧａＡｓからなる特許請求
の範囲第（１５）項の温度補償つき論理ゲート。 - （１７）上記論理ゲートは、バッファードＦＥＴ論理と
して知られている種類のものである特許請求の範囲第（
１３）項の温度補償つき論理ゲート。 - （１８）上記半導体基板は、ＧａＡｓからなる特許請求
の範囲第（１７）項の温度補償つき論理ゲート。 - （１９）上記第１および第２のディプリーションモード
ＦＥＴ手段は、ＪＦＥＴである特許請求の範囲第（１）
項の温度補償つき論理ゲート。 - （２０）上記半導体基板は、ＧａＡｓからなる特許請求
の範囲第（１９）項の温度補償つき論理ゲート。 - （２１）上記論理ゲートは、ショットキーダイオードＦ
ＥＴ論理として知られている種類のものである特許請求
の範囲第（１９）項の温度補償つき論理ゲート。 - （２２）上記半導体基板は、ＧａＡｓからなる特許請求
の範囲第（２１）項の温度補償つき論理ゲート。 - （２３）上記論理ゲートは、バッファードＦＥＴ論理と
して知られている種類のものである特許請求の範囲第（
１９）項の温度補償つき論理ゲート。 - （２４）上記半導体基板は、ＧａＡｓからなる特許請求
の範囲第（２３）項の温度補償つき論理ゲート。 - （２５）上記第１および第２のディプリーションモード
ＦＥＴ手段は、ＭＯＳＦＥＴである特許請求の範囲第（
１）項の温度補償つき論理ゲート。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US06/793,379 US4661726A (en) | 1985-10-31 | 1985-10-31 | Utilizing a depletion mode FET operating in the triode region and a depletion mode FET operating in the saturation region |
| US793379 | 1985-10-31 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62109428A true JPS62109428A (ja) | 1987-05-20 |
Family
ID=25159783
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61260532A Pending JPS62109428A (ja) | 1985-10-31 | 1986-10-31 | 温度補償つき論理ゲ−ト |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US4661726A (ja) |
| EP (1) | EP0222242B1 (ja) |
| JP (1) | JPS62109428A (ja) |
| CA (1) | CA1267940A (ja) |
| DE (1) | DE3670739D1 (ja) |
Families Citing this family (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4760288A (en) * | 1986-07-21 | 1988-07-26 | Honeywell Inc. | Temperature compensation for semiconductor logic gates |
| US4857769A (en) * | 1987-01-14 | 1989-08-15 | Hitachi, Ltd. | Threshold voltage fluctuation compensation circuit for FETS |
| JPH0752837B2 (ja) * | 1987-03-11 | 1995-06-05 | 三菱電機株式会社 | 論理回路 |
| US4798978A (en) * | 1987-04-30 | 1989-01-17 | Gain Electronics Corporation | GAAS FET logic having increased noise margin |
| US4970413A (en) * | 1987-10-28 | 1990-11-13 | Gigabit Logic | VBB-feedback threshold compensation |
| US5420527A (en) * | 1994-04-06 | 1995-05-30 | Itt Corporation | Temperature and supply insensitive TTL or CMOS to 0/-5 V translator |
| US6750517B1 (en) * | 2000-11-06 | 2004-06-15 | Taiwan Semiconductor Manufacturing Company | Device layout to improve ESD robustness in deep submicron CMOS technology |
| US6788136B2 (en) * | 2001-10-25 | 2004-09-07 | General Electric Company | Methods and apparatus for amplification in high temperature environments |
| US8154320B1 (en) * | 2009-03-24 | 2012-04-10 | Lockheed Martin Corporation | Voltage level shifter |
| CN101847635B (zh) * | 2009-03-27 | 2012-03-21 | 立锜科技股份有限公司 | 结型晶体管与肖特基二极管的整合元件 |
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|---|---|---|---|---|
| JPS525254A (en) * | 1975-07-02 | 1977-01-14 | Hitachi Ltd | High voltage resistance mis switching circuit |
| US4300064A (en) * | 1979-02-12 | 1981-11-10 | Rockwell International Corporation | Schottky diode FET logic integrated circuit |
Family Cites Families (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3436621A (en) * | 1966-12-16 | 1969-04-01 | Texas Instruments Inc | Linear amplifier utilizing a pair of field effect transistors |
| US3508084A (en) * | 1967-10-06 | 1970-04-21 | Texas Instruments Inc | Enhancement-mode mos circuitry |
| JPS5217720B1 (ja) * | 1971-07-31 | 1977-05-17 | ||
| JPS5425175A (en) * | 1977-07-27 | 1979-02-24 | Nippon Gakki Seizo Kk | Integrated circuit device |
| US4433257A (en) * | 1980-03-03 | 1984-02-21 | Tokyo Shibaura Denki Kabushiki Kaisha | Voltage supply for operating a plurality of changing transistors in a manner which reduces minority carrier disruption of adjacent memory cells |
| JPS5772429A (en) * | 1980-10-22 | 1982-05-06 | Toshiba Corp | Semiconductor integrated circuit device |
| US4405870A (en) * | 1980-12-10 | 1983-09-20 | Rockwell International Corporation | Schottky diode-diode field effect transistor logic |
| US4450369A (en) * | 1981-05-07 | 1984-05-22 | Schuermeyer Fritz L | Dynamic MESFET logic with voltage level shift circuit |
| JPS5869124A (ja) * | 1981-10-20 | 1983-04-25 | Toshiba Corp | 半導体集積回路 |
| JPS5890177A (ja) * | 1981-11-25 | 1983-05-28 | Toshiba Corp | 基準電圧回路 |
-
1985
- 1985-10-31 US US06/793,379 patent/US4661726A/en not_active Expired - Fee Related
-
1986
- 1986-10-27 DE DE8686114893T patent/DE3670739D1/de not_active Expired - Fee Related
- 1986-10-27 EP EP86114893A patent/EP0222242B1/en not_active Expired - Lifetime
- 1986-10-30 CA CA000521787A patent/CA1267940A/en not_active Expired - Fee Related
- 1986-10-31 JP JP61260532A patent/JPS62109428A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS525254A (en) * | 1975-07-02 | 1977-01-14 | Hitachi Ltd | High voltage resistance mis switching circuit |
| US4300064A (en) * | 1979-02-12 | 1981-11-10 | Rockwell International Corporation | Schottky diode FET logic integrated circuit |
Also Published As
| Publication number | Publication date |
|---|---|
| CA1267940A (en) | 1990-04-17 |
| DE3670739D1 (de) | 1990-05-31 |
| EP0222242B1 (en) | 1990-04-25 |
| US4661726A (en) | 1987-04-28 |
| EP0222242A1 (en) | 1987-05-20 |
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