JPH04352358A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPH04352358A JPH04352358A JP3125784A JP12578491A JPH04352358A JP H04352358 A JPH04352358 A JP H04352358A JP 3125784 A JP3125784 A JP 3125784A JP 12578491 A JP12578491 A JP 12578491A JP H04352358 A JPH04352358 A JP H04352358A
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- JP
- Japan
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- fet
- fets
- circuit
- difference
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- Pending
Links
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- 230000010354 integration Effects 0.000 abstract description 9
- 230000000694 effects Effects 0.000 description 23
- JBRZTFJDHDCESZ-UHFFFAOYSA-N AsGa Chemical compound [As]#[Ga] JBRZTFJDHDCESZ-UHFFFAOYSA-N 0.000 description 5
- 229910001218 Gallium arsenide Inorganic materials 0.000 description 5
- 238000010586 diagram Methods 0.000 description 5
- 238000012546 transfer Methods 0.000 description 5
- 239000000463 material Substances 0.000 description 3
- 230000005669 field effect Effects 0.000 description 2
- 229910052710 silicon Inorganic materials 0.000 description 2
- 239000010703 silicon Substances 0.000 description 2
- 238000004891 communication Methods 0.000 description 1
- 150000001875 compounds Chemical class 0.000 description 1
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Landscapes
- Junction Field-Effect Transistors (AREA)
- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は、ＦＥＴペアトランジス
タを有する半導体ＩＣに関する。
タを有する半導体ＩＣに関する。
【０００２】
【従来の技術】化合物半導体の中には、現在広く使われ
ているシリコンよりも非常に大きな電子移動度をもつも
のがあり、その高い移動度を利用してシリコンよりも高
速の素子を作ることができるため、超高速の処理を行う
電子機器，通信機器を構成するデバイスの素材として注
目されている。特に、ＧａＡｓ（ガリウム−ヒ素）半導
体は、非常に大きな電子移動度をもち、早くから研究開
発が進められている。今日では、マイクロ波用などに実
用化されているデバイスもあり、超高速の論理演算用素
子として研究開発がなされている。
ているシリコンよりも非常に大きな電子移動度をもつも
のがあり、その高い移動度を利用してシリコンよりも高
速の素子を作ることができるため、超高速の処理を行う
電子機器，通信機器を構成するデバイスの素材として注
目されている。特に、ＧａＡｓ（ガリウム−ヒ素）半導
体は、非常に大きな電子移動度をもち、早くから研究開
発が進められている。今日では、マイクロ波用などに実
用化されているデバイスもあり、超高速の論理演算用素
子として研究開発がなされている。
【０００３】ＧａＡｓを素材とする論理回路の構成は、
様々なものがあるが、ＭＥＳＦＥＴ（Ｍｅｔａｌ−Ｓｅ
ｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ−Ｅｆｆｅｃｔ
Ｔｒａｎｓｉｓｔｏｒ ）を用いたＳＣＦＬ（Ｓｏｕｒ
ｃｅＣｏｕｐｐｌｅｄ ＦＥＴ Ｌｏｇｉｃ ）と呼ば
れる論理回路が広く用いられている。この論理回路では
、電界効果トランジスタ（以下ＦＥＴ（Ｆｉｅｌｄ−Ｅ
ｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ ）という）をいわ
ゆる「縦積み」の構成にできるので、複雑な論理回路で
もＦＥＴの数を減らす事ができ、また、特性の似た２つ
のＦＥＴのソース電極を互いに接続し、論理回路を構成
することで、温度変化，バラツキなど特性変化の影響が
現れにくく、安定した動作が望める、という特長がある
。この回路の簡単な例を図２に示す。
様々なものがあるが、ＭＥＳＦＥＴ（Ｍｅｔａｌ−Ｓｅ
ｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ−Ｅｆｆｅｃｔ
Ｔｒａｎｓｉｓｔｏｒ ）を用いたＳＣＦＬ（Ｓｏｕｒ
ｃｅＣｏｕｐｐｌｅｄ ＦＥＴ Ｌｏｇｉｃ ）と呼ば
れる論理回路が広く用いられている。この論理回路では
、電界効果トランジスタ（以下ＦＥＴ（Ｆｉｅｌｄ−Ｅ
ｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ ）という）をいわ
ゆる「縦積み」の構成にできるので、複雑な論理回路で
もＦＥＴの数を減らす事ができ、また、特性の似た２つ
のＦＥＴのソース電極を互いに接続し、論理回路を構成
することで、温度変化，バラツキなど特性変化の影響が
現れにくく、安定した動作が望める、という特長がある
。この回路の簡単な例を図２に示す。
【０００４】この図２に示す論理回路は、Ｎチャンネル
ＦＥＴを用いた２入力ＮＯＲ回路の例である。この回路
において、ＦＥＴ２０１，２０２は、互いに良く似た特
性を持ち、そのソース電極が互いに接続されている（以
下、このような組み合わせをペアトランジスタという）
。ＦＥＴ２０３，２０４もペアトランジスタとなってお
り、ＦＥＴ２０３のドレインとＦＥＴ２０１のドレイン
、ＦＥＴ２０４のドレインにＦＥＴ２０１，２０２のソ
ースが接続されている。これらのＦＥＴは、飽和領域で
動作しており、また、ペアトランジスタを構成する２つ
のＦＥＴは、差動増幅回路を構成し、バイポーラトラン
ジスタを用いたＥＣＬと同様の回路であるため、非常に
高速に動作する。この回路は、「（Ａ＋Ｂ）’」の演算
結果を「Ｘ」として出力する。（ここで、記号「’」は
反転論理をしめしているものとする。）Ａ’，Ｂ’は、
通常、所定のバイアス電源につながれ、温度変化，バラ
ツキなど特性変化の影響などを補償している。また、論
理回路の中段に用いられるときなどでは、Ａ，Ｂの反転
信号を入力するようになっている場合もある。図３は、
同様な構成での、３入力ＮＯＲ回路の例である。
ＦＥＴを用いた２入力ＮＯＲ回路の例である。この回路
において、ＦＥＴ２０１，２０２は、互いに良く似た特
性を持ち、そのソース電極が互いに接続されている（以
下、このような組み合わせをペアトランジスタという）
。ＦＥＴ２０３，２０４もペアトランジスタとなってお
り、ＦＥＴ２０３のドレインとＦＥＴ２０１のドレイン
、ＦＥＴ２０４のドレインにＦＥＴ２０１，２０２のソ
ースが接続されている。これらのＦＥＴは、飽和領域で
動作しており、また、ペアトランジスタを構成する２つ
のＦＥＴは、差動増幅回路を構成し、バイポーラトラン
ジスタを用いたＥＣＬと同様の回路であるため、非常に
高速に動作する。この回路は、「（Ａ＋Ｂ）’」の演算
結果を「Ｘ」として出力する。（ここで、記号「’」は
反転論理をしめしているものとする。）Ａ’，Ｂ’は、
通常、所定のバイアス電源につながれ、温度変化，バラ
ツキなど特性変化の影響などを補償している。また、論
理回路の中段に用いられるときなどでは、Ａ，Ｂの反転
信号を入力するようになっている場合もある。図３は、
同様な構成での、３入力ＮＯＲ回路の例である。
【０００５】
【発明が解決しようとする課題】最近では、電子デバイ
スの性能向上及び集積度の向上を目指して微細加工の技
術が格段に進歩し、ＧａＡｓを素材とするＦＥＴにおい
てもゲート長が１ミクロン以下のものが現れるようにな
った。ゲート長が短くなると、ＦＥＴの入力容量が減少
し駆動素子の出力駆動能力が良くなるという効果が現れ
、デバイス（ＩＣ）の性能向上になる。しかし、ゲート
長が１ミクロン以下になると、「ショートチャンネル効
果」と呼ばれる現象が生じ、デバイスの性能向上になら
なくなる。ショートチャンネル効果が現れると、ドレイ
ン電流のドレイン−ソース間電圧（以下、ＶＤＳという
）への依存性が大きくなり、相互コンダクタンスのＶＤ
Ｓ依存性も大きくなる。ショートチャンネル効果のあら
われたＦＥＴのドレイン特性，伝達特性（ＶＧＳ−ＩＤ
Ｓ特性）が図４に、現れていないものが図５に示されて
いる。
スの性能向上及び集積度の向上を目指して微細加工の技
術が格段に進歩し、ＧａＡｓを素材とするＦＥＴにおい
てもゲート長が１ミクロン以下のものが現れるようにな
った。ゲート長が短くなると、ＦＥＴの入力容量が減少
し駆動素子の出力駆動能力が良くなるという効果が現れ
、デバイス（ＩＣ）の性能向上になる。しかし、ゲート
長が１ミクロン以下になると、「ショートチャンネル効
果」と呼ばれる現象が生じ、デバイスの性能向上になら
なくなる。ショートチャンネル効果が現れると、ドレイ
ン電流のドレイン−ソース間電圧（以下、ＶＤＳという
）への依存性が大きくなり、相互コンダクタンスのＶＤ
Ｓ依存性も大きくなる。ショートチャンネル効果のあら
われたＦＥＴのドレイン特性，伝達特性（ＶＧＳ−ＩＤ
Ｓ特性）が図４に、現れていないものが図５に示されて
いる。
【０００６】ショートチャンネル効果のあらわれたＦＥ
Ｔが、図２に示したＳＣＦＬによる２入力ＮＯＲ回路に
用いられると、ペアトランジスタＦＥＴ２０３，２０４
は、ＶＤＳの異なった領域で動作することになり、図４
に見られるように伝達特性が違ったものになる。そのた
め、温度変化，バラツキなどの要因の影響を強く受ける
ことになり、条件によっては、回路の動作が停止しまう
こともある。図３に示した３入力ＮＯＲ回路では、ＶＤ
Ｓの違いがもっと大きいので、その影響も大きいものに
なる。このように、集積度を上げることによって動作が
不安定になるため、集積度の向上に限界があった。
Ｔが、図２に示したＳＣＦＬによる２入力ＮＯＲ回路に
用いられると、ペアトランジスタＦＥＴ２０３，２０４
は、ＶＤＳの異なった領域で動作することになり、図４
に見られるように伝達特性が違ったものになる。そのた
め、温度変化，バラツキなどの要因の影響を強く受ける
ことになり、条件によっては、回路の動作が停止しまう
こともある。図３に示した３入力ＮＯＲ回路では、ＶＤ
Ｓの違いがもっと大きいので、その影響も大きいものに
なる。このように、集積度を上げることによって動作が
不安定になるため、集積度の向上に限界があった。
【０００７】本発明は、前述した点に鑑み、集積度を向
上させ、かつ安定した動作の得られる半導体装置を提供
することを、その目的とする。
上させ、かつ安定した動作の得られる半導体装置を提供
することを、その目的とする。
【０００８】
【課題を解決するための手段】本発明は、ソース電極が
互いに接続された２つのＦＥＴからなるペアトランジス
タを複数組備えている。さらに、ペアトランジスタを構
成する２つのＦＥＴのドレイン−ソース間電圧の差につ
いて、その差の大きいペアトランジスタのＦＥＴが、そ
の差の小さいものよりもゲート長の長いＦＥＴとなって
いる。
互いに接続された２つのＦＥＴからなるペアトランジス
タを複数組備えている。さらに、ペアトランジスタを構
成する２つのＦＥＴのドレイン−ソース間電圧の差につ
いて、その差の大きいペアトランジスタのＦＥＴが、そ
の差の小さいものよりもゲート長の長いＦＥＴとなって
いる。
【０００９】
【作用】本発明では、ペアトランジスタを構成する２つ
のＦＥＴのドレイン−ソース間電圧の差が大きい場合は
、それらのＦＥＴのゲート長が長くなっているので、高
集積化によるショートチャンネル効果がおさえられ、相
互コンダクタンスのドレイン電圧依存性が押さえられて
いる。また、ドレイン−ソース間電圧の差が小さい場合
は、前述した場合と逆に、それらのＦＥＴのゲート長が
短くなっているが、ドレイン−ソース間電圧があまり違
っていないので、ショートチャンネル効果があらわれず
、ゲート長を短くしたことにより、集積度が向上する。
のＦＥＴのドレイン−ソース間電圧の差が大きい場合は
、それらのＦＥＴのゲート長が長くなっているので、高
集積化によるショートチャンネル効果がおさえられ、相
互コンダクタンスのドレイン電圧依存性が押さえられて
いる。また、ドレイン−ソース間電圧の差が小さい場合
は、前述した場合と逆に、それらのＦＥＴのゲート長が
短くなっているが、ドレイン−ソース間電圧があまり違
っていないので、ショートチャンネル効果があらわれず
、ゲート長を短くしたことにより、集積度が向上する。
【００１０】
【実施例】本発明の実施例について図面を参照して説明
する。前述した従来例と同一ないし同等なものについて
は、同一の符号を用いるとともに、その説明を簡略しも
しくは省略するものとする。図１には、本発明の半導体
装置の一回路例が示されている。この半導体装置は、Ｆ
ＥＴ１０１及びＦＥＴ１０２のゲート長は、ショートチ
ャンネル効果が生じる程度に短いものであり、また、Ｆ
ＥＴ１０３及びＦＥＴ１０４のゲート長は、ショートチ
ャンネル効果が生じない程度の長さである点に特徴を有
している。これらの導電層は、前述した図６と同様のも
のである。
する。前述した従来例と同一ないし同等なものについて
は、同一の符号を用いるとともに、その説明を簡略しも
しくは省略するものとする。図１には、本発明の半導体
装置の一回路例が示されている。この半導体装置は、Ｆ
ＥＴ１０１及びＦＥＴ１０２のゲート長は、ショートチ
ャンネル効果が生じる程度に短いものであり、また、Ｆ
ＥＴ１０３及びＦＥＴ１０４のゲート長は、ショートチ
ャンネル効果が生じない程度の長さである点に特徴を有
している。これらの導電層は、前述した図６と同様のも
のである。
【００１１】ＦＥＴ１０１及びＦＥＴ１０２について、
それらのゲート長をショートチャンネル効果が生じる程
度短くしているのは、ドレイン−ソース間電圧（以下、
ＶＤＳ）にあまり違いを生じていないからである。これ
らの２つのＦＥＴでは、ショートチャンネル効果の影響
が出ているが、ＶＤＳにあまり違いがないため、ショー
トチャンネル効果があっても、図４に示したようにそれ
らの伝達特性が似たものになっている。これらＦＥＴ１
０１及びＦＥＴ１０２が構成する回路において、前述し
たように差動回路が構成されており、伝達特性が似たも
のになっているのでショートチャンネル効果の影響が回
路動作に現れないようになっている。
それらのゲート長をショートチャンネル効果が生じる程
度短くしているのは、ドレイン−ソース間電圧（以下、
ＶＤＳ）にあまり違いを生じていないからである。これ
らの２つのＦＥＴでは、ショートチャンネル効果の影響
が出ているが、ＶＤＳにあまり違いがないため、ショー
トチャンネル効果があっても、図４に示したようにそれ
らの伝達特性が似たものになっている。これらＦＥＴ１
０１及びＦＥＴ１０２が構成する回路において、前述し
たように差動回路が構成されており、伝達特性が似たも
のになっているのでショートチャンネル効果の影響が回
路動作に現れないようになっている。
【００１２】ＦＥＴ１０３及びＦＥＴ１０４について、
それらのゲート長をショートチャンネル効果が生じない
程度長くしているのは、ドレイン−ソース間電圧（以下
、ＶＤＳ）に大きな違いを生じているからである。これ
らの２つのＦＥＴでは、ゲート長を長くすることでショ
ートチャンネル効果がおさえられていて、図５に示した
ように、ＶＤＳの違いが大きくとも、ＶＤＳ依存性が小
さいのでそれらの伝達特性に違いがなく、これらＦＥＴ
１０３及びＦＥＴ１０４が構成する回路は安定に動作す
る。
それらのゲート長をショートチャンネル効果が生じない
程度長くしているのは、ドレイン−ソース間電圧（以下
、ＶＤＳ）に大きな違いを生じているからである。これ
らの２つのＦＥＴでは、ゲート長を長くすることでショ
ートチャンネル効果がおさえられていて、図５に示した
ように、ＶＤＳの違いが大きくとも、ＶＤＳ依存性が小
さいのでそれらの伝達特性に違いがなく、これらＦＥＴ
１０３及びＦＥＴ１０４が構成する回路は安定に動作す
る。
【００１３】実験では、ＦＥＴ１０１及びＦＥＴ１０２
のゲート長を０．５ミクロン、ＦＥＴ１０３及びＦＥＴ
１０４のゲート長を０．７ミクロン、ゲート幅を２０ミ
クロンとして、この半導体装置が製作されている。この
半導体装置では、一部のＦＥＴのゲート長を長くしてい
ることにより、ショートチャンネル効果がおさえられて
、高速で良好な動作が得られている。
のゲート長を０．５ミクロン、ＦＥＴ１０３及びＦＥＴ
１０４のゲート長を０．７ミクロン、ゲート幅を２０ミ
クロンとして、この半導体装置が製作されている。この
半導体装置では、一部のＦＥＴのゲート長を長くしてい
ることにより、ショートチャンネル効果がおさえられて
、高速で良好な動作が得られている。
【００１４】本発明は、前述した実施例だけでなく様々
な変形が可能である。
な変形が可能である。
【００１５】回路例としては、図１の回路だけでなく、
図３に示した回路など２つのＦＥＴからなるペアトラン
ジスタを複数組備えた回路を用いることができ、この場
合も、ペアトランジスタを構成する２つのＦＥＴのドレ
イン−ソース間電圧の違いに応じて、それらのＦＥＴの
ゲート長を長くすることで同様の効果が得られる。また
、ＦＥＴをＮチャンネルＦＥＴとしていたが、Ｐチャン
ネルＦＥＴとしても良い。さらに、半導体については、
ＧａＡｓに限らず、集積度を向上させるとショートチャ
ンネル効果を生じるような素材であれば良い。
図３に示した回路など２つのＦＥＴからなるペアトラン
ジスタを複数組備えた回路を用いることができ、この場
合も、ペアトランジスタを構成する２つのＦＥＴのドレ
イン−ソース間電圧の違いに応じて、それらのＦＥＴの
ゲート長を長くすることで同様の効果が得られる。また
、ＦＥＴをＮチャンネルＦＥＴとしていたが、Ｐチャン
ネルＦＥＴとしても良い。さらに、半導体については、
ＧａＡｓに限らず、集積度を向上させるとショートチャ
ンネル効果を生じるような素材であれば良い。
【００１６】
【発明の効果】以上説明したように本発明によれば、ペ
アトランジスタを構成する２つのＦＥＴのドレイン−ソ
ース間電圧の違いに応じて、そのゲート長が長くなって
いるため、高集積化によるショートチャンネル効果の影
響が回路動作に現れないので、高集積化したうえに、安
定に動作させることができ、また、動作速度を向上させ
ることができる。
アトランジスタを構成する２つのＦＥＴのドレイン−ソ
ース間電圧の違いに応じて、そのゲート長が長くなって
いるため、高集積化によるショートチャンネル効果の影
響が回路動作に現れないので、高集積化したうえに、安
定に動作させることができ、また、動作速度を向上させ
ることができる。
【図１】本発明の一実施例の回路図である。
【図２】従来例の回路図である。
【図３】従来例の回路図である。
【図４】ショートチャンネル効果のあるＦＥＴの特性図
である。
である。
【図５】ショートチャンネル効果のないＦＥＴの特性図
である。
である。
１０１…ＦＥＴ
１０２…ＦＥＴ
１０３…ＦＥＴ
１０４…ＦＥＴ
Claims (1)
- 【請求項１】 ソース電極が互いに接続された２つの
ＦＥＴからなるペアトランジスタを複数組備えてなる半
導体装置において、前記ペアトランジスタを構成する２
つのＦＥＴのドレイン−ソース間電圧の差について、そ
の差の大きい前記ペアトランジスタのＦＥＴが、その差
の小さいものよりもゲート長の長いＦＥＴであることを
特徴とした半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3125784A JPH04352358A (ja) | 1991-05-29 | 1991-05-29 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3125784A JPH04352358A (ja) | 1991-05-29 | 1991-05-29 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04352358A true JPH04352358A (ja) | 1992-12-07 |
Family
ID=14918774
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3125784A Pending JPH04352358A (ja) | 1991-05-29 | 1991-05-29 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04352358A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5812022A (en) * | 1995-09-22 | 1998-09-22 | Nippondenso Co., Ltd. | Differential amplifier circuit having low noise input transistors |
-
1991
- 1991-05-29 JP JP3125784A patent/JPH04352358A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5812022A (en) * | 1995-09-22 | 1998-09-22 | Nippondenso Co., Ltd. | Differential amplifier circuit having low noise input transistors |
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