JPH0752837B2 - 論理回路 - Google Patents
論理回路Info
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- JPH0752837B2 JPH0752837B2 JP62055850A JP5585087A JPH0752837B2 JP H0752837 B2 JPH0752837 B2 JP H0752837B2 JP 62055850 A JP62055850 A JP 62055850A JP 5585087 A JP5585087 A JP 5585087A JP H0752837 B2 JPH0752837 B2 JP H0752837B2
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- transistor
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/01—Modifications for accelerating switching
- H03K19/017—Modifications for accelerating switching in field-effect transistor circuits
- H03K19/01707—Modifications for accelerating switching in field-effect transistor circuits in asynchronous circuits
- H03K19/01721—Modifications for accelerating switching in field-effect transistor circuits in asynchronous circuits by means of a pull-up or down element
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- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
- H03K19/094—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors
- H03K19/0956—Schottky diode FET logic
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- Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
- Mathematical Physics (AREA)
- Power Engineering (AREA)
- Logic Circuits (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、論理回路に関し、特に回路動作の高速化，
最大許容ファンアウト数の増大，及び低消費電力化を目
的とするものである。
最大許容ファンアウト数の増大，及び低消費電力化を目
的とするものである。
近年、社会の高度な情報化の進展に伴って、高速，高集
積かつ低消費電力の半導体集積回路装置が増々要求され
てきている。その中で従来のシリコンに代わってGaAsを
代表とするIII−Ｖ属系の化合物半導体を用いた電子デ
バイスが上記要求をみたすものとして各所で精力的に研
究・開発されている。
積かつ低消費電力の半導体集積回路装置が増々要求され
てきている。その中で従来のシリコンに代わってGaAsを
代表とするIII−Ｖ属系の化合物半導体を用いた電子デ
バイスが上記要求をみたすものとして各所で精力的に研
究・開発されている。
GaAsを材料としたトランジスタとしてはMESFET（Metal
Semiconductor Junction FET）,HEMT（High Electron M
obility Transistor）,HBT（Hetero Junction Bipolar
Transistor）,RHET（Resonant Hot Electron Transisto
r）等が提案されているが、HEMT,HBT,RHETは高度なプロ
セス技術、例えはMBE（Molecular Beam Epitaxy）,Mo−
CVD（Metal organic-Chemical Vapor Deposition）等に
よるエピタキシャル成長等が必要とされるため、実用化
にはまだ若干の時間が必要である。これに対しMESFETは
既に16KSRAM,3KGゲートアレイなどが学会発表され、LSI
レベルの製品も実用化されようとしている。
Semiconductor Junction FET）,HEMT（High Electron M
obility Transistor）,HBT（Hetero Junction Bipolar
Transistor）,RHET（Resonant Hot Electron Transisto
r）等が提案されているが、HEMT,HBT,RHETは高度なプロ
セス技術、例えはMBE（Molecular Beam Epitaxy）,Mo−
CVD（Metal organic-Chemical Vapor Deposition）等に
よるエピタキシャル成長等が必要とされるため、実用化
にはまだ若干の時間が必要である。これに対しMESFETは
既に16KSRAM,3KGゲートアレイなどが学会発表され、LSI
レベルの製品も実用化されようとしている。
GaAs MESFETを用いた論理回路としては、DCFL（Direct
Coupled FET Logic）、BFL（Buffered FET Logic）、SC
FL（Source Coupled FTE Logic）、LPFL（Low Pinchoff
-voltage FET Logic）、SDFL（Schottky-Diode FET Log
ic）等種々の回路が提案されている。
Coupled FET Logic）、BFL（Buffered FET Logic）、SC
FL（Source Coupled FTE Logic）、LPFL（Low Pinchoff
-voltage FET Logic）、SDFL（Schottky-Diode FET Log
ic）等種々の回路が提案されている。
DCFLの回路例を第３図に示す。この回路は、ドレインを
第１の電源VDDに接続しソースとゲートを互いに接続し
たデプレッション型MESFETを用いた負荷トランジスタ１
と、該負荷トランジスタ１のソースとゲートの共通接続
点にドレインを接続しソースを第２の電源GNDに接続し
ゲートに入力が与えられるエンハンスメント型MESFETを
用いた駆動トランジスタ２とで構成されたDCFLインバー
タ回路10が２段接続されてなり、上記負荷トランジスタ
１のソースとゲートの共通接続点から出力が取り出され
るようになっていた。
第１の電源VDDに接続しソースとゲートを互いに接続し
たデプレッション型MESFETを用いた負荷トランジスタ１
と、該負荷トランジスタ１のソースとゲートの共通接続
点にドレインを接続しソースを第２の電源GNDに接続し
ゲートに入力が与えられるエンハンスメント型MESFETを
用いた駆動トランジスタ２とで構成されたDCFLインバー
タ回路10が２段接続されてなり、上記負荷トランジスタ
１のソースとゲートの共通接続点から出力が取り出され
るようになっていた。
DCFLは構成が簡単で素子数が少なく、現在提案されてい
る回路の中で最も高速，低消費電力であるため、メモリ
を始め、多くのLSIに採用されている。しかし反面、DCF
Lは出力ハイレベルVOHが次段のトランジスタのクランプ
電圧以下に制限されるという欠点がある。すなわち、第
３図において、１段目のDCFL回路の出力は、２段目のDC
FL回路の駆動トランジスタ２のゲート・ソース間クラン
プ電圧により制限される。通常MESFETのゲート・ソース
間のクランプ電圧は0.6V程度であるため、VOHは0.6V以
下に制限され、また出力ロウレベルVOLは0.1V程度であ
るので、従って、論理振幅VLは0.5V程度になる。シリコ
ンバイポーラトランジスタを使ったECL回路では、VL＝
0.5程度で動作しているが、これは制御性の良いベース
・エミッタ間電圧VBEや抵抗比を用いて論理レベルを決
めているから可能であり、MESFETを用いたDCFLでは、V
thや電流特性等変動しやすいパラメータに論理レベルが
影響を受けるため、0.5V程度のVLでは充分なノイズマー
ジンを確保しつつ大規模な集積回路を量産するのは非常
に困難である。
る回路の中で最も高速，低消費電力であるため、メモリ
を始め、多くのLSIに採用されている。しかし反面、DCF
Lは出力ハイレベルVOHが次段のトランジスタのクランプ
電圧以下に制限されるという欠点がある。すなわち、第
３図において、１段目のDCFL回路の出力は、２段目のDC
FL回路の駆動トランジスタ２のゲート・ソース間クラン
プ電圧により制限される。通常MESFETのゲート・ソース
間のクランプ電圧は0.6V程度であるため、VOHは0.6V以
下に制限され、また出力ロウレベルVOLは0.1V程度であ
るので、従って、論理振幅VLは0.5V程度になる。シリコ
ンバイポーラトランジスタを使ったECL回路では、VL＝
0.5程度で動作しているが、これは制御性の良いベース
・エミッタ間電圧VBEや抵抗比を用いて論理レベルを決
めているから可能であり、MESFETを用いたDCFLでは、V
thや電流特性等変動しやすいパラメータに論理レベルが
影響を受けるため、0.5V程度のVLでは充分なノイズマー
ジンを確保しつつ大規模な集積回路を量産するのは非常
に困難である。
VLを大きくするためには、レベルシフトを行ない、VOL
を下げる方法があるが、出力側にソースホロワを設けて
レベルシフトを行なうのがBFL回路である。第４図にBFL
の回路例を示す。この回路は、ドレインを第１の電源V
DDに接続しソースとゲートを互いに接続したデプレッシ
ョン型MESFETを用いた負荷トランジスタ１と、該負荷ト
ランジスタ１のソースとゲートの共通接続点にドレイン
を接続しソースを第２の電源GNDに接続しゲートに入力
が与えられるデプレッション型MESFETを用いた駆動トラ
ンジスタ２とで論理ブランチ30が構成され、ドレインを
第１の電源VDDに接続したソースホロワトランジスタ20
と、該ソースホロワトランジスタ20のソースに３個直列
に接続したレベルシフトダイオードと、ドレインを該レ
ベルシフトダイオードの他端に接続し共通接続したゲー
トとソースを第３の電源VSSに接続したソースホロワ定
電流源トランジスタ22とでソースホロワ31が構成され、
上記論理ブランチ30の負荷トランジスタ１のソースから
取り出された論理ブランチの出力が、ソースホロワ31の
ソースホロワトリンジスタ20のゲートに入力され、上記
ソースホロワ定電流源トランジスタ22のドレインからレ
ベルシフトされたBFL回路の出力が得られるように構成
されている。
を下げる方法があるが、出力側にソースホロワを設けて
レベルシフトを行なうのがBFL回路である。第４図にBFL
の回路例を示す。この回路は、ドレインを第１の電源V
DDに接続しソースとゲートを互いに接続したデプレッシ
ョン型MESFETを用いた負荷トランジスタ１と、該負荷ト
ランジスタ１のソースとゲートの共通接続点にドレイン
を接続しソースを第２の電源GNDに接続しゲートに入力
が与えられるデプレッション型MESFETを用いた駆動トラ
ンジスタ２とで論理ブランチ30が構成され、ドレインを
第１の電源VDDに接続したソースホロワトランジスタ20
と、該ソースホロワトランジスタ20のソースに３個直列
に接続したレベルシフトダイオードと、ドレインを該レ
ベルシフトダイオードの他端に接続し共通接続したゲー
トとソースを第３の電源VSSに接続したソースホロワ定
電流源トランジスタ22とでソースホロワ31が構成され、
上記論理ブランチ30の負荷トランジスタ１のソースから
取り出された論理ブランチの出力が、ソースホロワ31の
ソースホロワトリンジスタ20のゲートに入力され、上記
ソースホロワ定電流源トランジスタ22のドレインからレ
ベルシフトされたBFL回路の出力が得られるように構成
されている。
上記のように構成されたBFL回路においては、ソースホ
ロワ31でのレベルシフトダイオード21の数を変えること
により自由にVLを設定することができるため、DCFL回路
のようなVLが小さいことに起因する製作の困難さは取り
除かれる。しかし、BFLでは、レベルシフトを電流配分
の多い出力側で行なうため、レベルシフト段の電源電圧
が高いことも相まって、消費電力がシリコンのECL回路
と同等か、それ以上になってしまう。
ロワ31でのレベルシフトダイオード21の数を変えること
により自由にVLを設定することができるため、DCFL回路
のようなVLが小さいことに起因する製作の困難さは取り
除かれる。しかし、BFLでは、レベルシフトを電流配分
の多い出力側で行なうため、レベルシフト段の電源電圧
が高いことも相まって、消費電力がシリコンのECL回路
と同等か、それ以上になってしまう。
BFL回路は出力側でレベルシフトを行なうが、消費電力
の低減を図るために入力側でレベルシフトを行なうのが
SDFLである。第５図にSDFLの回路例を示す。本回路例で
は２入力NOR回路を示す。このSDFL回路は、２つの入力I
N1,IN2にそれぞれ一端を接続し他端を共通接続し順方向
に挿入された入力レベルシフトダイオード6a,6bと、前
記共通接続点にドレインを接続しソース及びゲートを第
３の電源VSSに接続した入力プルダウントランジスタ４
と、上記入力レベルシフトダイオード6a,6bの共通接続
点にゲートを接続し第２の電源GNDにソースを接続した
駆動トランジスタ２と、該駆動トランジスタ２のドレイ
ンにソース及びゲートを接続しドレインを第１の電源V
DDに接続した負荷トランジスタ１とで構成され、上記負
荷トランジスタ１のソースから論理出力を得るようにな
っている。
の低減を図るために入力側でレベルシフトを行なうのが
SDFLである。第５図にSDFLの回路例を示す。本回路例で
は２入力NOR回路を示す。このSDFL回路は、２つの入力I
N1,IN2にそれぞれ一端を接続し他端を共通接続し順方向
に挿入された入力レベルシフトダイオード6a,6bと、前
記共通接続点にドレインを接続しソース及びゲートを第
３の電源VSSに接続した入力プルダウントランジスタ４
と、上記入力レベルシフトダイオード6a,6bの共通接続
点にゲートを接続し第２の電源GNDにソースを接続した
駆動トランジスタ２と、該駆動トランジスタ２のドレイ
ンにソース及びゲートを接続しドレインを第１の電源V
DDに接続した負荷トランジスタ１とで構成され、上記負
荷トランジスタ１のソースから論理出力を得るようにな
っている。
次に第５図に示すSDFL回路の動作について説明する。
入力IN1,IN2に与えられた論理レベルは入力レベルシフ
トダイオード6a,6bによってそれぞれレベルシフトされ
て駆動トランジスタ２のゲートに与えられる。入力プル
ダウントランジスタ４は入力レベルシフトダイオード6
a,6bにほぼ一定の電流を流す定電流源として働く。この
回路では、入力レベルシフトダイオード6a,6bは各入力I
N1,IN2について一段挿入されているので約0.6Vのレベル
シフトが生じる。駆動トランジスタ２のゲートに与えら
れる論理レベルは、ハイレベルでは、DCFLと同様、ソー
ス・ゲート間のクランプ電圧である0.6V程度にクランプ
されるが、ロウレベルではVOLが0.1Vとすると0.6Vのレ
ベルシフトを受けて、−0.5V程度になる。従ってこの回
路では、VLは1.1VとなりDCFLの0.5Vと比べて、２倍強の
VLの拡大となり、Vth等のデバイスパラメータの変動に
強い回路となる。またこの回路は入力側でレベルシフト
を行なっているので、レベルシフト部を流れる電流は比
較的小さく、BFLほど消費電力は大きくない。なお、第
５図において駆動トランジスタ２はエンハンスメント型
MESFETとしたが、これは浅めのデプレッションMESFETを
用いることもある。
トダイオード6a,6bによってそれぞれレベルシフトされ
て駆動トランジスタ２のゲートに与えられる。入力プル
ダウントランジスタ４は入力レベルシフトダイオード6
a,6bにほぼ一定の電流を流す定電流源として働く。この
回路では、入力レベルシフトダイオード6a,6bは各入力I
N1,IN2について一段挿入されているので約0.6Vのレベル
シフトが生じる。駆動トランジスタ２のゲートに与えら
れる論理レベルは、ハイレベルでは、DCFLと同様、ソー
ス・ゲート間のクランプ電圧である0.6V程度にクランプ
されるが、ロウレベルではVOLが0.1Vとすると0.6Vのレ
ベルシフトを受けて、−0.5V程度になる。従ってこの回
路では、VLは1.1VとなりDCFLの0.5Vと比べて、２倍強の
VLの拡大となり、Vth等のデバイスパラメータの変動に
強い回路となる。またこの回路は入力側でレベルシフト
を行なっているので、レベルシフト部を流れる電流は比
較的小さく、BFLほど消費電力は大きくない。なお、第
５図において駆動トランジスタ２はエンハンスメント型
MESFETとしたが、これは浅めのデプレッションMESFETを
用いることもある。
また、第６図は従来の２入力LPFL回路を示す。この回路
は、２つの入力IN1,IN2にそれぞれ一端を接続し他端を
共通接続し順方向に挿入した入力レベルシフトダイオー
ド6a,6bと、その共通接続点にドレインを接続しソース
及びゲートを第２の電源GNDに接続した入力プルダウン
トランジスタ４と、上記入力レベルシフトダイオード6
a,6bの共通接続点にゲートを接続し第２の電源GNDにソ
ースを接続した駆動トランジスタ２と、該駆動トランジ
スタ２のドレインにソース及ドレインを接続しドレイン
を第１の電源VDDに接続した負荷トランジスタ１とで構
成され、該負荷トランジスタ１のソースから論理出力を
得るようになっている。
は、２つの入力IN1,IN2にそれぞれ一端を接続し他端を
共通接続し順方向に挿入した入力レベルシフトダイオー
ド6a,6bと、その共通接続点にドレインを接続しソース
及びゲートを第２の電源GNDに接続した入力プルダウン
トランジスタ４と、上記入力レベルシフトダイオード6
a,6bの共通接続点にゲートを接続し第２の電源GNDにソ
ースを接続した駆動トランジスタ２と、該駆動トランジ
スタ２のドレインにソース及ドレインを接続しドレイン
を第１の電源VDDに接続した負荷トランジスタ１とで構
成され、該負荷トランジスタ１のソースから論理出力を
得るようになっている。
このLPFL回路では、入力レベルシフト部分がSDFLのよう
にVSSでなくGNDで終端されるため、電源は２種類で済む
という利点はあるものの、入力に加えられる論理振幅は
大きいが駆動トランジスタ２のゲートに印加される論理
振幅は減少してしまうという欠点がある。しかし、それ
でもなお、DCFLに比べ、入力に加えられる論理振幅は大
きいため、ノイズに強く、また駆動トランジスタ２のゲ
ートに印加される“L"レベルは入力プルダウントランジ
スタ４の働きでほぼ0Vになるので、DCFLに比べ約100mV
動作に余裕ができる。
にVSSでなくGNDで終端されるため、電源は２種類で済む
という利点はあるものの、入力に加えられる論理振幅は
大きいが駆動トランジスタ２のゲートに印加される論理
振幅は減少してしまうという欠点がある。しかし、それ
でもなお、DCFLに比べ、入力に加えられる論理振幅は大
きいため、ノイズに強く、また駆動トランジスタ２のゲ
ートに印加される“L"レベルは入力プルダウントランジ
スタ４の働きでほぼ0Vになるので、DCFLに比べ約100mV
動作に余裕ができる。
従来のSDFL回路は以上のように構成されているので、次
のような問題点がある。
のような問題点がある。
即ち、入力がＨ→Ｌに変化する時、駆動トランジスタ２
のゲート・ソース間容量CGSを急速に放電するために
は、入力プルダウントランジスタ４を大きくする必要が
あるが、入力レベルシフト部分に流れる電流は前段の負
荷トランジスタから供給されるので、ファンアウトを大
きくするために入力プルダウントランジスタ４はあまり
大きくできない。また入力プルダウントランジスタ４を
大きくすると入力がＬ→Ｈに変化する時駆動トランジス
タ２のCGSの充電が遅れ、動作速度が低下してしまう。
このように、入力プルダウントランジスタ４の大きさの
設定にあたっては相反する要素があるため、上述の全て
を満足させることができないという問題点があった。
のゲート・ソース間容量CGSを急速に放電するために
は、入力プルダウントランジスタ４を大きくする必要が
あるが、入力レベルシフト部分に流れる電流は前段の負
荷トランジスタから供給されるので、ファンアウトを大
きくするために入力プルダウントランジスタ４はあまり
大きくできない。また入力プルダウントランジスタ４を
大きくすると入力がＬ→Ｈに変化する時駆動トランジス
タ２のCGSの充電が遅れ、動作速度が低下してしまう。
このように、入力プルダウントランジスタ４の大きさの
設定にあたっては相反する要素があるため、上述の全て
を満足させることができないという問題点があった。
この発明は上記のような問題点を解決するためになされ
たもので、入力Ｈ→Ｌ時、Ｌ→Ｈ時の双方の動作の高速
化を図ることができ、かつ最大許容ファンアウト数の増
大，低消費電力化を図ることができる論理回路を得るこ
とを目的とする。
たもので、入力Ｈ→Ｌ時、Ｌ→Ｈ時の双方の動作の高速
化を図ることができ、かつ最大許容ファンアウト数の増
大，低消費電力化を図ることができる論理回路を得るこ
とを目的とする。
この発明に係る半導体集積回路装置は、当該論理回路の
出力をフィードバックして入力プルダウン用ランジスタ
を制御するためのフィードバック回路を設けたものであ
る。
出力をフィードバックして入力プルダウン用ランジスタ
を制御するためのフィードバック回路を設けたものであ
る。
この発明においては、入力プルダウン用トランジスタを
論理出力によりフィードバック制御するようにしたの
で、駆動用トランジスタのゲート・ソース間容量の充放
電が急速に行われて論理出力の上昇，下降がそれぞれ加
速されることとなり、回路動作の高速化、最大許容ファ
ンアウト数の増大及び低消費電力化を図ることができ
る。
論理出力によりフィードバック制御するようにしたの
で、駆動用トランジスタのゲート・ソース間容量の充放
電が急速に行われて論理出力の上昇，下降がそれぞれ加
速されることとなり、回路動作の高速化、最大許容ファ
ンアウト数の増大及び低消費電力化を図ることができ
る。
以下、この発明の実施例を図について説明する。
但し、この実施例の説明において従来の技術の説明と重
複する部分についは適宜その説明を省略する。
複する部分についは適宜その説明を省略する。
第１図はこの発明の一実施例による論理回路を示す回路
図である。図において、第５図と同一符号は同一又は相
当する部分を示す。本実施例は、ソース及びゲートを第
２の電源GNDに接続したデプレッション型MESFETを用い
たフィードバックプルダウントランジスタ３と、負荷ト
ランジスタ１のソース・ゲートに一端を接続し他端を上
記フィードバックプルダウントランジスタ３のドレイン
に順方向に接続したフィードバックダイオード５とをフ
ィードバック回路として第５図に示す従来回路に付加
し、入力プルダウントランジスタ４をエンハンスメント
型MESFETとし、そのゲートを上記フィードバックプルダ
ウントランジスタ３のドレインに接続したものである。
図である。図において、第５図と同一符号は同一又は相
当する部分を示す。本実施例は、ソース及びゲートを第
２の電源GNDに接続したデプレッション型MESFETを用い
たフィードバックプルダウントランジスタ３と、負荷ト
ランジスタ１のソース・ゲートに一端を接続し他端を上
記フィードバックプルダウントランジスタ３のドレイン
に順方向に接続したフィードバックダイオード５とをフ
ィードバック回路として第５図に示す従来回路に付加
し、入力プルダウントランジスタ４をエンハンスメント
型MESFETとし、そのゲートを上記フィードバックプルダ
ウントランジスタ３のドレインに接続したものである。
次に作用効果について説明する。
論理回路の出力は、フィードバックダイオード５によっ
て約0.6Vレベルシフトされて入力プルダウントランジス
タ４のゲートに印加され、入力プルダウントランジスタ
４の電流を制御する。
て約0.6Vレベルシフトされて入力プルダウントランジス
タ４のゲートに印加され、入力プルダウントランジスタ
４の電流を制御する。
入力IN1,IN2の少なくとも１つが、“H"の時、論理出力
は“L"となり、入力プルダウントランジスタ４はカット
オフしている。次に入力が全て“L"になると論理回路の
出力は上昇しはじめるが、この上昇に伴って入力プルダ
ウントランジスタ４も導通状態になり駆動トランジスタ
２のCGSを急速に放電し更に論理出力の上昇を加速す
る。同様に入力の全てが“L"の状態から、少なくとも１
つが“H"になるとき、論理出力は“H"から下降しはじめ
るが、フィードバックにより入力プルダウントランジス
タ４が導通状態からカットオフ状態になり、このため駆
動トランジスタ２のCGSの充電が急速に行なわれ、更に
論理出力の下降を加速する。
は“L"となり、入力プルダウントランジスタ４はカット
オフしている。次に入力が全て“L"になると論理回路の
出力は上昇しはじめるが、この上昇に伴って入力プルダ
ウントランジスタ４も導通状態になり駆動トランジスタ
２のCGSを急速に放電し更に論理出力の上昇を加速す
る。同様に入力の全てが“L"の状態から、少なくとも１
つが“H"になるとき、論理出力は“H"から下降しはじめ
るが、フィードバックにより入力プルダウントランジス
タ４が導通状態からカットオフ状態になり、このため駆
動トランジスタ２のCGSの充電が急速に行なわれ、更に
論理出力の下降を加速する。
このように、論理出力をフィードバックして入力プルダ
ウントランジスタ４を制御することにより、論理動作の
高速化を図ることができ、tpLH（出力がＬ→Ｈと変化す
る時の遅延）とtpHL（出力がＨ→Ｌと変化する時の遅
延）の両方を高速にすることができる。このため、第５
図に示す従来例で説明したようなtpLH,tpHL双方を高速
にするための適切な入力プルダウントランジスタの大き
さがないというジレンマから解放されることとなる。
ウントランジスタ４を制御することにより、論理動作の
高速化を図ることができ、tpLH（出力がＬ→Ｈと変化す
る時の遅延）とtpHL（出力がＨ→Ｌと変化する時の遅
延）の両方を高速にすることができる。このため、第５
図に示す従来例で説明したようなtpLH,tpHL双方を高速
にするための適切な入力プルダウントランジスタの大き
さがないというジレンマから解放されることとなる。
更に第５図に示す従来例では、前段の負荷トランジスタ
１から入力レベルシフト部分の電流が供給されるため、
ファンアウト数が制限されるが、本実施例によれば、上
述したように入力に“H"が印加される時にはフィードバ
ック回路の働きにより入力プルダウントランジスタ４に
は電流が流れないか、若しくは極めて小さい値になるの
で、ファンアウト数の制限は緩和される。ここで、入力
が“L"の時には、前述したように、入力プルダウントラ
ンジスタ４には電流が流れるが、電流が流れることによ
り前段のVOLは更に下がる向きに変化するので、ファン
アウト数の制限には影響しない。さらに、このようにフ
ァンアウト数の制限が緩和されることにより、論理回路
当りの低消費電力化が可能になるという利点も生ずる。
すなわち、論理設計において、ファンアウト数に制限が
あると、例えばバッファを追加するなどの手段が必要に
なるため、より多くのファンアウトが可能な事は装置の
高速化，低消費電力化等に寄与することとなる。従来の
回路では、ファンアウトの制限を少しでも緩和するため
負荷トランジスタ１を大きくして、負荷電流を大きく設
計していたが、本実施例では、フィードバック回路の働
きにより、負荷電流を小さくすることが可能となり、そ
のため、各トランジスタも小さく設計でき、これによ
り、同じ動作速度で良ければ、更により一層の低電流化
が図れ、フィードバック回路の電流が増加するものの全
体としては低電力化を図ることができる。
１から入力レベルシフト部分の電流が供給されるため、
ファンアウト数が制限されるが、本実施例によれば、上
述したように入力に“H"が印加される時にはフィードバ
ック回路の働きにより入力プルダウントランジスタ４に
は電流が流れないか、若しくは極めて小さい値になるの
で、ファンアウト数の制限は緩和される。ここで、入力
が“L"の時には、前述したように、入力プルダウントラ
ンジスタ４には電流が流れるが、電流が流れることによ
り前段のVOLは更に下がる向きに変化するので、ファン
アウト数の制限には影響しない。さらに、このようにフ
ァンアウト数の制限が緩和されることにより、論理回路
当りの低消費電力化が可能になるという利点も生ずる。
すなわち、論理設計において、ファンアウト数に制限が
あると、例えばバッファを追加するなどの手段が必要に
なるため、より多くのファンアウトが可能な事は装置の
高速化，低消費電力化等に寄与することとなる。従来の
回路では、ファンアウトの制限を少しでも緩和するため
負荷トランジスタ１を大きくして、負荷電流を大きく設
計していたが、本実施例では、フィードバック回路の働
きにより、負荷電流を小さくすることが可能となり、そ
のため、各トランジスタも小さく設計でき、これによ
り、同じ動作速度で良ければ、更により一層の低電流化
が図れ、フィードバック回路の電流が増加するものの全
体としては低電力化を図ることができる。
このように、本実施例による論理回路の性能の改善には
著しいものがあり、その効果は極めて顕著である。
著しいものがあり、その効果は極めて顕著である。
なお、上記実施例では、入力プルダウントランジスタと
して、エンハンスメントタイプのMESFETを用いだか、入
力“H"時にもレベルシフト素子に若干の電流を流したい
場合などには、デプレッションタイプのMESFETを用いて
も何ら問題はない。
して、エンハンスメントタイプのMESFETを用いだか、入
力“H"時にもレベルシフト素子に若干の電流を流したい
場合などには、デプレッションタイプのMESFETを用いて
も何ら問題はない。
第２図はこの発明の他の実施例による論理回路を示す。
本実施例は第６図に示す従来の入力側にレベルシフト回
路を有する２入力LPFLに関するものである。
本実施例は第６図に示す従来の入力側にレベルシフト回
路を有する２入力LPFLに関するものである。
本実施例においても、上記実施例と同様、フィードバッ
ク回路が、フィードバックダイオード５とフィードバッ
クプルダウントランジスタ３とから構成され、該フィー
ドバックプルダウントランジスタ３のドレインに入力プ
ルダウントランジスタ４のゲートが接続されている。
ク回路が、フィードバックダイオード５とフィードバッ
クプルダウントランジスタ３とから構成され、該フィー
ドバックプルダウントランジスタ３のドレインに入力プ
ルダウントランジスタ４のゲートが接続されている。
本実施例においても、フィードバック回路は、上記実施
例と同様の動作を行ない、論理動作速度の高速化、ファ
ンアウト数制限の緩和、並びに低消費電力化を図ること
ができるという利点がある。
例と同様の動作を行ない、論理動作速度の高速化、ファ
ンアウト数制限の緩和、並びに低消費電力化を図ること
ができるという利点がある。
なお、上記実施例ではフィードバック部分のフィードバ
ック素子として、順方向に接続したダイオードを用いた
が、これは抵抗を用いても良く、また同様にフィードバ
ックプルダウントランジスタの代りに抵抗を用いても良
い。
ック素子として、順方向に接続したダイオードを用いた
が、これは抵抗を用いても良く、また同様にフィードバ
ックプルダウントランジスタの代りに抵抗を用いても良
い。
また、上記実施例では、SDFL回路、LPFL回路について説
明したが、本発明は入力のレベルシフトを行う回路を有
する論理回路であれば、一般的に適用可能である。
明したが、本発明は入力のレベルシフトを行う回路を有
する論理回路であれば、一般的に適用可能である。
以上のように、この発明の論理回路によれば、当該論理
回路の出力をフィードバックして入力プルダウン用トラ
ンジスタを制御するようにしたので、回路動作の高速
化，最大許容ファンアウト数の増大、及び低消費電力化
を図ることができる効果がある。
回路の出力をフィードバックして入力プルダウン用トラ
ンジスタを制御するようにしたので、回路動作の高速
化，最大許容ファンアウト数の増大、及び低消費電力化
を図ることができる効果がある。
第１図はこの発明の一実施例による論理回路を示す回路
図、第２図はこの発明の他の実施例による論理回路を示
す回路図、第３図，第４図、第５図、第６図は従来の論
理回路を示す回路図である。 図において、１は負荷トランジスタ、２は駆動トランジ
スタ、３はフィードバックプルダウントランジスタ、４
は入力プルダウントランジスタ、５はフィードバックダ
イオード、6a,6bは入力レベルシフトダイオードであ
る。 なお図中同一符号は同一又は相当部分を示す。
図、第２図はこの発明の他の実施例による論理回路を示
す回路図、第３図，第４図、第５図、第６図は従来の論
理回路を示す回路図である。 図において、１は負荷トランジスタ、２は駆動トランジ
スタ、３はフィードバックプルダウントランジスタ、４
は入力プルダウントランジスタ、５はフィードバックダ
イオード、6a,6bは入力レベルシフトダイオードであ
る。 なお図中同一符号は同一又は相当部分を示す。
Claims (4)
- 【請求項１】第１の電源にソースを接続した駆動用トラ
ンジスタと、該駆動用トランジスタのドレインにその一
端を接続しその他端を第２の電源に接続した負荷素子と
で構成され、その出力を上記駆動用トランジスタのドレ
インから得る出力回路と、 入力端子にアノードがそれぞれ接続され、上記駆動用ト
ランジスタのゲートにカソードが共通接続された、上記
入力端子数に相当する数のレベルシフトダイオードと、
そのドレインを上記レベルシフトダイオードのカソード
に接続し、そのソースを上記第１の電源もしくは第３の
電源に接続した入力プルダウン用トランジスタとから構
成された入力回路と、 上記出力回路の出力と上記入力プルダウン用トランジス
タのゲートとの間に接続され、上記出力回路の出力によ
り上記入力プルダウン用トランジスタの導通，非導通を
制御するフィードバック回路とを備えたことを特徴とす
る論理回路。 - 【請求項２】上記フィードバック回路は、 論理回路の出力と上記入力プルダウン用トランジスタと
の間に接続された第１の抵抗体と、 上記第２の電源と上記入力プルダウン用トランジスタと
の間に接続された第２の抵抗体とからなることを特徴と
する特許請求の範囲第１項記載の論理回路。 - 【請求項３】上記第１の抵抗体は、論理回路の出力がア
ノードに接続されたダイオードであることを特徴とする
特許請求の範囲第２項記載の論理回路。 - 【請求項４】上記第２の抵抗体は、ソース及びゲートが
上記第２の電源に、ドレインが上記入力プルダウン用ト
ランジスタのゲートに接続されたデプレッション型トラ
ンジスタであることを特徴とする特許請求の範囲第２項
又は第３項記載の論理回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62055850A JPH0752837B2 (ja) | 1987-03-11 | 1987-03-11 | 論理回路 |
| US07/167,088 US4931669A (en) | 1987-03-11 | 1988-03-11 | High speed logic circuit having output feedback |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62055850A JPH0752837B2 (ja) | 1987-03-11 | 1987-03-11 | 論理回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63221713A JPS63221713A (ja) | 1988-09-14 |
| JPH0752837B2 true JPH0752837B2 (ja) | 1995-06-05 |
Family
ID=13010516
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62055850A Expired - Lifetime JPH0752837B2 (ja) | 1987-03-11 | 1987-03-11 | 論理回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4931669A (ja) |
| JP (1) | JPH0752837B2 (ja) |
Families Citing this family (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6008687A (en) * | 1988-08-29 | 1999-12-28 | Hitachi, Ltd. | Switching circuit and display device using the same |
| JPH02117211A (ja) * | 1988-10-27 | 1990-05-01 | Fujitsu Ltd | 半導体装置 |
| US5182473A (en) * | 1990-07-31 | 1993-01-26 | Cray Research, Inc. | Emitter emitter logic (EEL) and emitter collector dotted logic (ECDL) families |
| JPH089738B2 (ja) * | 1991-04-05 | 1996-01-31 | 川崎製鉄株式会社 | バックリング発生予測装置 |
| US5168176A (en) * | 1991-07-23 | 1992-12-01 | Standard Microsystems Corporation | Apparatus and method to prevent the unsettling of a quiescent, low output channel caused by ground bounce induced by neighboring output channels |
| JPH0548431A (ja) * | 1991-08-20 | 1993-02-26 | Fujitsu Ltd | 論理回路 |
| US10886732B2 (en) * | 2018-10-22 | 2021-01-05 | David L. Whitney | Reverse direction high-electron-mobility transistor circuit |
| US20230299768A1 (en) * | 2022-03-17 | 2023-09-21 | Raytheon Company | Common gate input circuit for iii/v d-mode buffered fet logic (bfl) |
| CN115865061B (zh) * | 2023-03-02 | 2023-05-12 | 康希通信科技（上海）有限公司 | 射频开关的辅助控制电路以及射频开关的逻辑转换电路 |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4216390A (en) * | 1978-10-04 | 1980-08-05 | Rca Corporation | Level shift circuit |
| JPS58103232A (ja) * | 1981-12-16 | 1983-06-20 | Matsushita Electric Ind Co Ltd | インバ−タ回路 |
| JPS5999819A (ja) * | 1982-11-27 | 1984-06-08 | Hitachi Ltd | 入力インタ−フエイス回路 |
| US4743782A (en) * | 1984-11-09 | 1988-05-10 | Honeywell Inc. | GaAs level-shift logic interface circuit |
| US4661726A (en) * | 1985-10-31 | 1987-04-28 | Honeywell Inc. | Utilizing a depletion mode FET operating in the triode region and a depletion mode FET operating in the saturation region |
-
1987
- 1987-03-11 JP JP62055850A patent/JPH0752837B2/ja not_active Expired - Lifetime
-
1988
- 1988-03-11 US US07/167,088 patent/US4931669A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPS63221713A (ja) | 1988-09-14 |
| US4931669A (en) | 1990-06-05 |
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