JPH0695632B2 - 差動式電流スイッチ回路 - Google Patents

差動式電流スイッチ回路

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JPH0695632B2
JPH0695632B2 JP1066435A JP6643589A JPH0695632B2 JP H0695632 B2 JPH0695632 B2 JP H0695632B2 JP 1066435 A JP1066435 A JP 1066435A JP 6643589 A JP6643589 A JP 6643589A JP H0695632 B2 JPH0695632 B2 JP H0695632B2
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Description

【発明の詳細な説明】 Ａ・産業上の利用分野 本発明は、交差結合型したバッファ段を用いて、高速動
作を維持しながらノイズ限界を改善する、GaAs MESFET
技術による２段差動式電流スイッチ論理回路に関する。
Ｂ・従来技術 バイポーラ技術において、差動式電流スイッチ（DCS）
論理回路は、とくにレベル感知ラッチ、排他的OR機能、
マルチプレクサなどある種の論理機能に用いる場合、速
度と電力に関する利益をもたらす。しかし、GaAs技術に
おいては、FETの閾値電圧が比較的制御し難く、かつ差
動対のスイッチングがシリコン・バイポーラ論理回路に
比べてシャープに画定されないために、DCS論理回路群
の設計が難しい。
DCS論理回路は、ある種の主要な論理機能、たとえばラ
ッチ、排他的OR機能、マルチプレクサに用いると効率が
非常に高いが、複数入力AND機能や複数入力NOR機能など
の他の機能を実施する際は効率が悪い。一方、他のGaAs
論理回路群、とくにスーパ・バッファ論理回路（SBL）
やソース・フォロワ論理回路（SFEL）は、複数入力NOR
回路及びAND−OR回路には非常に適しているが、ラッチ
を実施するには向いていない。
GaAs論理回路を設計する際、DCSラッチ、排他的OR機
能、マルチプレクサなどをSBLまたはSFFL複数入力AND回
路及びNOR回路と組み合わせることが望ましい。残念な
がら、既知のGaAs DCS回路は、論理レベル及び電源圧の
違いにより、他の論理回路群と容易にインターフェース
をとれない。既知の一つのDCS回路が、IEEE電子デバイ
ス・レターズ（IEEE Electron Device Letters）、Vol.
EDL−７、No.1、1986年１月のpp.47−48に記載されてい
る。この４分割回路は、 GaAsによる電流スイッチ設計の性能をもつが、SBLまた
はSFFL設計で見られる電源電圧（1.5V）とは異なる電源
電圧（−3.4Vまたは−2.3V）を使用し、また異なる論理
レベルを使用する。このDCS設計をSBLまたはSFFL論理回
路を統合するために、その電源電圧を下げると、そのノ
イズ限界も著しく低下する。このノイズ限界の問題を是
正するにはFFTの幅を増大させるとよいはずであるが、
ゲートが大きくなって容量性負荷が増大するので、回路
の形状を変更しないと回路の性能が損なわれる。
C.発明が解決しようとする問題点 本発明の主目的は、他のGaAs論理回路群と容易にインタ
ーフェースがとれるGaAs DCS論理回路を設計することに
ある。
本発明の第２の目的は、論理ゲートの利得を改善し、そ
れによってノイズ限界を改善することにある。
本発明の第３の目的は、単一の供給電圧で動作して他の
GaAs論理回路群と整合性がある、GaAs DCS回路を設計す
ることにある。
本発明の第４の目的は、他のGaAs論理回路群の場合と同
じ工程パラメータを使って製造できる、GaAs DCS回路を
設計することにある。
D.問題点を解決するための手段 本発明の上記その他の目的は、DCS GaAs論理回路からの
真信号及び補信号に結合された、交差結合された２つの
プッシュ・プル出力バッファ段を用いることにより達成
される。これらの出力バッファ段は、回路の全利得を増
大させてノイズ限界を改善し、かつ信号レベルを接地レ
ベル近くにまで低下させる。使用する回路の形状がGaAs
MESFET用のDCS型回路であるため、他のGaAs論理回路群
と容易にインターフェースがとれる、できるだけ同じ電
源電圧と同じ論理レベルを使用する高性能の論理回路が
得られる。
E.実施例 第１図に、本発明の原理に基づいて設計したレベル感知
Ｄ型ラッチを示す。
トランジスタ111は、電流スイッチ・ツリー10用の電流
源として働く。VREFは、Vddに接続されたデプリーショ
ン型の電流源によって、簡単に発生できる。別法とし
て、もっと精巧な基準電圧を使用してもよい。
トランジスタ113と115は、真クロック線103と補クロッ
ク線104用の第１段電流スイッチを形成する。トランジ
スタ113と115はエンハンスメント型のFETであり、これ
らのデバイスを駆動するのに使われる電圧レベルは、0.
0Vから0.7Vの範囲である。
トランジスタ117、119、121、123は、真データ線101と
補データ線102用の第２段電流スイッチを形成し、ラッ
チに対するフィードバックを行なう。トランジスタ117
と123は真クロック線103に関連する差動対であり、トラ
ンジスタ119と121は補クロック線104に関連する差動対
である。トランジスタ119と121のゲートは、ラッチの出
力段のトランジスタ131、133、141、143の交差結合ゲー
トに接続され、フィードバック経路をもたらす。DCS型
論理回路は、第１段と第２段の両方の電流スイッチを駆
動するのに、単一の電圧レベル（約1.5V）しか必要とし
ないという利点をもつ。データ入力線101、102は、電圧
レベルが0.0Vないし1.4Vの別個のスーパ・バッファ論理
ゲートの出力からくるものにすることができる。
トランジスタ125と127はデプリーション型デバイスで、
負荷装置として働く。これらのトランジスタは幅長さの
比（W/L比）が最小となるように設計され、それらのゲ
ートが正の電源電圧に結合されているので、抵抗性負荷
として働く。使用するGaAs技術は、ゲートとソースの間
に低レベルを固定するショットキー・ダイオードを本来
的に有する。DCSとSBL及びSFFL GaAs論理回路群の双方
で、抵抗器の代わりにデプリーション型FET負荷装置が
使用される。デプリーション型FETに関連するプロセス
・パラメータは十分に制御されるが、大きな工程の変更
なしに作成できる抵抗器は、負荷装置として使用できる
のに十分なほど制御できない。特別の工程変更を行なっ
て抵抗器を使用することは可能であるが、そうすると非
常にコストが高くなり、確かにより好ましくない。ま
た、ショットキー・ダイオードはデプリーション型FET
負荷を使ってFETに組み込まれるので、ダイオードで固
定される抵抗器よりも占める面積が小さく、かつ設計が
簡単である。適用分野によっては、エンハンスメント型
FETとデプリーション型FETの組合せを負荷装置として用
いて、スイッチングの閾値を変動させることもできる。
回路ツリー10の出力105と106は、プッシュプル出力段30
と40で緩衝される。出力段30と40は、また出力を接地電
位付近にまでシフトさせる。出力106は真出力であり、
出力105は補出力である。この電流スイッチの２段構成
では、SBLまたはSFEL論理回路設計との整合性をもたせ
るため、出力レベルを接地電位付近にまでシフトさせる
必要がある。出力段30と40は、内部ラッチを駆動するの
に、緩衝出力105及び106と共に使用されるソース・フォ
ロワ・トランジスタ135及び145とは別のソース・フォロ
ワ・トランジスタ137及び147を使用する。内部ラッチの
フィードバックを緩衝出力から分離すると、ラッチのセ
ットアップ時間及び保持時間に対する外部負荷の影響が
最小になる。出力段30と40は、回路の直流ノイズ限界を
高めるため交差結合させる。そうするには、プルダウン
・トランジスタ131、133、141、143のゲートを出力バッ
ファ段30と40の内部ソース・フォロワ・トランジスタ、
すなわちトランジスタ147と137のソースに物理的に交差
結合する。
DCSは電流モードまたは電流制御型の論理回路である。
たとえば、トランジスタ113と115によって形成される差
動対は、電流をトランジスタ111から回路のどちらかの
側にスイッチする。第１図に示したラッチ回路では、ト
ランジスタ117と123ならびにトランジスタ119と121によ
って形成される差動対が、電流を一方の負荷装置125か
らもう一方の負荷装置127に、あるいはその逆にスイッ
チする。
この実施例では、入力に差信号が印加される。すなわ
ち、真クロック信号103と補クロック信号104は絶対値が
等しく位相が逆の信号である。このため、ノイズ限界を
維持しながら信号のスイングが小さくなり、また電流が
電圧の範囲ほど大きくスイングしないですむために、速
度が上がる。
バイポーラ技術では、DCS型の構成は一般にECL（エミッ
タ結合論理回路）と呼ばれる。FET技術では、DCS型の回
路は広くは使われず、DCSという言葉も広くは使われな
い。しかし、文献によっては、ソース結合論理回路（SC
L）またはソース結合FET論理回路（SCFL）という言葉
で、電流モードまたは電流制御型のFETを用いた論理回
路を呼んでいる。
応用分野によって、すなわち回路の速度、サイズ、ある
いは消費電力のどれが第一に重要であるたに応じて、第
一図に示したDCS回路では、特定のトランジスタに対し
てある幅と長さの比を選ぶ。場合によっては、選んだ比
が既存のGaAs製造技術における限界を表わすが、異なる
FET同士の幅の比によってDCS回路のスイッチング特性が
決まる。具体的には、トランジスタ125と127のトランジ
スタ111に対する比によって、ラッチのスイッチング閾
値が設定される。トランジスタ135と131または145と141
の間の比によって、ラッチの駆動能力及びパルス・スキ
ューが調節される。改良されたGaAs製造技術を用いてゲ
ートの長さを減少させると、性能を維持するため、すべ
てのFETが減少する。応用分野に応じて、幅と長さの比
は、サイズ、電力、性能その他の回路特性のどれかを重
視しどれかを犠牲にして選ぶ。
第２図に、上記のレベル感知Ｄ型ラッチの代表的な遷移
曲線を示す。DCSゲートの非反転出力の出力電圧を入力
電圧に対してプロットしてある。この図からわかるよう
に、この回路は許容できるノイズ限界をもたらす。45度
の線200は、Vin＝Voutの基準線である。第２図の実線20
2は、交差結合した出力バッファ30と40のない場合の出
力電圧を示す。破線204は、バッファ30と40がある場合
の出力電圧を示す。曲線202と204が45度の線200と交差
する点212、214は、出力バッファ30と40がある場合また
はない場合のラッチのスイッチング閾値を表わす。ノイ
ズ限界は、Vout/Vin曲線202,204から基準線200までの距
離で表わされる。本発明の結果、利得及びノイズ限界の
点で著しい改善がもたらされる。曲線202と比較したと
きの遷移点214の周囲の曲線204の勾配の増加が、ノイズ
限界の著しい改善を示している。
第１図に示したDCSラッチは、２分割カウンタとして使
用できる。第３図に、２分割カウンタとして使用した第
１図のDCS回路のサンプル出力を示す。実線301で示した
修正方形波400ps入力サイクルを使うと、破線303で示す
得られる出力は、この回路で2.5GHzを超えるトグル周波
数が可能なことを示す。これは、従来技術に比べて速度
の点で約２倍の改善である。
第４図に、本発明の原理に基づいて設計された２方向マ
ルチプレクサを示す。
トランジスタ411、415、417は、第１の真入力401と補入
力402に対する入力電流スイッチ段を形成し、トランジ
スタ413、419、421は、第２の真入力407と補入力408に
対する電流スイッチを形成する。３番目以降の入力に対
しても同様の電流スイッチ段が含まれることになる。
トランジスタ425と427はデプリーション型デバイスで、
第１図のトランジスタ125、127と同様に負荷装置として
働く。
各電流スイッチ段の真出力はトランジスタ427のソース
に接続され、各電流スイッチ段の反転出力はトランジス
タ425のソースに接続される。
電流スイッチ段の出力は、プッシュプル出力段50と60に
よって緩衝される。これらのプッシュプル出力段はま
た、出力405と406を接地電位付近にまでシフトさせて戻
す。出力段50と60は、ソース・フォロワ・トランジスタ
454、464とプルダウン・トランジスタ452、462を含む。
プッシュプル出力段50及び60は、第１図のプッシュプル
出力段30及び40と異なることに留意されたい。各出力バ
ッファ段で１対のトランジスタしか使用されない。２対
のトランジスタを使うと、必要なチップ面積は増すが、
回路の内部ノードが内部配線のキャパシタンスから分離
されるという利点がもたらされる。配線キャパシタンス
が非常に小さい場合,1対のトランジスタしか含まれない
出力段を使っても、トランジスタ452、462のゲートの速
度が落ちない。第１図の出力段30、40の場合と同様に、
出力405と406はプルダウン・トランジスタ452及び462の
ゲートに交差結合される。このため、出力段の利得と回
路のノイズ限界が増大する。
第５図に２方向DCSマルチプレクサの別の変形を示す。
この回路は、プルダウン・トランジスタ452と462の交差
結合のしかた以外は、第４図のマルチプレクサと類似し
ている。電流段がもう一つ追加され、トランジスタ533
と537が１つの分岐を形成し、トランジスタ535と539が
もう一つの分岐を形成する。
入力線501と507は、出力線506と論理的に等価である。
同様に、補入力線502と508は出力線505と論理的に等価
である。この論理的等価性があてはまるのは、限られた
機能だけであり、ラッチとマルチプレクサがその重要な
例である。しかし、この論理的等価性により、プルダウ
ン・トランジスタ552と562のゲートをそれぞれ入力501
と508に物理的に結合することにより、出力段50と60を
有効に交差結合することが可能となる。このように交差
結合すると、より高い利得とより良いノイズ限界という
利益が得られるだけでなく、入力501と508が出力段50と
60に直接供給されるため、第５図のマルチプレクサは非
常に高速になる。ただし、この回路は必要なトランジス
タの数が増しかつトランジスタのサイズが比較的大きい
ので、必要なチップ面積が増すという欠点がある。
第６図に、物理的及び論理的交差結合技術を使用したレ
ベル感知Ｄ型ラッチを示す。プルダウン・トランジスタ
633と643のゲートはそれぞれ出力606と605に交差結合さ
れている。トランジスタ631と641のゲートは、それぞれ
入力601と602に結合されているが、DCSラッチの入力及
び出力の論理的等価性のために、有効に交差結合され
る。この回路は出力段を交差結合するという基本的概念
を実施する上での異なる２つの方式の例である。第４
図、第５図及び第６図に示した回路の応用分野に応じ
て、サイズ、電力、性能のどれを重視しどれを犠牲にす
るかを選択する。この選択を実施するため、各種トラン
ジスタの幅と長さの比を選ぶ。
F.作用 次に、第１図に示したラッチの動作について考察する。
これは、他の実施例も同様にどのように動作するかを示
す例として意図したものである。
データ入力線101とクロック線103が共に論理“1"に対応
する電圧にある場合、電流ツリーの左半分を電流が流れ
る。したがって、ノード171は論理“0"に対応する電圧
になる。論理“0"はトランジスタ135と137のゲートへの
入力となる。
データ入力線101とクロック線103が論理“1"のとき同時
に、補データ入力線102と補クロック線104は論理“0"に
対応する電圧にある。したがって、電流ツリーの右半分
には電流は流れない。その結果、ノード173は論理“1"
となり、ソース・フォロワ・トランジスタ145と147のゲ
ートに論理“1"の入力を供給して、トランジスタ145と1
47をオンにする。したがって、ソース・フォロワ・トラ
ンジスタ147のソースに相当するノード177は、論理“1"
である。ノード177はプルダウン・トランジスタ131と13
3への入力なので、これらのトランジスタはオンにな
る。ソース・フォロワ・トランジスタ137がオフ（ノー
ド171が論理“0"）で、プルダウン・トランジスタ133が
オフなので、ノード175は論理“0"になる。ノード175は
プルダウン・トランジスタ141と143への入力なので、こ
れらのトランジスタはオフになる。
出力バッファ段30と40の間のフィードバックのために、
トランジスタ143はオフになり、ノード177を論理“0"に
プルダウンできないので、ノード177の電圧がより速く
論理“1"にされる。ノード177がより速く論理“1"にさ
れるので、プルダウン・トランジスタ131と133はより速
くオンにされ、ノード175をより速く論理“0"に切り替
える。本発明は、出力バッファ段30と40の間の交差結合
を用いて正のフィードバックを与え、ラッチの全体速度
を高めるものである。
次に、データ入力線101が論理“0"に対応する電圧で、
クロック線103が論理“1"に対応する電圧のときのラッ
チの動作について述べる。この場合は、論理ツリーの右
半分を電流が流れる。ノード173は論理“0"になり、ノ
ード171は論理“1"になる。ノード173は出力バッファ段
40のソース・フォロワ・トランジスタ145と147のゲート
にその入力を供給し、ノード171は出力バッファ段30の
ソース・フォロワ・トランジスタ135と137のゲートにそ
の入力を供給する。したがって、トランジスタ137がオ
ンになると、ノード175は論理“1"になる。ノード175は
プルダウン・トランジスタ141と143への入力であり、そ
れらのトランジスタはオンになる。トランジスタ143が
オンなので、ノード177は論理“0"になる（ノード173は
論理“0"なので、トランジスタ147はオフである）。
この場合も、交差結合された出力バッファ段同士の間の
フィードバックによって、ラッチの切替え速度が上が
る。プルダウン・トランジスタ133はオフになるので、
ノード175の電圧はより速く論理“0"にされる。次いで
ノード175はプルダウン・トランジスタ141と143をより
速く駆動し、それらのトランジスタはノード177をより
速く論理“0"に切り替える。
この技術はSiバイポーラ・デバイスにも使用できるが、
Siバイポーラ・トランジスタは本来GaAs MESFETよりも
利得がはるかに大きいので、利益は少ない。したがっ
て、出力バッファの利得が増しても、大した改善にはな
らない。MESFETデバイスのゲート部にショットキー・ダ
イオードがあるため、最大信号スイングが約700mVに抑
えられる（ダイオードがかなりの量の電流を流し始める
前）。Si MOSFETでは、ゲートがチャネルから誘電分離
されているため、ずっと大きな信号のスイングが可能で
ある。このため、回路の利得はより小さいとしても、ノ
イズ限界がずっと大きくなる。この技術ではショットキ
ー・ダイオードを使用するので、次の段のダイオードに
順方向バイアスをかけるのを避けるため、ソース・フォ
ロワ段によって信号のレベルをシフトさせなければなら
ない。この状況は、バイポーラ・トランジスタの飽和効
果と似ている。
以上、本発明をその特定の好ましい実施例に関して説明
してきたが、当業者なら理解できるように、本発明の精
神及び範囲から逸れることなく修正を加えることができ
る。たとえば、本発明の原理に基づいて排他的OR回路や
マルチプレクサ回路を作成することができる。他の型式
のラッチを作成することもできる。具体的な応用分野に
応じて他のFET型を選択してもよい。
G.発明の効果 上記のように、本発明は、他のGaAs論理回路群と容易に
インターフェースがとれ、かつノイズ限界が改善された
GaAs DCS論理回路を提供する。
【図面の簡単な説明】
第１図は、本発明によるレベル感知デプリーション型ラ
ッチの好ましい実施例の概略図である。 第２図は、第１図に示した如き本発明の実施例の代表的
な遷移曲線のグラフである。 第３図は、第１図に示した如き本発明の実施例の出力図
である。 第４図は、本発明による２方向マルチプレクサ回路の好
ましい出力の概略図である。 第５図は、本発明による２方向マルチプレクサ回路のも
う一つの好ましい実施例の概略図である。 第６図は、本発明によるレベル感知Ｄ型ラッチのもう一
つの好ましい実施例の概略図である。 10……電流スイッチ・ツリー、30、40……出力段、10
1、102……データ入力線、103、104……クロック線、10
5、106……出力線、111……電流源トランジスタ、113、
115……エンハンスメント型FET（Ｅ−FET）トランジス
タ、117、119、121、123……差動対トランジスタ、12
5、127……デプリーション型FET（Ｄ−FET）トランジス
タ、131、133、141、143……プルダウン・トランジス
タ、135、137、145、147……ソース・フォロワ・トラン
ジスタ。
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭62−15915（ＪＰ，Ａ) 特開 昭62−283718（ＪＰ，Ａ) 特開 昭62−242409（ＪＰ，Ａ) 特開 昭63−160087（ＪＰ，Ａ) 特公 昭51−47306（ＪＰ，Ｂ１)

Claims (1)

    【特許請求の範囲】
  1. 【請求項１】GaAs差動式電流スイッチ回路であって、 第１および第２の差動入力および第１および第２の出力
    を有する差動式電流スイッチ論理を用いた基本スイッチ
    回路と、 それぞれが第１のソース・フォロワ・トランジスタに接
    続された第１のプルダウン・トランジスタおよび第２の
    ソース・フォロワ・トランジスタに接続された第２のプ
    ルダウン・トランジスタを有する第１および第２の交差
    結合型プッシュプル出力バッファ段と、 よりなり、 前記第１の出力バッファ段の第１および第２のソース・
    フォロワ・トランジスタのゲートは共に前記基本スイッ
    チ回路の第１の出力に接続され、 前記第２の出力バッファ段の第１および第２のソース・
    フォロワ・トランジスタのゲートは共に前記基本スイッ
    チ回路の第２の出力に接続され、 前記第１の出力バッファ段の第１および第２のプルダウ
    ン・トランジスタのゲートは共に前記第２の出力バッフ
    ァ段の第１のソース・フォロワ・トランジスタのソース
    に交差結合され、 前記第２の出力バッファ段の第１および第２のプルダウ
    ン・トランジスタのゲートは共に前記第１の出力バッフ
    ァ段の第１のソース・フォロワ・トランジスタのソース
    に交差結合され、 前記第１の出力バッファ段の第２のソース・フォロワ・
    トランジスタのソースが前記差動式電流スイッチ回路の
    第１の出力を与え、 前記第２の出力バッファ段の第２のソース・フォロワ・
    トランジスタのソースが前記差動式電流スイッチ回路の
    第２の出力を与える ことを特徴とするGaAs差動式電流スイッチ回路。
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