JPH066208A - 論理回路 - Google Patents
論理回路Info
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- JPH066208A JPH066208A JP4158385A JP15838592A JPH066208A JP H066208 A JPH066208 A JP H066208A JP 4158385 A JP4158385 A JP 4158385A JP 15838592 A JP15838592 A JP 15838592A JP H066208 A JPH066208 A JP H066208A
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Abstract
(57)【要約】
【目的】 次段へ流れ込む電流を抑え、低消費電力にす
るとともに負荷駆動能力を高める。 【構成】 ＤＣＦＬ構成の論理回路の出力を、容量結合
によってプッシュプルバッファ部のプルアップＥ−ＦＥ
Ｔ１３のゲートに入力し、プルダウンＥ−ＦＥＴ１１，
１２のゲートには論理回路への入力信号を印加すること
により、ハイレベル出力の定常状態においてプルアップ
Ｅ−ＦＥＴ１３から次段のＥ−ＦＥＴ２０のゲートに流
れ込む電流を抑える。
るとともに負荷駆動能力を高める。 【構成】 ＤＣＦＬ構成の論理回路の出力を、容量結合
によってプッシュプルバッファ部のプルアップＥ−ＦＥ
Ｔ１３のゲートに入力し、プルダウンＥ−ＦＥＴ１１，
１２のゲートには論理回路への入力信号を印加すること
により、ハイレベル出力の定常状態においてプルアップ
Ｅ−ＦＥＴ１３から次段のＥ−ＦＥＴ２０のゲートに流
れ込む電流を抑える。
Description
【０００１】
【産業上の利用分野】本発明は、論理回路に関し、特
に、ゲート・ソース間に直流電流が流れるＦＥＴを用い
た論理回路に関する。
に、ゲート・ソース間に直流電流が流れるＦＥＴを用い
た論理回路に関する。
【０００２】
【従来の技術】ＧａＡｓをはじめとする化合物半導体
は、現在広く用いられているシリコンと比較して移動度
が大きいことから高速性に優れ、また、電源電圧を低く
設定できるため低消費電力化が可能であり注目されてい
る。特に、ＧａＡｓＦＥＴを用いて構成されるＤＣＦＬ
（ダイレクト・カップルド・ＦＥＴ・ロジック、Ｄｉｒ
ｅｃｔ Ｃｏｕｐｌｅｄ ＦＥＴ Ｌｏｇｉｃ）回路
は、低消費電力かつ高速な回路として有望である。
は、現在広く用いられているシリコンと比較して移動度
が大きいことから高速性に優れ、また、電源電圧を低く
設定できるため低消費電力化が可能であり注目されてい
る。特に、ＧａＡｓＦＥＴを用いて構成されるＤＣＦＬ
（ダイレクト・カップルド・ＦＥＴ・ロジック、Ｄｉｒ
ｅｃｔ Ｃｏｕｐｌｅｄ ＦＥＴ Ｌｏｇｉｃ）回路
は、低消費電力かつ高速な回路として有望である。
【０００３】しかし、このＤＣＦＬ回路は、大きなファ
ンアウト、あるいは大きな負荷容量が接続されると遅延
時間が急激に増大するという問題があり、このような大
きな負荷を駆動する必要があるときには、次に述べるよ
うに、ＤＣＦＬ回路にプッシュプル形のバッファを付加
したＳＢＦＬ（スーパー・バッファード・ＦＥＴ・ロジ
ック、Ｓｕｐｅｒ Ｂｕｆｆｅｒｄ ＦＥＴ Ｌｏｇｉ
ｃ）が用いられることがある。
ンアウト、あるいは大きな負荷容量が接続されると遅延
時間が急激に増大するという問題があり、このような大
きな負荷を駆動する必要があるときには、次に述べるよ
うに、ＤＣＦＬ回路にプッシュプル形のバッファを付加
したＳＢＦＬ（スーパー・バッファード・ＦＥＴ・ロジ
ック、Ｓｕｐｅｒ Ｂｕｆｆｅｒｄ ＦＥＴ Ｌｏｇｉ
ｃ）が用いられることがある。
【０００４】図９は、ＳＢＦＬで構成した２入力ＮＯＲ
回路の例を示す論理回路図である。図９に示す２入力Ｎ
ＯＲ回路２６は、エンハンスメント形ＦＥＴ（以下Ｅ−
ＦＥＴと記す）１，２とデプレッション形ＦＥＴ（以下
Ｄ−ＦＥＴと記す）３からなるＤＣＦＬ−ＮＯＲ４に、
２個のプルダウンＥ−ＦＥＴ１１，１２とプルアップＥ
−ＦＥＴ１３からなるプッシュプルバッファ１４を付加
した構成となっている。また、次段のＤＣＦＬ回路１８
は、Ｅ−ＦＥＴ２０とＤ−ＦＥＴ２１とから構成されて
おり、プッシュプルバッファ１４の出力は、Ｅ−ＦＥＴ
２０のゲートに接続されている。
回路の例を示す論理回路図である。図９に示す２入力Ｎ
ＯＲ回路２６は、エンハンスメント形ＦＥＴ（以下Ｅ−
ＦＥＴと記す）１，２とデプレッション形ＦＥＴ（以下
Ｄ−ＦＥＴと記す）３からなるＤＣＦＬ−ＮＯＲ４に、
２個のプルダウンＥ−ＦＥＴ１１，１２とプルアップＥ
−ＦＥＴ１３からなるプッシュプルバッファ１４を付加
した構成となっている。また、次段のＤＣＦＬ回路１８
は、Ｅ−ＦＥＴ２０とＤ−ＦＥＴ２１とから構成されて
おり、プッシュプルバッファ１４の出力は、Ｅ−ＦＥＴ
２０のゲートに接続されている。
【０００５】この論理回路は、ＤＣＦＬ−ＮＯＲ４がハ
イレベル（以下Ｈと記す）を出力するときには、プルア
ップＥ−ＦＥＴ１３はＯＮであり、入力９，１０がとも
にローレベル（以下Ｌと記す）であるため、プルダウン
Ｅ−ＦＥＴ１１，１２はともにＯＦＦであり、出力１５
はＨとなる。
イレベル（以下Ｈと記す）を出力するときには、プルア
ップＥ−ＦＥＴ１３はＯＮであり、入力９，１０がとも
にローレベル（以下Ｌと記す）であるため、プルダウン
Ｅ−ＦＥＴ１１，１２はともにＯＦＦであり、出力１５
はＨとなる。
【０００６】反対に、ＤＣＦＬ−ＮＯＲ４がＬ出力のと
きには、プルアップＥ−ＦＥＴ１３はＯＦＦであり、入
力９，１０の少なくとも一方はＨであるため、プルダウ
ンＥ−ＦＥＴ１１，１２の少なくとも一方はＯＮとなっ
て、出力はＬとなる。
きには、プルアップＥ−ＦＥＴ１３はＯＦＦであり、入
力９，１０の少なくとも一方はＨであるため、プルダウ
ンＥ−ＦＥＴ１１，１２の少なくとも一方はＯＮとなっ
て、出力はＬとなる。
【０００７】このように、プルダウンＥ−ＦＥＴ１１，
１２とプルアップＥ−ＦＥＴ１３が同時にＯＮすること
がないので、回路を貫通する電流が存在せず、消費電力
があまり増加することなく付加駆動能力を向上できると
いう特徴があった。
１２とプルアップＥ−ＦＥＴ１３が同時にＯＮすること
がないので、回路を貫通する電流が存在せず、消費電力
があまり増加することなく付加駆動能力を向上できると
いう特徴があった。
【０００８】
【発明が解決しようとする課題】しかしながら従来の論
理回路は、以上で説明したＳＢＦＬ回路をＦＥＴのゲー
ト順方向ＯＮ電圧より大きな電源電圧で用いるときは、
Ｈ出力の電圧がほぼ （電流電圧）−（Ｅ−ＦＥＴのしきい値電圧） となるために、プルアップＥ−ＦＥＴ１３を通して次段
のＤＣＦＬ回路１８中のＥ−ＦＥＴ２０のゲートに電流
１９が流れ、消費電力が増加してしまうという問題があ
った。
理回路は、以上で説明したＳＢＦＬ回路をＦＥＴのゲー
ト順方向ＯＮ電圧より大きな電源電圧で用いるときは、
Ｈ出力の電圧がほぼ （電流電圧）−（Ｅ−ＦＥＴのしきい値電圧） となるために、プルアップＥ−ＦＥＴ１３を通して次段
のＤＣＦＬ回路１８中のＥ−ＦＥＴ２０のゲートに電流
１９が流れ、消費電力が増加してしまうという問題があ
った。
【０００９】本発明の目的は、上記の問題を解決し、消
費電力を増加させずに付加駆動能力の向上を図った論理
回路を提供することにある。
費電力を増加させずに付加駆動能力の向上を図った論理
回路を提供することにある。
【００１０】
【課題を解決するための手段】第１の発明は、すべての
ソース同士とドレイン同士が接続され、ゲートがそれぞ
れ別個に複数の入力端子に接続され、ソースが第１の電
源に接続された複数のＦＥＴよりなる第１のＦＥＴ群
と、すべてのソース同士とドレイン同士が接続され、ゲ
ートがそれぞれ別個に前記複数の入力端子に接続され、
ソースが第１の電源に接続された複数のＦＥＴよりなる
第２のＦＥＴ群と、ドレインが第２の電源に接続され、
ソースとゲートが第１のＦＥＴ群のドレインに接続され
た第１のＦＥＴと、ドレインが第２の電源に接続され、
ソースが第２のＦＥＴ群のドレインおよび出力端子に接
続された第２のＦＥＴと、一端が第１のＦＥＴ群のドレ
インに接続され、他端が第２のＦＥＴのゲートに接続さ
れたコンデンサとを備えることを特徴としている。
ソース同士とドレイン同士が接続され、ゲートがそれぞ
れ別個に複数の入力端子に接続され、ソースが第１の電
源に接続された複数のＦＥＴよりなる第１のＦＥＴ群
と、すべてのソース同士とドレイン同士が接続され、ゲ
ートがそれぞれ別個に前記複数の入力端子に接続され、
ソースが第１の電源に接続された複数のＦＥＴよりなる
第２のＦＥＴ群と、ドレインが第２の電源に接続され、
ソースとゲートが第１のＦＥＴ群のドレインに接続され
た第１のＦＥＴと、ドレインが第２の電源に接続され、
ソースが第２のＦＥＴ群のドレインおよび出力端子に接
続された第２のＦＥＴと、一端が第１のＦＥＴ群のドレ
インに接続され、他端が第２のＦＥＴのゲートに接続さ
れたコンデンサとを備えることを特徴としている。
【００１１】また、第２の発明は、ソースとドレインが
直列に接続され、ゲートがそれぞれ別個に複数の入力端
子に接続された複数のＦＥＴよりなる第１のＦＥＴ群
と、ソースとドレインが直列に接続され、ゲートがそれ
ぞれ別個に前記複数の入力端子に接続された複数のＦＥ
Ｔよりなる第２のＦＥＴ群と、ドレインが第２の電源に
接続され、ソースとゲートが第１のＦＥＴ群の一端のＦ
ＥＴのドレインに接続された第１のＦＥＴ群と、ドレイ
ンが第２の電源に接続され、ソースが第２のＦＥＴ群の
一端のＦＥＴのドレインおよび出力端子に接続された第
２のＦＥＴと、一端が第１のＦＥＴ群の一端のＦＥＴの
ドレインに接続され、他端が第２のＦＥＴのゲートに接
続されたコンデンサとを備え、第１のＦＥＴ群の他端の
ＦＥＴのソースと第２のＦＥＴ群の他端のＦＥＴのソー
スが第１の電源に接続されていることを特徴としてい
る。
直列に接続され、ゲートがそれぞれ別個に複数の入力端
子に接続された複数のＦＥＴよりなる第１のＦＥＴ群
と、ソースとドレインが直列に接続され、ゲートがそれ
ぞれ別個に前記複数の入力端子に接続された複数のＦＥ
Ｔよりなる第２のＦＥＴ群と、ドレインが第２の電源に
接続され、ソースとゲートが第１のＦＥＴ群の一端のＦ
ＥＴのドレインに接続された第１のＦＥＴ群と、ドレイ
ンが第２の電源に接続され、ソースが第２のＦＥＴ群の
一端のＦＥＴのドレインおよび出力端子に接続された第
２のＦＥＴと、一端が第１のＦＥＴ群の一端のＦＥＴの
ドレインに接続され、他端が第２のＦＥＴのゲートに接
続されたコンデンサとを備え、第１のＦＥＴ群の他端の
ＦＥＴのソースと第２のＦＥＴ群の他端のＦＥＴのソー
スが第１の電源に接続されていることを特徴としてい
る。
【００１２】また、第３の発明は、第１の発明において
前記コンデンサをダイオードとし、カソードが第１のＦ
ＥＴ群のドレインに接続され、アノードが第２のＦＥＴ
のゲートに接続されていることを特徴としている。
前記コンデンサをダイオードとし、カソードが第１のＦ
ＥＴ群のドレインに接続され、アノードが第２のＦＥＴ
のゲートに接続されていることを特徴としている。
【００１３】さらに、第４の発明は、第２の発明におい
て前記コンデンサをダイオードとし、カソードが第１の
ＦＥＴ群の一端のＦＥＴのドレインに接続され、アノー
ドが第２のＦＥＴのゲートに接続されていることを特徴
としている。
て前記コンデンサをダイオードとし、カソードが第１の
ＦＥＴ群の一端のＦＥＴのドレインに接続され、アノー
ドが第２のＦＥＴのゲートに接続されていることを特徴
としている。
【００１４】
【実施例】次に、本発明の実施例について図面を参照し
て説明する。
て説明する。
【００１５】図１は、第１の発明の実施例を示す回路図
である。図１に示す２入力ＮＯＲ回路２２は、Ｅ−ＦＥ
Ｔ１，２とＤ−ＦＥＴ３からなるＤＣＦＬ−ＮＯＲ４
に、２個のプルダウンＥ−ＦＥＴ１１，１２とプルアッ
プＥ−ＦＥＴ１３からなるプッシュプルバッファ１４が
付加された構成であり、ＤＣＦＬ−ＮＯＲ４の出力はコ
ンデンサ６を介してプルアップＥ−ＦＥＴ１３のゲート
に接続されている。また、次段のＤＣＦＬ回路１８は、
Ｅ−ＦＥＴ２０とＤ−ＦＥＴ２１とから構成されてお
り、プッシュプルバッファ１４の出力は、Ｅ−ＦＥＴ２
０のゲートに接続されている。 図１において、Ｅ−Ｆ
ＥＴ１，２のそれぞれは、ドレインがＤ−ＦＥＴ３のソ
ースに接続され、ソースが電源ＶSSに接続されており、
Ｅ−ＦＥＴ１のゲートは入力端子９に接続され、Ｅ−Ｆ
ＥＴ２のゲートは入力端子１０に接続されている。Ｄ−
ＦＥＴ３は、ドレインが電源ＶDDに接続され、ゲートが
自己のソースに接続されている。
である。図１に示す２入力ＮＯＲ回路２２は、Ｅ−ＦＥ
Ｔ１，２とＤ−ＦＥＴ３からなるＤＣＦＬ−ＮＯＲ４
に、２個のプルダウンＥ−ＦＥＴ１１，１２とプルアッ
プＥ−ＦＥＴ１３からなるプッシュプルバッファ１４が
付加された構成であり、ＤＣＦＬ−ＮＯＲ４の出力はコ
ンデンサ６を介してプルアップＥ−ＦＥＴ１３のゲート
に接続されている。また、次段のＤＣＦＬ回路１８は、
Ｅ−ＦＥＴ２０とＤ−ＦＥＴ２１とから構成されてお
り、プッシュプルバッファ１４の出力は、Ｅ−ＦＥＴ２
０のゲートに接続されている。 図１において、Ｅ−Ｆ
ＥＴ１，２のそれぞれは、ドレインがＤ−ＦＥＴ３のソ
ースに接続され、ソースが電源ＶSSに接続されており、
Ｅ−ＦＥＴ１のゲートは入力端子９に接続され、Ｅ−Ｆ
ＥＴ２のゲートは入力端子１０に接続されている。Ｄ−
ＦＥＴ３は、ドレインが電源ＶDDに接続され、ゲートが
自己のソースに接続されている。
【００１６】プルダウンＥ−ＦＥＴ１１，１２のそれぞ
れは、ドレインがプルアップＥ−ＦＥＴ１３のソースに
接続され、ソースが電源ＶSSに接続されており、Ｅ−Ｆ
ＥＴ１１のゲートは入力端子９に接続され、Ｅ−ＦＥＴ
１２のゲートは入力端子１０に接続されている。
れは、ドレインがプルアップＥ−ＦＥＴ１３のソースに
接続され、ソースが電源ＶSSに接続されており、Ｅ−Ｆ
ＥＴ１１のゲートは入力端子９に接続され、Ｅ−ＦＥＴ
１２のゲートは入力端子１０に接続されている。
【００１７】プルアップＥ−ＦＥＴ１３は、ドレインが
電源ＶDDに接続され、ソースが出力端子１５に接続さ
れ、コンデンサ６は、一端がプルアップＥ−ＦＥＴ１３
のゲートに接続され、他端がＥ−ＦＥＴ１，２のドレイ
ンに接続されている。
電源ＶDDに接続され、ソースが出力端子１５に接続さ
れ、コンデンサ６は、一端がプルアップＥ−ＦＥＴ１３
のゲートに接続され、他端がＥ−ＦＥＴ１，２のドレイ
ンに接続されている。
【００１８】Ｅ−ＦＥＴ２０は、ドレインがＤ−ＦＥＴ
２１のソースに接続され、ソースが電源ＶSSに接続さ
れ、ゲートが出力端子１５に接続されており、Ｄ−ＦＥ
Ｔ２１は、ドレインが電源ＶDDに接続され、ゲートが自
己のソースに接続されている。
２１のソースに接続され、ソースが電源ＶSSに接続さ
れ、ゲートが出力端子１５に接続されており、Ｄ−ＦＥ
Ｔ２１は、ドレインが電源ＶDDに接続され、ゲートが自
己のソースに接続されている。
【００１９】次に、この回路の動作について説明する。
図２は、入力１０に、常にＬを入力したときの上記回路
の各部の電圧波形である。本図において、（Ａ）は入力
９、（Ｂ）はＤＣＦＬ−ＮＯＲ４の出力電圧、（Ｃ）は
プルアップＥ−ＦＥＴ１３のゲート電圧、（Ｄ）は出力
電圧（プルアップＥ−ＦＥＴ１３のソース電圧）、
（Ｅ）はプルアップＥ−ＦＥＴ１３のゲート・ソース間
電圧である。
図２は、入力１０に、常にＬを入力したときの上記回路
の各部の電圧波形である。本図において、（Ａ）は入力
９、（Ｂ）はＤＣＦＬ−ＮＯＲ４の出力電圧、（Ｃ）は
プルアップＥ−ＦＥＴ１３のゲート電圧、（Ｄ）は出力
電圧（プルアップＥ−ＦＥＴ１３のソース電圧）、
（Ｅ）はプルアップＥ−ＦＥＴ１３のゲート・ソース間
電圧である。
【００２０】まず、（Ａ）の入力９がＬからＨに変化す
ると、ＤＣＦＬ−ＮＯＲ４の出力電圧（Ｂ）は減少す
る。この時、プルアップＥ−ＦＥＴ１３のゲート電圧
（Ｃ）はコンデンサ６による容量結合のために、ほぼ論
理振幅分減少する。出力電圧（Ｄ）（プルアップＥ−Ｆ
ＥＴ１３のソース電圧）はまだＨであるために、Ｅ−Ｆ
ＥＴ１３のゲート・ソース間電圧（Ｅ）は負となって、
Ｅ−ＦＥＴ１３はＯＦＦとなる。また、プルダウンＥ−
ＦＥＴ１１は、入力９（Ａ）の立ち上がりとともにＯＮ
となるので、結局出力電圧（Ｄ）はＬに変化する。この
変化にともなって、プルアップＥ−ＦＥＴ１３のゲート
・ソース間電圧（Ｅ）は減少してゆく。
ると、ＤＣＦＬ−ＮＯＲ４の出力電圧（Ｂ）は減少す
る。この時、プルアップＥ−ＦＥＴ１３のゲート電圧
（Ｃ）はコンデンサ６による容量結合のために、ほぼ論
理振幅分減少する。出力電圧（Ｄ）（プルアップＥ−Ｆ
ＥＴ１３のソース電圧）はまだＨであるために、Ｅ−Ｆ
ＥＴ１３のゲート・ソース間電圧（Ｅ）は負となって、
Ｅ−ＦＥＴ１３はＯＦＦとなる。また、プルダウンＥ−
ＦＥＴ１１は、入力９（Ａ）の立ち上がりとともにＯＮ
となるので、結局出力電圧（Ｄ）はＬに変化する。この
変化にともなって、プルアップＥ−ＦＥＴ１３のゲート
・ソース間電圧（Ｅ）は減少してゆく。
【００２１】次に、入力９（Ａ）がＨからＬに変化した
とき、ＤＣＦＬ−ＮＯＲ４の出力電圧（Ｂ）はＬからＨ
に変化する。この時、プルアップＥ−ＦＥＴ１３のゲー
ト電圧（Ｃ）もコンデンサ６の容量結合により、ほぼ論
理振幅分増加する。この時、Ｅ−ＦＥＴ１３のソース電
圧である出力電圧（Ｄ）はＬであるために、Ｅ−ＦＥＴ
１３のゲート・ソース間電圧はしきい値電圧を越え、Ｅ
−ＦＥＴ１３はＯＮとなる。
とき、ＤＣＦＬ−ＮＯＲ４の出力電圧（Ｂ）はＬからＨ
に変化する。この時、プルアップＥ−ＦＥＴ１３のゲー
ト電圧（Ｃ）もコンデンサ６の容量結合により、ほぼ論
理振幅分増加する。この時、Ｅ−ＦＥＴ１３のソース電
圧である出力電圧（Ｄ）はＬであるために、Ｅ−ＦＥＴ
１３のゲート・ソース間電圧はしきい値電圧を越え、Ｅ
−ＦＥＴ１３はＯＮとなる。
【００２２】また、この時、入力９，１０はともにＬで
あるため、２個のプルダウンＥ−ＦＥＴ１１，１２はＯ
ＦＦとなり、出力電圧（Ｄ）はＨに転じてゆく。この出
力電圧（Ｄ）の上昇にともない、Ｅ−ＦＥＴ１３のゲー
ト・ソース間電圧（Ｅ）は減少するために、出力電圧
（Ｄ）がＨまで上昇した定常状態では、Ｅ−ＦＥＴ１３
はＯＦＦになるか、あるいは小さなドレイン電流を流す
ことしかできなくなる。
あるため、２個のプルダウンＥ−ＦＥＴ１１，１２はＯ
ＦＦとなり、出力電圧（Ｄ）はＨに転じてゆく。この出
力電圧（Ｄ）の上昇にともない、Ｅ−ＦＥＴ１３のゲー
ト・ソース間電圧（Ｅ）は減少するために、出力電圧
（Ｄ）がＨまで上昇した定常状態では、Ｅ−ＦＥＴ１３
はＯＦＦになるか、あるいは小さなドレイン電流を流す
ことしかできなくなる。
【００２３】このために、次段のＤＣＦＬ回路１８のＥ
−ＦＥＴ２０にゲートリーク電流が存在しても、Ｈ出力
の定常状態においては、Ｅ−ＦＥＴ１３から流れ出す電
流を小さくすることができる。また、出力電圧（Ｄ）が
Ｈになるまでの遷移中は、Ｅ−ＦＥＴ１３はＯＮのまま
であるので、この期間は、負荷容量に対する駆動能力を
大きくすることが可能である。
−ＦＥＴ２０にゲートリーク電流が存在しても、Ｈ出力
の定常状態においては、Ｅ−ＦＥＴ１３から流れ出す電
流を小さくすることができる。また、出力電圧（Ｄ）が
Ｈになるまでの遷移中は、Ｅ−ＦＥＴ１３はＯＮのまま
であるので、この期間は、負荷容量に対する駆動能力を
大きくすることが可能である。
【００２４】また、本実施例では２入力の場合について
のみ説明したが、ＤＣＦＬ回路中のＥ−ＦＥＴと、プル
ダウンＦＥＴの数を増やして並列接続することによって
多入力ＮＯＲ回路を構成できる。
のみ説明したが、ＤＣＦＬ回路中のＥ−ＦＥＴと、プル
ダウンＦＥＴの数を増やして並列接続することによって
多入力ＮＯＲ回路を構成できる。
【００２５】図３は、第２の発明の実施例を示す回路図
である。図３に示す２入力ＮＡＮＤ回路２３は、Ｅ−Ｆ
ＥＴ１，２とＤ−ＦＥＴ３からなるＤＣＦＬ−ＮＡＮＤ
５に、２個のプルダウンＥ−ＦＥＴ１１，１２とプルア
ップＥ−ＦＥＴ１３からなるプッシュプルバッファ１４
が付加された構成であり、ＤＣＦＬ−ＮＡＮＤ５の出力
はコンデンサ６を介してプルアップＥ−ＦＥＴ１３のゲ
ートに接続されている。また、次段のＤＣＦＬ回路１８
は、Ｅ−ＦＥＴ２０とＤ−ＦＥＴ２１とから構成されて
おり、図１に示す実施例と同様に構成されている。
である。図３に示す２入力ＮＡＮＤ回路２３は、Ｅ−Ｆ
ＥＴ１，２とＤ−ＦＥＴ３からなるＤＣＦＬ−ＮＡＮＤ
５に、２個のプルダウンＥ−ＦＥＴ１１，１２とプルア
ップＥ−ＦＥＴ１３からなるプッシュプルバッファ１４
が付加された構成であり、ＤＣＦＬ−ＮＡＮＤ５の出力
はコンデンサ６を介してプルアップＥ−ＦＥＴ１３のゲ
ートに接続されている。また、次段のＤＣＦＬ回路１８
は、Ｅ−ＦＥＴ２０とＤ−ＦＥＴ２１とから構成されて
おり、図１に示す実施例と同様に構成されている。
【００２６】図３において、Ｅ−ＦＥＴ１は、ドレイン
がＤ−ＦＥＴ３のソースに接続され、ソースがＥ−ＦＥ
Ｔ２のドレインに接続され、ゲートが入力端子９に接続
されており、Ｅ−ＦＥＴ２は、ドレインがＥ−ＦＥＴ１
のソースに接続され、ソースが電源ＶSSに接続され、ゲ
ートが入力端子１０に接続されている。Ｄ−ＦＥＴ３
は、ドレインが電源ＶDDに接続され、ゲートが自己のソ
ースに接続されている。
がＤ−ＦＥＴ３のソースに接続され、ソースがＥ−ＦＥ
Ｔ２のドレインに接続され、ゲートが入力端子９に接続
されており、Ｅ−ＦＥＴ２は、ドレインがＥ−ＦＥＴ１
のソースに接続され、ソースが電源ＶSSに接続され、ゲ
ートが入力端子１０に接続されている。Ｄ−ＦＥＴ３
は、ドレインが電源ＶDDに接続され、ゲートが自己のソ
ースに接続されている。
【００２７】プルダウンＥ−ＦＥＴ１１は、ドレインが
プルアップＥ−ＦＥＴ１３のソースに接続され、ソース
がプルダウンＥ−ＦＥＴ１２のドレインに接続され、ゲ
ートが入力端子９に接続されており、プルダウンＥ−Ｆ
ＥＴ１２は、ドレインがプルダウンＥ−ＦＥＴ１のソー
スに接続され、ソースが電源ＶSSに接続され、ゲートが
入力端子１０に接続されている。
プルアップＥ−ＦＥＴ１３のソースに接続され、ソース
がプルダウンＥ−ＦＥＴ１２のドレインに接続され、ゲ
ートが入力端子９に接続されており、プルダウンＥ−Ｆ
ＥＴ１２は、ドレインがプルダウンＥ−ＦＥＴ１のソー
スに接続され、ソースが電源ＶSSに接続され、ゲートが
入力端子１０に接続されている。
【００２８】プルアップＥ−ＦＥＴ１３は、ドレインが
電源ＶDDに接続され、ソースが出力端子１５に接続され
ており、コンデンサ６は、一端がプルアップＥ−ＦＥＴ
１３のゲートに接続され、他端がＥ−ＦＥＴ１のドレイ
ンに接続されている。
電源ＶDDに接続され、ソースが出力端子１５に接続され
ており、コンデンサ６は、一端がプルアップＥ−ＦＥＴ
１３のゲートに接続され、他端がＥ−ＦＥＴ１のドレイ
ンに接続されている。
【００２９】次に、この回路の動作について説明する。
図４は、入力１０に常にＨを入力したときの上記回路の
各部の電圧波形である。本図において、（Ａ）は入力
９、（Ｂ）はＤＣＦＬ−ＮＡＮＤ５の出力電圧、（Ｃ）
はプルアップＥ−ＦＥＴ１３のゲート電圧、（Ｄ）は出
力電圧（プルアップＥ−ＦＥＴ１３のソース電圧）、
（Ｅ）はプルアップＥ−ＦＥＴ１３のゲート・ソース間
電圧である。
図４は、入力１０に常にＨを入力したときの上記回路の
各部の電圧波形である。本図において、（Ａ）は入力
９、（Ｂ）はＤＣＦＬ−ＮＡＮＤ５の出力電圧、（Ｃ）
はプルアップＥ−ＦＥＴ１３のゲート電圧、（Ｄ）は出
力電圧（プルアップＥ−ＦＥＴ１３のソース電圧）、
（Ｅ）はプルアップＥ−ＦＥＴ１３のゲート・ソース間
電圧である。
【００３０】まず、（Ａ）の入力９がＬからＨに変化す
ると、ＤＣＦＬ−ＮＡＮＤ５の出力電圧（Ｂ）は減少す
る。この時、プルアップＥ−ＦＥＴ１３のゲート電圧
（Ｃ）はコンデンサ６による容量結合のために、ほぼ論
理振幅分減少する。出力電圧（Ｄ）（プルアップＥ−Ｆ
ＥＴ１３のソース電圧）はまだＨであるために、Ｅ−Ｆ
ＥＴ１３のゲート・ソース間電圧（Ｅ）は負となって、
Ｅ−ＦＥＴ１３はＯＦＦとなる。また、プルダウンＥ−
ＦＥＴ１２はもともとＯＮであり、プルダウンＥ−ＦＥ
Ｔ１１は、入力９（Ａ）の立ち上がりとともにＯＮとな
るので、結局出力電圧（Ｄ）はＬに変化する。この変化
にともなって、プルアップＥ−ＦＥＴ１３のゲート・ソ
ース間電圧（Ｅ）は減少してゆく。
ると、ＤＣＦＬ−ＮＡＮＤ５の出力電圧（Ｂ）は減少す
る。この時、プルアップＥ−ＦＥＴ１３のゲート電圧
（Ｃ）はコンデンサ６による容量結合のために、ほぼ論
理振幅分減少する。出力電圧（Ｄ）（プルアップＥ−Ｆ
ＥＴ１３のソース電圧）はまだＨであるために、Ｅ−Ｆ
ＥＴ１３のゲート・ソース間電圧（Ｅ）は負となって、
Ｅ−ＦＥＴ１３はＯＦＦとなる。また、プルダウンＥ−
ＦＥＴ１２はもともとＯＮであり、プルダウンＥ−ＦＥ
Ｔ１１は、入力９（Ａ）の立ち上がりとともにＯＮとな
るので、結局出力電圧（Ｄ）はＬに変化する。この変化
にともなって、プルアップＥ−ＦＥＴ１３のゲート・ソ
ース間電圧（Ｅ）は減少してゆく。
【００３１】次に、入力９（Ａ）がＨからＬに変化した
とき、ＤＣＦＬ−ＮＡＮＤ５の出力電圧（Ｂ）はＬから
Ｈに変化する。この時、プルアップＥ−ＦＥＴ１３のゲ
ート電圧（Ｃ）もコンデンサ６の容量結合により、ほぼ
論理振幅分増加する。この時、Ｅ−ＦＥＴ１３のソース
電圧である出力電圧（Ｄ）はＬであるために、Ｅ−ＦＥ
Ｔ１３のゲート・ソース間電圧はしきい値電圧を越え、
Ｅ−ＦＥＴ１３はＯＮとなる。
とき、ＤＣＦＬ−ＮＡＮＤ５の出力電圧（Ｂ）はＬから
Ｈに変化する。この時、プルアップＥ−ＦＥＴ１３のゲ
ート電圧（Ｃ）もコンデンサ６の容量結合により、ほぼ
論理振幅分増加する。この時、Ｅ−ＦＥＴ１３のソース
電圧である出力電圧（Ｄ）はＬであるために、Ｅ−ＦＥ
Ｔ１３のゲート・ソース間電圧はしきい値電圧を越え、
Ｅ−ＦＥＴ１３はＯＮとなる。
【００３２】また、この時、入力９はＬであるため、プ
ルダウンＥ−ＦＥＴ１１はＯＦＦとなり、出力電圧
（Ｄ）はＨに転じてゆく。この出力電圧（Ｄ）の上昇に
ともない、Ｅ−ＦＥＴ１３のゲート・ソース間電圧
（Ｅ）は減少するために、出力電圧（Ｄ）がＨまで上昇
した定常状態では、Ｅ−ＦＥＴ１３はＯＦＦになるか、
あるいは小さなドレイン電流を流すことしかできなくな
る。
ルダウンＥ−ＦＥＴ１１はＯＦＦとなり、出力電圧
（Ｄ）はＨに転じてゆく。この出力電圧（Ｄ）の上昇に
ともない、Ｅ−ＦＥＴ１３のゲート・ソース間電圧
（Ｅ）は減少するために、出力電圧（Ｄ）がＨまで上昇
した定常状態では、Ｅ−ＦＥＴ１３はＯＦＦになるか、
あるいは小さなドレイン電流を流すことしかできなくな
る。
【００３３】このために、次段のＤＣＦＬ回路１８のＥ
−ＦＥＴ２０にゲートリーク電流が存在しても、Ｈ出力
の定常状態においては、Ｅ−ＦＥＴ１３から流れ出す電
流を小さくすることができる。また、出力電圧（Ｄ）が
Ｈになるまでの遷移中は、Ｅ−ＦＥＴ１３はＯＮのまま
であるので、この期間は、負荷容量に対する駆動能力を
大きくすることが可能である。
−ＦＥＴ２０にゲートリーク電流が存在しても、Ｈ出力
の定常状態においては、Ｅ−ＦＥＴ１３から流れ出す電
流を小さくすることができる。また、出力電圧（Ｄ）が
Ｈになるまでの遷移中は、Ｅ−ＦＥＴ１３はＯＮのまま
であるので、この期間は、負荷容量に対する駆動能力を
大きくすることが可能である。
【００３４】また、本実施例では２入力の場合について
のみ説明したが、ＤＣＦＬ回路中のＥ−ＦＥＴと、プル
ダウンＦＥＴの数を増やして直列接続することによって
多入力ＮＡＮＤ回路を構成できる。
のみ説明したが、ＤＣＦＬ回路中のＥ−ＦＥＴと、プル
ダウンＦＥＴの数を増やして直列接続することによって
多入力ＮＡＮＤ回路を構成できる。
【００３５】図５は、第３の発明の実施例を示す回路図
である。図５に示す回路は、２入力ＮＯＲ回路であり、
Ｅ−ＦＥＴ１，２とＤ−ＦＥＴ３からなるＤＣＦＬ−Ｎ
ＯＲ４に、２個のプルダウンＥ−ＦＥＴ１１，１２とプ
ルアップＥ−ＦＥＴ１３からなるプッシュプルバッファ
１４が付加された構成であり、ＤＣＦＬ−ＮＯＲ４の出
力はダイオード７を介してプルアップＥ−ＦＥＴ１３の
ゲートに接続されている。
である。図５に示す回路は、２入力ＮＯＲ回路であり、
Ｅ−ＦＥＴ１，２とＤ−ＦＥＴ３からなるＤＣＦＬ−Ｎ
ＯＲ４に、２個のプルダウンＥ−ＦＥＴ１１，１２とプ
ルアップＥ−ＦＥＴ１３からなるプッシュプルバッファ
１４が付加された構成であり、ＤＣＦＬ−ＮＯＲ４の出
力はダイオード７を介してプルアップＥ−ＦＥＴ１３の
ゲートに接続されている。
【００３６】次に、この回路の動作について説明する。
図６は、入力１０に、常にＬを入力したときの上記回路
の各部の電圧波形である。本図において、（Ａ）は入力
９、（Ｂ）はＤＣＦＬ−ＮＯＲ４の出力電圧、（Ｃ）は
プルアップＥ−ＦＥＴ１３のゲート電圧、（Ｄ）は出力
電圧（プルアップＥ−ＦＥＴ１３のソース電圧）、
（Ｅ）はプルアップＥ−ＦＥＴ１３のゲート・ソース間
電圧である。
図６は、入力１０に、常にＬを入力したときの上記回路
の各部の電圧波形である。本図において、（Ａ）は入力
９、（Ｂ）はＤＣＦＬ−ＮＯＲ４の出力電圧、（Ｃ）は
プルアップＥ−ＦＥＴ１３のゲート電圧、（Ｄ）は出力
電圧（プルアップＥ−ＦＥＴ１３のソース電圧）、
（Ｅ）はプルアップＥ−ＦＥＴ１３のゲート・ソース間
電圧である。
【００３７】まず、（Ａ）の入力９がＬからＨに変化す
ると、ＤＣＦＬ−ＮＯＲ４の出力電圧（Ｂ）は減少す
る。この時、プルアップＥ−ＦＥＴ１３のゲート電圧
（Ｃ）はダイオード７の接合容量による容量結合のため
に、ほぼ論理振幅分減少する。出力電圧（Ｄ）（プルア
ップＥ−ＦＥＴ１３のソース電圧）はまだＨであるため
に、Ｅ−ＦＥＴ１３のゲート・ソース間電圧（Ｅ）は負
となって、Ｅ−ＦＥＴ１３はＯＦＦとなる。また、プル
ダウンＥ−ＦＥＴ１１は、入力９（Ａ）の立ち上がりと
ともにＯＮとなるので、結局出力電圧（Ｄ）はＬに変化
する。この変化にともなって、プルアップＥ−ＦＥＴ１
３のゲート・ソース間電圧（Ｅ）は減少してゆく。
ると、ＤＣＦＬ−ＮＯＲ４の出力電圧（Ｂ）は減少す
る。この時、プルアップＥ−ＦＥＴ１３のゲート電圧
（Ｃ）はダイオード７の接合容量による容量結合のため
に、ほぼ論理振幅分減少する。出力電圧（Ｄ）（プルア
ップＥ−ＦＥＴ１３のソース電圧）はまだＨであるため
に、Ｅ−ＦＥＴ１３のゲート・ソース間電圧（Ｅ）は負
となって、Ｅ−ＦＥＴ１３はＯＦＦとなる。また、プル
ダウンＥ−ＦＥＴ１１は、入力９（Ａ）の立ち上がりと
ともにＯＮとなるので、結局出力電圧（Ｄ）はＬに変化
する。この変化にともなって、プルアップＥ−ＦＥＴ１
３のゲート・ソース間電圧（Ｅ）は減少してゆく。
【００３８】次に、入力９（Ａ）がＨからＬに変化した
とき、ＤＣＦＬ−ＮＯＲ４の出力電圧（Ｂ）はＬからＨ
に変化する。この時、プルアップＥ−ＦＥＴ１３のゲー
ト電圧（Ｃ）もダイオード７の接合容量による容量結合
により、ほぼ論理振幅分増加する。この時、Ｅ−ＦＥＴ
１３のソース電圧である出力電圧（Ｄ）はＬであるため
に、Ｅ−ＦＥＴ１３のゲート・ソース間電圧はしきい値
電圧を越え、Ｅ−ＦＥＴ１３はＯＮとなる。
とき、ＤＣＦＬ−ＮＯＲ４の出力電圧（Ｂ）はＬからＨ
に変化する。この時、プルアップＥ−ＦＥＴ１３のゲー
ト電圧（Ｃ）もダイオード７の接合容量による容量結合
により、ほぼ論理振幅分増加する。この時、Ｅ−ＦＥＴ
１３のソース電圧である出力電圧（Ｄ）はＬであるため
に、Ｅ−ＦＥＴ１３のゲート・ソース間電圧はしきい値
電圧を越え、Ｅ−ＦＥＴ１３はＯＮとなる。
【００３９】また、この時、入力９，１０はともにＬで
あるため、２個のプルダウンＥ−ＦＥＴ１１，１２はＯ
ＦＦとなり、出力電圧（Ｄ）はＨに転じてゆく。この出
力電圧（Ｄ）の上昇にともない、Ｅ−ＦＥＴ１３のゲー
ト・ソース間電圧（Ｅ）は減少するために、出力電圧
（Ｄ）がＨまで上昇した定常状態では、Ｅ−ＦＥＴ１３
はＯＦＦになるか、あるいは小さなドレイン電流を流す
ことしかできなくなる。
あるため、２個のプルダウンＥ−ＦＥＴ１１，１２はＯ
ＦＦとなり、出力電圧（Ｄ）はＨに転じてゆく。この出
力電圧（Ｄ）の上昇にともない、Ｅ−ＦＥＴ１３のゲー
ト・ソース間電圧（Ｅ）は減少するために、出力電圧
（Ｄ）がＨまで上昇した定常状態では、Ｅ−ＦＥＴ１３
はＯＦＦになるか、あるいは小さなドレイン電流を流す
ことしかできなくなる。
【００４０】このために、次段のＤＣＦＬ回路１８のＥ
−ＦＥＴ２０にゲートリーク電流が存在しても、Ｈ出力
の定常状態においては、Ｅ−ＦＥＴ１３から流れ出す電
流を小さくすることができる。また、出力電圧（Ｄ）が
Ｈになるまでの遷移中は、Ｅ−ＦＥＴ１３はＯＮのまま
であるので、この期間は、負荷容量に対する駆動能力を
大きくすることが可能である。
−ＦＥＴ２０にゲートリーク電流が存在しても、Ｈ出力
の定常状態においては、Ｅ−ＦＥＴ１３から流れ出す電
流を小さくすることができる。また、出力電圧（Ｄ）が
Ｈになるまでの遷移中は、Ｅ−ＦＥＴ１３はＯＮのまま
であるので、この期間は、負荷容量に対する駆動能力を
大きくすることが可能である。
【００４１】また、本実施例では２入力の場合について
のみ説明したが、ＤＣＦＬ回路中のＥ−ＦＥＴと、プル
ダウンＦＥＴの数を増やして並列接続することによって
多入力ＮＯＲ回路を構成できる。
のみ説明したが、ＤＣＦＬ回路中のＥ−ＦＥＴと、プル
ダウンＦＥＴの数を増やして並列接続することによって
多入力ＮＯＲ回路を構成できる。
【００４２】図７は、第４の発明の実施例を示す回路図
である。図７に示す回路は、２入力ＮＡＮＤ回路であ
り、Ｅ−ＦＥＴ１，２とＤ−ＦＥＴ３からなるＤＣＦＬ
−ＮＡＮＤ５に、２個のプルダウンＥ−ＦＥＴ１１，１
２とプルアップＥ−ＦＥＴ１３からなるプッシュプルバ
ッファ１４が付加された構成であり、ＤＣＦＬ−ＮＡＮ
Ｄ５の出力はダイオード７を介してプルアップＥ−ＦＥ
Ｔ１３のゲートに接続されている。
である。図７に示す回路は、２入力ＮＡＮＤ回路であ
り、Ｅ−ＦＥＴ１，２とＤ−ＦＥＴ３からなるＤＣＦＬ
−ＮＡＮＤ５に、２個のプルダウンＥ−ＦＥＴ１１，１
２とプルアップＥ−ＦＥＴ１３からなるプッシュプルバ
ッファ１４が付加された構成であり、ＤＣＦＬ−ＮＡＮ
Ｄ５の出力はダイオード７を介してプルアップＥ−ＦＥ
Ｔ１３のゲートに接続されている。
【００４３】次に、この回路の動作について説明する。
図８は、入力１０に、常にＨを入力したときの上記回路
の各部の電圧波形である。本図において、（Ａ）は入力
９、（Ｂ）はＤＣＦＬ−ＮＡＮＤ５の出力電圧、（Ｃ）
はプルアップＥ−ＦＥＴ１３のゲート電圧、（Ｄ）は出
力電圧（プルアップＥ−ＦＥＴ１３のソース電圧）、
（Ｅ）はプルアップＥ−ＦＥＴ１３のゲート・ソース間
電圧である。
図８は、入力１０に、常にＨを入力したときの上記回路
の各部の電圧波形である。本図において、（Ａ）は入力
９、（Ｂ）はＤＣＦＬ−ＮＡＮＤ５の出力電圧、（Ｃ）
はプルアップＥ−ＦＥＴ１３のゲート電圧、（Ｄ）は出
力電圧（プルアップＥ−ＦＥＴ１３のソース電圧）、
（Ｅ）はプルアップＥ−ＦＥＴ１３のゲート・ソース間
電圧である。
【００４４】まず、（Ａ）の入力９がＬからＨに変化す
ると、ＤＣＦＬ−ＮＡＮＤ５の出力電圧（Ｂ）は減少す
る。この時、プルアップＥ−ＦＥＴ１３のゲート電圧
（Ｃ）はダイオード７の接合容量による容量結合のため
に、ほぼ論理振幅分減少する。出力電圧（Ｄ）（プルア
ップＥ−ＦＥＴ１３のソース電圧）はまだＨであるため
に、Ｅ−ＦＥＴ１３のゲート・ソース間電圧（Ｅ）は負
となって、Ｅ−ＦＥＴ１３はＯＦＦとなる。また、プル
ダウンＥ−ＦＥＴ１２はもともとＯＮであり、プルダウ
ンＥ−ＦＥＴ１１は、入力９（Ａ）の立ち上がりととも
にＯＮとなるので、結局出力電圧（Ｄ）はＬに変化す
る。この変化にともなって、プルアップＥ−ＦＥＴ１３
のゲート・ソース間電圧（Ｅ）は減少してゆく。
ると、ＤＣＦＬ−ＮＡＮＤ５の出力電圧（Ｂ）は減少す
る。この時、プルアップＥ−ＦＥＴ１３のゲート電圧
（Ｃ）はダイオード７の接合容量による容量結合のため
に、ほぼ論理振幅分減少する。出力電圧（Ｄ）（プルア
ップＥ−ＦＥＴ１３のソース電圧）はまだＨであるため
に、Ｅ−ＦＥＴ１３のゲート・ソース間電圧（Ｅ）は負
となって、Ｅ−ＦＥＴ１３はＯＦＦとなる。また、プル
ダウンＥ−ＦＥＴ１２はもともとＯＮであり、プルダウ
ンＥ−ＦＥＴ１１は、入力９（Ａ）の立ち上がりととも
にＯＮとなるので、結局出力電圧（Ｄ）はＬに変化す
る。この変化にともなって、プルアップＥ−ＦＥＴ１３
のゲート・ソース間電圧（Ｅ）は減少してゆく。
【００４５】次に、入力９（Ａ）がＨからＬに変化した
とき、ＤＣＦＬ−ＮＡＮＤ５の出力電圧（Ｂ）はＬから
Ｈに変化する。この時、プルアップＥ−ＦＥＴ１３のゲ
ート電圧（Ｃ）もダイオード７の接合容量による容量結
合により、ほぼ論理振幅分増加する。この時、Ｅ−ＦＥ
Ｔ１３のソース電圧である出力電圧（Ｄ）はＬであるた
めに、Ｅ−ＦＥＴ１３のゲート・ソース間電圧はしきい
値電圧を越え、Ｅ−ＦＥＴ１３はＯＮとなる。
とき、ＤＣＦＬ−ＮＡＮＤ５の出力電圧（Ｂ）はＬから
Ｈに変化する。この時、プルアップＥ−ＦＥＴ１３のゲ
ート電圧（Ｃ）もダイオード７の接合容量による容量結
合により、ほぼ論理振幅分増加する。この時、Ｅ−ＦＥ
Ｔ１３のソース電圧である出力電圧（Ｄ）はＬであるた
めに、Ｅ−ＦＥＴ１３のゲート・ソース間電圧はしきい
値電圧を越え、Ｅ−ＦＥＴ１３はＯＮとなる。
【００４６】また、この時、入力９はＬであるため、プ
ルダウンＥ−ＦＥＴ１１はＯＦＦとなり、出力電圧
（Ｄ）はＨに転じてゆく。この出力電圧（Ｄ）の上昇に
ともない、Ｅ−ＦＥＴ１３のゲート・ソース間電圧
（Ｅ）は減少するために、出力電圧（Ｄ）がＨまで上昇
した定常状態では、Ｅ−ＦＥＴ１３はＯＦＦになるか、
あるいは小さなドレイン電流を流すことしかできなくな
る。
ルダウンＥ−ＦＥＴ１１はＯＦＦとなり、出力電圧
（Ｄ）はＨに転じてゆく。この出力電圧（Ｄ）の上昇に
ともない、Ｅ−ＦＥＴ１３のゲート・ソース間電圧
（Ｅ）は減少するために、出力電圧（Ｄ）がＨまで上昇
した定常状態では、Ｅ−ＦＥＴ１３はＯＦＦになるか、
あるいは小さなドレイン電流を流すことしかできなくな
る。
【００４７】このために、次段のＤＣＦＬ回路１８のＥ
−ＦＥＴ２０にゲートリーク電流が存在しても、Ｈ出力
の定常状態においては、Ｅ−ＦＥＴ１３から流れ出す電
流を小さくすることができる。また、出力電圧（Ｄ）が
Ｈになるまでの遷移中は、Ｅ−ＦＥＴ１３はＯＮのまま
であるので、この期間は、負荷容量に対する駆動能力を
大きくすることが可能である。
−ＦＥＴ２０にゲートリーク電流が存在しても、Ｈ出力
の定常状態においては、Ｅ−ＦＥＴ１３から流れ出す電
流を小さくすることができる。また、出力電圧（Ｄ）が
Ｈになるまでの遷移中は、Ｅ−ＦＥＴ１３はＯＮのまま
であるので、この期間は、負荷容量に対する駆動能力を
大きくすることが可能である。
【００４８】また、本実施例では２入力の場合について
のみ説明したが、ＤＣＦＬ回路中のＥ−ＦＥＴと、プル
ダウンＦＥＴの数を増やして並列接続することによって
多入力ＮＡＮＤ回路を構成できる。
のみ説明したが、ＤＣＦＬ回路中のＥ−ＦＥＴと、プル
ダウンＦＥＴの数を増やして並列接続することによって
多入力ＮＡＮＤ回路を構成できる。
【００４９】
【発明の効果】以上説明したように本発明は、ＤＣＦＬ
構成の論理回路の出力を、容量結合によってプッシュプ
ルバッファ部のプルアップＦＥＴのゲートに入力し、プ
ルダウンＦＥＴのゲートには論理回路への入力信号を印
加することにより、ハイレベル出力の定常状態において
プルアップＦＥＴから次段のＦＥＴのゲートに流れ込む
電流を抑え、消費電力を小さく抑えつつ負荷駆動能力を
高くできるという効果を有する。
構成の論理回路の出力を、容量結合によってプッシュプ
ルバッファ部のプルアップＦＥＴのゲートに入力し、プ
ルダウンＦＥＴのゲートには論理回路への入力信号を印
加することにより、ハイレベル出力の定常状態において
プルアップＦＥＴから次段のＦＥＴのゲートに流れ込む
電流を抑え、消費電力を小さく抑えつつ負荷駆動能力を
高くできるという効果を有する。
【００５０】本発明は、特に化合物半導体ＦＥＴのＤＣ
ＦＬ回路で構成されたＬＳＩにおいて、クロック供給系
などのファンアウトが大きく、配線も長い部分において
大きな効果を持ち、上記ＬＳＩの大規模化に向け非常に
有用である。
ＦＬ回路で構成されたＬＳＩにおいて、クロック供給系
などのファンアウトが大きく、配線も長い部分において
大きな効果を持ち、上記ＬＳＩの大規模化に向け非常に
有用である。
【図面の簡単な説明】
【図１】本発明の第１の実施例を示す回路図である。
【図２】本発明の第１の実施例における各部の動作波形
を示す図である。
を示す図である。
【図３】本発明の第２の実施例を示す回路図である。
【図４】本発明の第２の実施例における各部の動作波形
を示す図である。
を示す図である。
【図５】本発明の第３の実施例を示す回路図である。
【図６】本発明の第３の実施例における各部の動作波形
を示す図である。
を示す図である。
【図７】本発明の第４の実施例を示す回路図である。
【図８】本発明の第４の実施例における各部の動作波形
を示す図である。
を示す図である。
【図９】従来例を示す回路図である。
１，２，２０ Ｅ−ＦＥＴ ３，２１ Ｄ−ＦＥＴ ４ ＤＣＦＬ−ＮＯＲ ５ ＤＣＦＬ−ＮＡＮＤ ６ コンデンサ ７ ダイオード ９，１０ 入力端子 １１，１２ プルダウンＥ−ＦＥＴ １３ プルアップＥ−ＦＥＴ １４ プッシュプルバッファ １５ 出力端子 １６ 電源ＶDD １７ 電源ＶSS １８ 次段のＤＣＦＬ回路 １９ 電流 ２２，２４，２６ ２入力ＮＯＲ回路 ２３，２５ ２入力ＮＡＮＤ回路
Claims (4)
- 【請求項１】すべてのソース同士とドレイン同士が接続
され、ゲートがそれぞれ別個に複数の入力端子に接続さ
れ、ソースが第１の電源に接続された複数のＦＥＴより
なる第１のＦＥＴ群と、 すべてのソース同士とドレイン同士が接続され、ゲート
がそれぞれ別個に前記複数の入力端子に接続され、ソー
スが第１の電源に接続された複数のＦＥＴよりなる第２
のＦＥＴ群と、 ドレインが第２の電源に接続され、ソースとゲートが第
１のＦＥＴ群のドレインに接続された第１のＦＥＴと、 ドレインが第２の電源に接続され、ソースが第２のＦＥ
Ｔ群のドレインおよび出力端子に接続された第２のＦＥ
Ｔと、 一端が第１のＦＥＴ群のドレインに接続され、他端が第
２のＦＥＴのゲートに接続されたコンデンサとを備える
ことを特徴とする論理回路。 - 【請求項２】ソースとドレインが直列に接続され、ゲー
トがそれぞれ別個に複数の入力端子に接続された複数の
ＦＥＴよりなる第１のＦＥＴ群と、 ソースとドレインが直列に接続され、ゲートがそれぞれ
別個に前記複数の入力端子に接続された複数のＦＥＴよ
りなる第２のＦＥＴ群と、 ドレインが第２の電源に接続され、ソースとゲートが第
１のＦＥＴ群の一端のＦＥＴのドレインに接続された第
１のＦＥＴと、 ドレインが第２の電源に接続され、ソースが第２のＦＥ
Ｔ群の一端のＦＥＴのドレインおよび出力端子に接続さ
れた第２のＦＥＴと、 一端が第１のＦＥＴ群の一端のＦＥＴのドレインに接続
され、他端が第２のＦＥＴのゲートに接続されたコンデ
ンサとを備え、 第１のＦＥＴ群の他端のＦＥＴのソースと第２のＦＥＴ
群の他端のＦＥＴのソースが第１の電源に接続されてい
ることを特徴とする論理回路。 - 【請求項３】前記コンデンサをダイオードとし、カソー
ドが第１のＦＥＴ群のドレインに接続され、アノードが
第２のＦＥＴのゲートに接続されていることを特徴とす
る請求項１記載の論理回路。 - 【請求項４】前記コンデンサをダイオードとし、カソー
ドが第１のＦＥＴ群の一端のＦＥＴのドレインに接続さ
れ、アノードが第２のＦＥＴのゲートに接続されている
ことを特徴とする請求項２記載の論理回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4158385A JPH066208A (ja) | 1992-06-18 | 1992-06-18 | 論理回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4158385A JPH066208A (ja) | 1992-06-18 | 1992-06-18 | 論理回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH066208A true JPH066208A (ja) | 1994-01-14 |
Family
ID=15670569
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4158385A Pending JPH066208A (ja) | 1992-06-18 | 1992-06-18 | 論理回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH066208A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| AU680792B2 (en) * | 1995-06-29 | 1997-08-07 | Schering Aktiengesellschaft | Human growth hormone agent for adults |
-
1992
- 1992-06-18 JP JP4158385A patent/JPH066208A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| AU680792B2 (en) * | 1995-06-29 | 1997-08-07 | Schering Aktiengesellschaft | Human growth hormone agent for adults |
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