JPS63197094A - 差動増幅回路 - Google Patents
差動増幅回路Info
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- JPS63197094A JPS63197094A JP62028239A JP2823987A JPS63197094A JP S63197094 A JPS63197094 A JP S63197094A JP 62028239 A JP62028239 A JP 62028239A JP 2823987 A JP2823987 A JP 2823987A JP S63197094 A JPS63197094 A JP S63197094A
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- differential amplifier
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Links
- 230000003321 amplification Effects 0.000 title abstract description 4
- 238000003199 nucleic acid amplification method Methods 0.000 title abstract description 4
- 238000000034 method Methods 0.000 description 5
- 229910001218 Gallium arsenide Inorganic materials 0.000 description 2
- 238000009825 accumulation Methods 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 230000007423 decrease Effects 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
- 230000000087 stabilizing effect Effects 0.000 description 1
- 230000007704 transition Effects 0.000 description 1
Landscapes
- Amplifiers (AREA)
- Semiconductor Memories (AREA)
- Manipulation Of Pulses (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はＦＥＴを主要素子とする半導体集積回路用の差
動増幅回路に関し、特にメモリＬＳＩのセンスアンプと
して好適な差動増幅回路に関する。
動増幅回路に関し、特にメモリＬＳＩのセンスアンプと
して好適な差動増幅回路に関する。
従来、ＧａＡｓメモリＬＳＩ用のセンスアンプとしては
、例えば１９８４年に開催されたＧａＡｓＩＣＳｙｍｐ
ｏｓｉｕｍのＴｅｃｈｎｉｃａｌ Ｄｉｇｅｓｔの１２
１〜１２４頁にｒＰＲＯｃＥｓｓＩＮＧ ＴＥＣＨＮＯ
ＬＯＧＩＥＳ ＦＯＲＧａＡｓＭＥＭＯＲＹ ＬＳＩ５
Ｊと題して掲載された論文の第３図内に示されている
ような、カレントスイッチ型のセンスアンプが一般的で
あった。また、小振幅の入力信号を受ける回路の動作マ
ージンを拡大する方法としては、特開昭５９−９９８１
９の回路がある。
、例えば１９８４年に開催されたＧａＡｓＩＣＳｙｍｐ
ｏｓｉｕｍのＴｅｃｈｎｉｃａｌ Ｄｉｇｅｓｔの１２
１〜１２４頁にｒＰＲＯｃＥｓｓＩＮＧ ＴＥＣＨＮＯ
ＬＯＧＩＥＳ ＦＯＲＧａＡｓＭＥＭＯＲＹ ＬＳＩ５
Ｊと題して掲載された論文の第３図内に示されている
ような、カレントスイッチ型のセンスアンプが一般的で
あった。また、小振幅の入力信号を受ける回路の動作マ
ージンを拡大する方法としては、特開昭５９−９９８１
９の回路がある。
駆動素子と負荷素子とを直列に接続した構成のインバー
タ回路は、従来は差動増幅回路として使用できなかった
。この回路を差動させる方法としては、特開昭５９−９
９８１９に示される回路がある。
タ回路は、従来は差動増幅回路として使用できなかった
。この回路を差動させる方法としては、特開昭５９−９
９８１９に示される回路がある。
この制御回路は、１個の制御回路で複数のインバータ回
路の論理しきい値を制御することができるため、入力イ
ンターフェイス回路等に使用する場合には有効である。
路の論理しきい値を制御することができるため、入力イ
ンターフェイス回路等に使用する場合には有効である。
しかし、制御回路内のインバータの遷移領域に幅がある
ため、メモリＬＳＩのセンスアンプ回路等のように入力
信号の振幅が非常に小さい場合には使いにくい。従って
、従来はセンスアンプ回路としてはカレントスイッチ型
の回路が使用されていた。しかし、カレントスイッチ型
の回路には駆動素子と負荷素子とからなるインバータ回
路と比べて以下のような欠点がある。
ため、メモリＬＳＩのセンスアンプ回路等のように入力
信号の振幅が非常に小さい場合には使いにくい。従って
、従来はセンスアンプ回路としてはカレントスイッチ型
の回路が使用されていた。しかし、カレントスイッチ型
の回路には駆動素子と負荷素子とからなるインバータ回
路と比べて以下のような欠点がある。
■定電流用の負荷素子による電圧降下があるため、ロー
ルレベルより低い電源電圧が必要である。
ルレベルより低い電源電圧が必要である。
従って、電源電圧の絶対値が高くなる。
■入力電圧が論理しきい値に近い時の信号振幅増幅率が
小さい。特にＦＥＴで構成した場合には、ゲート電圧の
変化に対するドレイン電流の変化が小さいため、この傾
向が顕著である。
小さい。特にＦＥＴで構成した場合には、ゲート電圧の
変化に対するドレイン電流の変化が小さいため、この傾
向が顕著である。
■ローレベルの出力電圧が、素子特性の影響を受けやす
い。特にＦＥＴで構成した場合には、素子のピンチオフ
電圧のばらつきが大きいため、この傾向が顕著である。
い。特にＦＥＴで構成した場合には、素子のピンチオフ
電圧のばらつきが大きいため、この傾向が顕著である。
なお、上記■〜■はＮチャネル型ＦＥＴを想定した表現
になっているが、Ｐチャネル型ＦＥＴの場合にも同様の
ことが言える。
になっているが、Ｐチャネル型ＦＥＴの場合にも同様の
ことが言える。
このうち、■は単一電源化や低消費電力の障害になる。
■は、増幅率を稼ぐために大きなＦＥＴを使用したり多
段の増幅器を使用したりすることが必要になり、従って
、信号の遅延時間が増大する。■についても、出力電圧
のばらつき分だけ余裕を持たせた設計が必要となり、や
はり信号の遅延時間の増大につながる。更に、ＦＥＴを
使って回路を構成する場合には、駆動素子と負荷素子と
からなるインバータ回路を用いても電荷の蓄積が無いた
め、バイポーラトランジスタでカレンスイッチ型の回路
を使用した時に生じるような高速化の利点がない。
段の増幅器を使用したりすることが必要になり、従って
、信号の遅延時間が増大する。■についても、出力電圧
のばらつき分だけ余裕を持たせた設計が必要となり、や
はり信号の遅延時間の増大につながる。更に、ＦＥＴを
使って回路を構成する場合には、駆動素子と負荷素子と
からなるインバータ回路を用いても電荷の蓄積が無いた
め、バイポーラトランジスタでカレンスイッチ型の回路
を使用した時に生じるような高速化の利点がない。
本発明の目的は、上述した従来技術の問題点を解決し、
高速で低消費電力の差動増幅回路を提供することにある
。
高速で低消費電力の差動増幅回路を提供することにある
。
（問題点を解決するための手段〕
上記目的は、特開昭５９−９９８１９の第５図等に示し
たような論理しきい値可変のインバータ回路において、
その制御回路を次のように構成することによって達成さ
れる。即ち、論理しきい値可変のインバータ回路を２組
用意してそれぞれに差動入力信号の一方と他方とを入力
し、両方の出力が共にハイレベルになったことを検出す
る手段と、両方の出力が共にローレベルになったことを
検出する手段とを設けて、上記２組のインバータ回路の
内のいずれか一方の出力がハイレベル、他方の出力がロ
ーレベルとなるように論理しきい値を制御することによ
って実現できる。
たような論理しきい値可変のインバータ回路において、
その制御回路を次のように構成することによって達成さ
れる。即ち、論理しきい値可変のインバータ回路を２組
用意してそれぞれに差動入力信号の一方と他方とを入力
し、両方の出力が共にハイレベルになったことを検出す
る手段と、両方の出力が共にローレベルになったことを
検出する手段とを設けて、上記２組のインバータ回路の
内のいずれか一方の出力がハイレベル、他方の出力がロ
ーレベルとなるように論理しきい値を制御することによ
って実現できる。
上記のように構成すれば、２組のインバータ回路ノ出力
が両方共ハイレベルになったり両方共ローレベルになっ
たりすることがないため、素子ばらつきを少しでも上回
る入力振幅があれば、差動人力の大小関係に対応した出
力が得られる。また、個々の回路ユニットは駆動素子と
負荷素子とからなるインバータ回路によって構成できる
ので、上記■〜■に示したようなカレントスイッチ型の
回路の欠点を回避することができる。以下、実施例にも
とすって本発明の具体的な実現方法を述べる。
が両方共ハイレベルになったり両方共ローレベルになっ
たりすることがないため、素子ばらつきを少しでも上回
る入力振幅があれば、差動人力の大小関係に対応した出
力が得られる。また、個々の回路ユニットは駆動素子と
負荷素子とからなるインバータ回路によって構成できる
ので、上記■〜■に示したようなカレントスイッチ型の
回路の欠点を回避することができる。以下、実施例にも
とすって本発明の具体的な実現方法を述べる。
第１図に本発明の一実施例の構成を示す。第１図におい
て、１〜４はインバータ回路、５，６は２人力ＮＯＲ回
路、７，８はＦＥＴである。また、インバータ回路１，
２の論理しきい値は互いにほぼ等しく、かつ、制御端子
に加える電圧によって変化するものとする。その変化の
方向は、制御電圧が上昇すると論理しきい値も上昇する
方向であるとする。以下、説明の便宜上、入力端子９に
加わる電圧をＶｚ、入力端子１０に加わる電圧をＶ２．
インバータ回路１，２の入力電圧に対する論理しきい値
をＶｔｈ、制御端子の電圧をＶｃと表わすことにする。
て、１〜４はインバータ回路、５，６は２人力ＮＯＲ回
路、７，８はＦＥＴである。また、インバータ回路１，
２の論理しきい値は互いにほぼ等しく、かつ、制御端子
に加える電圧によって変化するものとする。その変化の
方向は、制御電圧が上昇すると論理しきい値も上昇する
方向であるとする。以下、説明の便宜上、入力端子９に
加わる電圧をＶｚ、入力端子１０に加わる電圧をＶ２．
インバータ回路１，２の入力電圧に対する論理しきい値
をＶｔｈ、制御端子の電圧をＶｃと表わすことにする。
次に、第１図の回路の動作について説明する。
ここで、金欠りに入力電圧Ｖｚ 、Ｖ２が共にＶ ｔ
ｈより高くなったとする。すると、インバータ回路１．
２の出力は共にローレベルとなり、ＮＯＲ回路５の出力
がハイレベル、ＮＯＲ回路６の出力がローレベルとなっ
て、制御電圧Ｖｃは上昇する。
ｈより高くなったとする。すると、インバータ回路１．
２の出力は共にローレベルとなり、ＮＯＲ回路５の出力
がハイレベル、ＮＯＲ回路６の出力がローレベルとなっ
て、制御電圧Ｖｃは上昇する。
従って、インバータ回路１，２の論理しきい値Ｖｔｈも
上昇する。また、入力電圧Ｖ１．Ｖ２が共にＶｔｈより
低くなったとすると、上記と逆の電圧変化が起きてＶｔ
ｈも低下する。そして、入力電圧Ｖｌ 、Ｖ２の内のい
ずれか一方がＶ ｔ ｈより高く、他方が低くなった時
に、ＮＯＲ回路５，６の出力が共にローレベルとなって
、制御電圧Ｖｃや論理しきい値Ｖｔｈがある一定値に落
ち着き安定する。
上昇する。また、入力電圧Ｖ１．Ｖ２が共にＶｔｈより
低くなったとすると、上記と逆の電圧変化が起きてＶｔ
ｈも低下する。そして、入力電圧Ｖｌ 、Ｖ２の内のい
ずれか一方がＶ ｔ ｈより高く、他方が低くなった時
に、ＮＯＲ回路５，６の出力が共にローレベルとなって
、制御電圧Ｖｃや論理しきい値Ｖｔｈがある一定値に落
ち着き安定する。
この時、もし■工＜ Ｖ ２であれば、Ｖ工（Ｖ ｔ
ｈ ＜ｖ２となるから、出力１はローレベル、出力２は
ハイレベルとなる。逆にＶ ｓ ＞ Ｖ ２であれば、
Ｖ ｓ ＞ Ｖ ｔ ｈ ＞ Ｖ ２となるから、出力
１はハイレベル、出力２はローレベルとなる。従って、
第１図の回路はＶｚ 、Ｖ２の大小関係によって出力が
決まる差動増幅回路として動作する。
ｈ ＜ｖ２となるから、出力１はローレベル、出力２は
ハイレベルとなる。逆にＶ ｓ ＞ Ｖ ２であれば、
Ｖ ｓ ＞ Ｖ ｔ ｈ ＞ Ｖ ２となるから、出力
１はハイレベル、出力２はローレベルとなる。従って、
第１図の回路はＶｚ 、Ｖ２の大小関係によって出力が
決まる差動増幅回路として動作する。
次に、第１図の回路の更に詳しい構成方法の一例を第２
図に示す。第２図において破線で囲んだ１〜６の部分は
、それぞれ第１図の１〜６のインバータ回路および２人
力ＮＯＲ回路に対応する。
図に示す。第２図において破線で囲んだ１〜６の部分は
、それぞれ第１図の１〜６のインバータ回路および２人
力ＮＯＲ回路に対応する。
１．２の部分が論理しきい値可変のインバータ回路とし
て動作する理由は特開昭５９−９９８１９に述べられた
通りである。なお、容量素子１７は制御電圧を安定化す
るためのものである。また、容量素子１．８．１９は回
路動作を高速化するためのものである。即ち、入力電圧
■２が一定で入力電圧Ｖｌのみが変化した場合、もし容
量素子１８が無ければＶｚの変化が出力端子１に達する
迄には、回路１５回路５．ＦＥＴ７．回路２、または、
回路１９回路３９回路６．ＦＥＴ８．回路２を経由する
ことになりインバータ４〜５段分の遅延時間がかかるが
、容量素子１８があれば、回路１．容量素子１８２回路
２を経由して、インバータ２段分の遅延時間で到達する
ことになる。
て動作する理由は特開昭５９−９９８１９に述べられた
通りである。なお、容量素子１７は制御電圧を安定化す
るためのものである。また、容量素子１．８．１９は回
路動作を高速化するためのものである。即ち、入力電圧
■２が一定で入力電圧Ｖｌのみが変化した場合、もし容
量素子１８が無ければＶｚの変化が出力端子１に達する
迄には、回路１５回路５．ＦＥＴ７．回路２、または、
回路１９回路３９回路６．ＦＥＴ８．回路２を経由する
ことになりインバータ４〜５段分の遅延時間がかかるが
、容量素子１８があれば、回路１．容量素子１８２回路
２を経由して、インバータ２段分の遅延時間で到達する
ことになる。
なお、第２図中の中にあるノーマリオン型のＦＥＴは、
全て負荷素子として使用したものであり、抵抗素子に書
き換えても構わない。また、出力を差動で取り出す必要
のない時には、出力端子１．２のいずれか一方を省略で
きる。また、出力端子に取り出す信号としてインバータ
回路１，２の出力振幅では不充分な場合には、インバー
タ回路３，４の出力を使用することも可能である。
全て負荷素子として使用したものであり、抵抗素子に書
き換えても構わない。また、出力を差動で取り出す必要
のない時には、出力端子１．２のいずれか一方を省略で
きる。また、出力端子に取り出す信号としてインバータ
回路１，２の出力振幅では不充分な場合には、インバー
タ回路３，４の出力を使用することも可能である。
以上述べたように、本発明によれば高速で低消費電力の
差動増幅回路を実現することが可能である。
差動増幅回路を実現することが可能である。
第１図は本発明の一実施例を示す構成図、第２図は更に
その具体的な構成方法の一例を示す回路図である。 １．２・・・論理しきい値可変のインバータ回路、３゜
４・・・インバータ回路、５，６・・・２人カＮＯＲ回
路、７，８・・・ＦＥＴ、１７〜１８・・・容量素子。 鴇 ｌ 凹 ５．６２人力ＮＯＦ回路 ７ｊ３ ＦＥＴ ９．１０ 入力単１ １４ 東源痛手
その具体的な構成方法の一例を示す回路図である。 １．２・・・論理しきい値可変のインバータ回路、３゜
４・・・インバータ回路、５，６・・・２人カＮＯＲ回
路、７，８・・・ＦＥＴ、１７〜１８・・・容量素子。 鴇 ｌ 凹 ５．６２人力ＮＯＦ回路 ７ｊ３ ＦＥＴ ９．１０ 入力単１ １４ 東源痛手
Claims (1)
- 【特許請求の範囲】 １、２つの入力信号が与えられ、その大小関係によつて
ハイレベルまたはローレベルの信号を出力する差動増幅
回路において、入力信号に対する論理しきい値が互いに
ほぼ等しく且つこの論理しきい値の制御が可能である第
１および第２の回路と、上記第１および第２の回路の出
力電圧が共にハイレベルになつたことを検出する手段と
、上記第１および第２の回路の出力電圧が共にローレベ
ルになつたことを検出する手段と、上記第１および第２
の回路の出力電圧が共にハイレベルまたは共にローレベ
ルになつた時に上記第１および第２の回路の入力信号に
対する論理しきい値を変化させていずれか一方がハイレ
ベルで他方がローレベルとなるように制御する回路とを
備えたことを特徴とする差動増幅回路。 ２、特許請求の範囲第１項記載の差動増幅回路において
、前記第１の回路は、第１、第２、および、第３のＦＥ
Ｔと第１の負荷素子とを備え、上記第１のＦＥＴのソー
ス電極と上記第２のＦＥＴのドレイン電極と上記第３の
ＦＥＴのゲート電極が共通に接続され、上記第３のＦＥ
Ｔのドレイン電極と上記第１の負荷素子の一端が接続さ
れ、上記第１のＦＥＴのドレイン電極と上記第１の負荷
素子の他端が共に一方の電源に接続され、上記第２のＦ
ＥＴのソース電極と上記第３のＦＥＴのソース電極が共
に他方の電源に接続され、上記第１のＦＥＴゲート電極
は入力信号を受け、上記第２のＦＥＴのゲート電極は制
御電圧を受け、上記第３のＦＥＴのドレイン電極から出
力を取り出すように構成された回路であることを特徴と
する差動増幅回路。 ３、特許請求の範囲第２項記載の差動増幅回路において
、前記第１の負荷素子はゲート電極とソース電極を共通
に接続されたノーマリオン型のＦＥＴであることを特徴
とする差動増幅回路。 ４、特許請求の範囲第３項記載の差動増幅回路において
、前記第１の回路内の第３のＦＥＴのドレイン電極と前
記第２の回路内の第３のＦＥＴのゲート電極との間に第
１の容量素子を備え、前記第１の回路内の第３のＦＥＴ
のゲート電極と前記第２の回路内の第３のＦＥＴのドレ
イン電極との間に第２の容量素子を備えたことを特徴と
する差動増幅回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62028239A JPS63197094A (ja) | 1987-02-12 | 1987-02-12 | 差動増幅回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62028239A JPS63197094A (ja) | 1987-02-12 | 1987-02-12 | 差動増幅回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63197094A true JPS63197094A (ja) | 1988-08-15 |
Family
ID=12243039
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62028239A Pending JPS63197094A (ja) | 1987-02-12 | 1987-02-12 | 差動増幅回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63197094A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02105616A (ja) * | 1988-10-13 | 1990-04-18 | Nec Corp | センス増幅器 |
-
1987
- 1987-02-12 JP JP62028239A patent/JPS63197094A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02105616A (ja) * | 1988-10-13 | 1990-04-18 | Nec Corp | センス増幅器 |
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