JPS6225510A - 電流切換え回路 - Google Patents
電流切換え回路Info
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- JPS6225510A JPS6225510A JP61170950A JP17095086A JPS6225510A JP S6225510 A JPS6225510 A JP S6225510A JP 61170950 A JP61170950 A JP 61170950A JP 17095086 A JP17095086 A JP 17095086A JP S6225510 A JPS6225510 A JP S6225510A
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- Japan
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- transistor
- current
- conduction channel
- circuit
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/04—Modifications for accelerating switching
- H03K17/041—Modifications for accelerating switching without feedback from the output circuit to the control circuit
- H03K17/04106—Modifications for accelerating switching without feedback from the output circuit to the control circuit in field-effect transistor switches
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/16—Modifications for eliminating interference voltages or currents
- H03K17/161—Modifications for eliminating interference voltages or currents in field-effect transistor switches
- H03K17/162—Modifications for eliminating interference voltages or currents in field-effect transistor switches without feedback from the output circuit to the control circuit
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- Analogue/Digital Conversion (AREA)
- Electronic Switches (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は電子的切換え回路に、細目的には信号電圧に応
動して電流を選択的に流す電流切換え集積回路に関する
。
動して電流を選択的に流す電流切換え集積回路に関する
。
電流切換え回路は制御信号電圧に応動して電流を選択的
に流す。ある回路、例えばディジタル・アナログ変換器
および電圧制御発振器はその入力として極めて精度の高
い電流切換え回路を必要とする。電界効果トランジスタ
およびバイポーラ・トランジスタを用いた多数の異なる
電流切換え回路が知られている。
に流す。ある回路、例えばディジタル・アナログ変換器
および電圧制御発振器はその入力として極めて精度の高
い電流切換え回路を必要とする。電界効果トランジスタ
およびバイポーラ・トランジスタを用いた多数の異なる
電流切換え回路が知られている。
″電界効果トランジスタを用いて設計された′電流切換
え回路は典型例ではその切換え速度は寄生容量の充電時
間に起因する種々の内部ノードの時定数によシ制限され
る。更に、これら時定数は製造工程の変動によシウエー
ハ毎に大幅に変化し得るので回路の動作パラメータを制
御することは困難である。電界効果トランジスタ回路の
他の問題点は切換え過渡現象がトランジスタの寄生容量
を通して出力にカップリングされることである。これら
の欠点を回避するためにカスコード構成された付加的デ
バイスを設けることにより望ましくない効果を絶縁する
ことが行なわれている。しかし、この場合には回路は複
雑となり、価格も高くなる。
え回路は典型例ではその切換え速度は寄生容量の充電時
間に起因する種々の内部ノードの時定数によシ制限され
る。更に、これら時定数は製造工程の変動によシウエー
ハ毎に大幅に変化し得るので回路の動作パラメータを制
御することは困難である。電界効果トランジスタ回路の
他の問題点は切換え過渡現象がトランジスタの寄生容量
を通して出力にカップリングされることである。これら
の欠点を回避するためにカスコード構成された付加的デ
バイスを設けることにより望ましくない効果を絶縁する
ことが行なわれている。しかし、この場合には回路は複
雑となり、価格も高くなる。
本発明に従う電流切換え装置は入力ブランチと出力ブラ
ンチを有する電流ミラー構造を有している。電流は供給
電圧ノードと出力ブランチ中の出力トランジスタの導通
チャネルの一方の側の間の導通路を制御することにより
切換えられる。本装置は回路中の切換えノードの時定数
と切換え過渡現象の出力電流への寄生カップリングを減
少させる。
ンチを有する電流ミラー構造を有している。電流は供給
電圧ノードと出力ブランチ中の出力トランジスタの導通
チャネルの一方の側の間の導通路を制御することにより
切換えられる。本装置は回路中の切換えノードの時定数
と切換え過渡現象の出力電流への寄生カップリングを減
少させる。
第1図の電流切換え回路10は本発明の一実施例である
。回路中のすべてのトランジスタはそのバルクが適当な
正の電圧(例えば電圧供給ノード)に接続されているエ
ンハンスメント・モード型の3端子P型電導チヤネル電
界効果デバイスである。図を複雑化させないため、当業
者にあっては明白なバルク接続は図示していない。回路
10は正の電圧供給ノードV+と負の電圧供給ノードV
−の間に直列に接続されたトライオード接続された電流
制限トランジスタM1、入力トランジスタM3および電
流源14より成る入力電流ブランチ12を有している。
。回路中のすべてのトランジスタはそのバルクが適当な
正の電圧(例えば電圧供給ノード)に接続されているエ
ンハンスメント・モード型の3端子P型電導チヤネル電
界効果デバイスである。図を複雑化させないため、当業
者にあっては明白なバルク接続は図示していない。回路
10は正の電圧供給ノードV+と負の電圧供給ノードV
−の間に直列に接続されたトライオード接続された電流
制限トランジスタM1、入力トランジスタM3および電
流源14より成る入力電流ブランチ12を有している。
電流制限トランジスタM1のゲート電極は適当な制御電
圧ノードVcに接続されている。入力トランジスタM3
のゲート電極はドレインに接続されている。
圧ノードVcに接続されている。入力トランジスタM3
のゲート電極はドレインに接続されている。
回路10はまた正の電圧供給ノードV+および出力電流
ノードDの間に夫々接続されている切換えトランジスタ
M2および出力トランジスタM4よシ成る出力電流ブラ
ンチ16を有している。出力トランジスタM4のゲート
電極は入力トランジスタM3のゲートに接続されており
、夫々のトランジスタM1、M2および夫々のトランジ
スタM3、M4の導通チャネルの幅対長さの相対的な大
きさに比例する入力ブランチ12および出力ブランチ1
6中の電流を形成する。現在の例ではトランジスタM1
、M2、M3およびM4はすべて同一であると考えてよ
い。M2のゲートは出力ブランチ16中の電流IOをオ
ンおよびオフに切換える制御電極18を形成している。
ノードDの間に夫々接続されている切換えトランジスタ
M2および出力トランジスタM4よシ成る出力電流ブラ
ンチ16を有している。出力トランジスタM4のゲート
電極は入力トランジスタM3のゲートに接続されており
、夫々のトランジスタM1、M2および夫々のトランジ
スタM3、M4の導通チャネルの幅対長さの相対的な大
きさに比例する入力ブランチ12および出力ブランチ1
6中の電流を形成する。現在の例ではトランジスタM1
、M2、M3およびM4はすべて同一であると考えてよ
い。M2のゲートは出力ブランチ16中の電流IOをオ
ンおよびオフに切換える制御電極18を形成している。
回路10のほとんどの応用用途にあっては、出力電流ノ
ードDの電流Ioは負荷(図示せず)を駆動するのに使
用される。
ードDの電流Ioは負荷(図示せず)を駆動するのに使
用される。
回路10の動作を考察する場合、トランジスタM1をト
ライオード動作モード状態とするよう選ばれた基準電圧
である制御電圧Vcは便宜上負の供給電圧V−と同じ電
圧であると仮定することにする。またM2のゲート電極
に加えられる電圧VsはVcに等しいものと仮定する。
ライオード動作モード状態とするよう選ばれた基準電圧
である制御電圧Vcは便宜上負の供給電圧V−と同じ電
圧であると仮定することにする。またM2のゲート電極
に加えられる電圧VsはVcに等しいものと仮定する。
これは電流ONの条件である。
ノードAおよびCは同じ電圧レベルにある。
入力ブランチ12中の電流Itは電流源14によって決
定される。出力ブランチ16中の電流IOは、入力およ
び出力ブランチ12.16の夫々のトランジスタMi、
M2 :M3、M4の大きさの比に従って入力ブランチ
12中の電流と比例している。この例では比の値/ii
であるのでl1=Ioである。Vsが正の供給電圧V+
に等しくされると、電流制限トランジスタM2はオフと
され、出力電流I。
定される。出力ブランチ16中の電流IOは、入力およ
び出力ブランチ12.16の夫々のトランジスタMi、
M2 :M3、M4の大きさの比に従って入力ブランチ
12中の電流と比例している。この例では比の値/ii
であるのでl1=Ioである。Vsが正の供給電圧V+
に等しくされると、電流制限トランジスタM2はオフと
され、出力電流I。
は0に降下する。これによシノードCはノードBの電圧
から出力トランジスタM4の閾値電圧を減じたものに等
しい電圧となる。Vsが再びVCに切換えられると、M
2はオンとなり、電流の導通を開始させる。これはノー
ドCが正にプルアップされ、yr 4 ′t−オンとす
るために生じる。
から出力トランジスタM4の閾値電圧を減じたものに等
しい電圧となる。Vsが再びVCに切換えられると、M
2はオンとなり、電流の導通を開始させる。これはノー
ドCが正にプルアップされ、yr 4 ′t−オンとす
るために生じる。
回路10は電流の切換えを極めて迅速に行うことか出来
ると共に、切換えの過渡現象を出力ノードDに殆んど伝
えない。速度の向上はノードBおよびCが切換えの過程
において電圧を大幅に変化させる必要がないことに由来
している。ノードBは比較的大きな得失容量を有してい
るが、その電圧は変化させない。
ると共に、切換えの過渡現象を出力ノードDに殆んど伝
えない。速度の向上はノードBおよびCが切換えの過程
において電圧を大幅に変化させる必要がないことに由来
している。ノードBは比較的大きな得失容量を有してい
るが、その電圧は変化させない。
ノードCは正の供給電圧V+に近づくようノードBの電
圧からM4の閾値電圧を減じた値から比較的小さな電圧
レベル変化を行うことが要求され、望ましくない副作用
を導入することなく要求された速度で要求された電流を
ノードCに供給するべく高速度切換えと低抵抗を提供す
るためにトランジスタM2は大きなものが使用される。
圧からM4の閾値電圧を減じた値から比較的小さな電圧
レベル変化を行うことが要求され、望ましくない副作用
を導入することなく要求された速度で要求された電流を
ノードCに供給するべく高速度切換えと低抵抗を提供す
るためにトランジスタM2は大きなものが使用される。
M2によって低インピーダンス・ノードCに切換えられ
る電流は電圧供給ノード16から直接流れて来るので、
ノードCの充電の時定数はM2の大きさを適当に選ぶこ
とによシ殆んどの目的において容易に十分低い値に保持
することが出来る。
る電流は電圧供給ノード16から直接流れて来るので、
ノードCの充電の時定数はM2の大きさを適当に選ぶこ
とによシ殆んどの目的において容易に十分低い値に保持
することが出来る。
M2の制御電極からの過渡現象のカップリングは主とし
て低インピーダンス・ノードCに対するものであり、こ
の低インピーダンス・ノードCからは高インピーダンス
出力ノードDへ伝わることは殆んどないので、回路10
の切換え過渡現象の出力ノードDへのカップリングは殆
んどない。更に出力ノードDに対するカップリングは以
下で述べるように必要に応じて付加的回路を設けること
によシ更に減少させ得る。
て低インピーダンス・ノードCに対するものであり、こ
の低インピーダンス・ノードCからは高インピーダンス
出力ノードDへ伝わることは殆んどないので、回路10
の切換え過渡現象の出力ノードDへのカップリングは殆
んどない。更に出力ノードDに対するカップリングは以
下で述べるように必要に応じて付加的回路を設けること
によシ更に減少させ得る。
ノードBおよびDの電圧が等しいことが重要なような用
途(例えば極めて精密な電流ミラーが望まれる場合)に
あっては、カスコード回路の如き付加的回路を設けるこ
とが考えられる。このような装置の一例が第2図に示す
回路20である。第1図の回路10の素子に相応する第
2図の回路20の素子には同一の引用記号が付けられて
いる。回路20は第1図の回路10と類似しているが、
トランジスタM5およびM6が付加されている。デバイ
スM5はカスコード接続された入力トランジスタである
。カスコード接続されたトランジスタM5およびM6に
よって形成された付加的な電流ミラ一段の効果はノード
B′およびD′の電圧を実質的に互いに等しくすること
である。これにより出力電流工0の精度は改善される。
途(例えば極めて精密な電流ミラーが望まれる場合)に
あっては、カスコード回路の如き付加的回路を設けるこ
とが考えられる。このような装置の一例が第2図に示す
回路20である。第1図の回路10の素子に相応する第
2図の回路20の素子には同一の引用記号が付けられて
いる。回路20は第1図の回路10と類似しているが、
トランジスタM5およびM6が付加されている。デバイ
スM5はカスコード接続された入力トランジスタである
。カスコード接続されたトランジスタM5およびM6に
よって形成された付加的な電流ミラ一段の効果はノード
B′およびD′の電圧を実質的に互いに等しくすること
である。これにより出力電流工0の精度は改善される。
何故ならばM5およびM6のドレイン対ソース電圧が等
しいことを保証し、M6およびM2の共通ノードの電流
中に現れる可能性のある過渡現象のカップリングかノー
ドDの出力電流Io中に現われることを減少させるから
である。
しいことを保証し、M6およびM2の共通ノードの電流
中に現れる可能性のある過渡現象のカップリングかノー
ドDの出力電流Io中に現われることを減少させるから
である。
本発明の更に他の実施例が第3図の回路22として示さ
れている。これはディジタル・アナログ変換用に設計さ
れたものである。
れている。これはディジタル・アナログ変換用に設計さ
れたものである。
再び第1図の回路10の素子に相応する素子には同じ引
用記号が割当てられている。回路22は回路10と類似
しているが、ブランチ16と並列に共通出力に接続され
た付加的な出力ブランチ24.26.2111有してい
る。
用記号が割当てられている。回路22は回路10と類似
しているが、ブランチ16と並列に共通出力に接続され
た付加的な出力ブランチ24.26.2111有してい
る。
出力ブランチは正の供給電圧ノードV+と夫々の出力ト
ランジスタM 43、M 4□、M41およびM4.の
導通チャネ・ルの1方の側の間に接続された夫々の切換
えトランジスタM 23、M22、M2.およびM2O
を有している。
ランジスタM 43、M 4□、M41およびM4.の
導通チャネ・ルの1方の側の間に接続された夫々の切換
えトランジスタM 23、M22、M2.およびM2O
を有している。
切換えトランジスタM23 、M22 、M21および
M2Oは切換え電圧Vs3、Vs2゜VslおよびVs
(+によって動作する。出力ブランチ24.26および
28の夫々のトランジスタは互いに2倍ずつ次々に増え
て行くような導通チャネル幅対長さの比を有している。
M2Oは切換え電圧Vs3、Vs2゜VslおよびVs
(+によって動作する。出力ブランチ24.26および
28の夫々のトランジスタは互いに2倍ずつ次々に増え
て行くような導通チャネル幅対長さの比を有している。
このようにして、切換えトランジスタの幅対長さの比W
/L はM2g =8、第2□;4、M2.==2およ
びM 2 a = 1で与えられ、出力トランジスタの
幅対長さの比W/L はM 43 = 8 、M 42
= 4 、M 4 I= 2、M4゜=1で与えられ
る。ノードDの加算された出力電流Ioはアナログ信号
を再構成するのに使用される。特定の応用用途にあって
はいくらでも出力ブランチをふやすことが可能である。
/L はM2g =8、第2□;4、M2.==2およ
びM 2 a = 1で与えられ、出力トランジスタの
幅対長さの比W/L はM 43 = 8 、M 42
= 4 、M 4 I= 2、M4゜=1で与えられ
る。ノードDの加算された出力電流Ioはアナログ信号
を再構成するのに使用される。特定の応用用途にあって
はいくらでも出力ブランチをふやすことが可能である。
前述の回路はエンハンスメント・モード型のPチャネル
・デバイスを使用しているが、当業者にあっては本発明
をNチャネルまたはPチャネル・デバイスのいずれでで
も実現し得ることは容易に理解されよう。
・デバイスを使用しているが、当業者にあっては本発明
をNチャネルまたはPチャネル・デバイスのいずれでで
も実現し得ることは容易に理解されよう。
入力ブランチ電流制限トランジスタM1のゲートが接続
されている制@ll電圧VcはトランジスタM1をトラ
イオード・モード状態とするのに適した任意の基準電圧
ノードであって良い。基準電圧は回路中の信号に関して
実質的に一定である電圧と理解される。電流源14は一
般に入力ブランチ12中の電流全決定するのに使用され
る。
されている制@ll電圧VcはトランジスタM1をトラ
イオード・モード状態とするのに適した任意の基準電圧
ノードであって良い。基準電圧は回路中の信号に関して
実質的に一定である電圧と理解される。電流源14は一
般に入力ブランチ12中の電流全決定するのに使用され
る。
切換え電圧ノード18はトランジスタM2をオンおよび
オフにする種々の電圧の間で切換えられるが、特性の劣
化を生じさせる可能性がある回路10中の他の効果の導
入を最小化するために切換え電圧は制御電圧Vcおよび
正の供給電圧V+であることが好ましい。
オフにする種々の電圧の間で切換えられるが、特性の劣
化を生じさせる可能性がある回路10中の他の効果の導
入を最小化するために切換え電圧は制御電圧Vcおよび
正の供給電圧V+であることが好ましい。
一第1図は本発明の一実施例に従う電流切換え回路の様
式図; 第2図は第1図の回路の出力の精度を高めよう修正され
た本発明の他の実施例に従う電流切換え回路の様式図; 第3図は第1図の回路においてディジタル・アナログ変
換用の付加的な出力ブランチを有するよう修正された本
発明の第3の実施例に従う電流切換え回路の様式図であ
る。 〔主要部の符号の説明〕 第1の電界効果トランジスタ・・・M1第2の
・・・M2 第3の ・・・M3 第4の ・・・M4 制却電圧ノード・・・・・・・・・・・・・・・・・・
・・・Ve切換え電圧ノード・・・・・・・・・・・・
・・・・・・Vs電流源手段・・・・・・・・・・・・
・・・・・・・・・・・・・・・14FIG、/ v7 1゜FIG、
2 v十 FIG、 3
式図; 第2図は第1図の回路の出力の精度を高めよう修正され
た本発明の他の実施例に従う電流切換え回路の様式図; 第3図は第1図の回路においてディジタル・アナログ変
換用の付加的な出力ブランチを有するよう修正された本
発明の第3の実施例に従う電流切換え回路の様式図であ
る。 〔主要部の符号の説明〕 第1の電界効果トランジスタ・・・M1第2の
・・・M2 第3の ・・・M3 第4の ・・・M4 制却電圧ノード・・・・・・・・・・・・・・・・・・
・・・Ve切換え電圧ノード・・・・・・・・・・・・
・・・・・・Vs電流源手段・・・・・・・・・・・・
・・・・・・・・・・・・・・・14FIG、/ v7 1゜FIG、
2 v十 FIG、 3
Claims (1)
- 【特許請求の範囲】 1、電流切換え回路であつて、 その導通チャネルの1方の側(12)は 第1の電圧供給ノード(V_+)に接続されており、そ
の制御電極は制御電圧ノード (V_c)に接続されている第1の電界効果トランジス
タ(M1)と; その導通チャネルの1方の側(16)は 前記第1の電圧供給ノードに接続されてお り、その制御電極(18)は切換え電圧ノ ード(V_s)に接続されている第2の電界効果トラン
ジスタ(M2)と; その導通チャネルの1方の側が前記第1 のトランジスタの導通チャネルの他方の側 (A)に接続されている第3の電界効果ト ランジスタ(M3)と; その導通チャネルの1方の側が前記第2 のトランジスタの導通チャネル(C)の他 方の側に接続されており、前記第3および 第4のトランジスタの制御電極は共通接続 されて前記第3のトランジスタの導通チャ ネルの第2の側に接続されており、その導 通チャネルの他方の側(D)は電流出力ノ ードを形成している第4の電界効果トラン ジスタ(M4)と; 前記第1および第3のトランジスタの導 通チャネル中に予め定められた電流を形成 する電流源手段(14)とを含み; 前記第1および第3のトランジスタおよ び前記電流源は入力電流ブランチを形成し、前記第2お
よび第4のトランジスタは出力 電流ブランチを形成することを特徴とする 電流切換え回路。 2、特許請求の範囲第1項記載の回路において、 前記電流源手段は、その1方の側が前記 第3のトランジスタの他方の側に接続され、その他方の
側が第2の供給電圧ノードおよ び前記第1のトランジスタの制御電極に接 続されている電流源より成ることを特徴と する回路。 3、特許請求の範囲第1項記載の回路において、更に その導通チャネルの1方の側が前記第1 のトランジスタから遠い所にある前記第3 のトランジスタの導通チャネルの側に接続 されている第5の電界効果トランジスタと;その導通チ
ャネルの1方の側が前記第2 のトランジスタから遠い所にある前記第4 のトランジスタの導通チャネルの側に接続 されており、その制御電極は前記第5のト ランジスタの制御電極および導通チャネル の他方の側に接続されている第6の電界効 果トランジスタとを含み; 前記電流源手段はまた前記第5のトラン ジスタの導通チャネル中の予め定められた 電流を形成することを特徴とする回路。 4、特許請求の範囲第1項記載の回路において、更に 付加的出力ブランチを形成するべく前記 第2のトランジスタの導通チャネルの1方 の側と前記第4のトランジスタの導通チャ ネルの他方の側の間に互いに直列に接続さ れた少くとも1対の付加的トランジスタを 含み、 該付加的トランジスタ対の1方のトラン ジスタの制御電極は前記第4のトランジス タの制御電極に接続されており、 前記付加的トランジスタ対の他方の制御 電極は前記付加的トランジスタ対の前記他 のトランジスタの付加的制御電圧ノードを 形成し、 前記付加的トランジスタ対は第2の出力 ブランチを形成することを特徴とする回路。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US06/757,335 US4677323A (en) | 1985-07-22 | 1985-07-22 | Field-effect transistor current switching circuit |
US757335 | 1985-07-22 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS6225510A true JPS6225510A (ja) | 1987-02-03 |
Family
ID=25047406
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP61170950A Pending JPS6225510A (ja) | 1985-07-22 | 1986-07-22 | 電流切換え回路 |
Country Status (4)
Country | Link |
---|---|
US (1) | US4677323A (ja) |
EP (1) | EP0212833A1 (ja) |
JP (1) | JPS6225510A (ja) |
CA (1) | CA1238692A (ja) |
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Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH05225042A (ja) * | 1992-02-14 | 1993-09-03 | Fujitsu Ltd | アドレス変換制御回路 |
JPH0744455A (ja) * | 1993-07-26 | 1995-02-14 | Nec Corp | アドレスデコーダ |
Families Citing this family (15)
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