JP2647970B2

JP2647970B2 - 基準電圧回路

Info

Publication number: JP2647970B2
Application number: JP1198602A
Authority: JP
Inventors: 弘治寺井
Original assignee: Nippon Electric Co Ltd
Current assignee: NEC Corp
Priority date: 1989-07-31
Filing date: 1989-07-31
Publication date: 1997-08-27
Anticipated expiration: 2012-08-27
Also published as: JPH0362734A

Description

【発明の詳細な説明】［産業上の利用分野］本発明は、D/A変換器等に使用される基準電圧回路に
関し、特に抵抗ストリングスによって得られた複数の基
準電圧をトランスファゲートで選択して出力する基準電
圧回路に関する。

［従来の技術］従来、D/A変換器に使用されるこの種の基準電圧回路
は、例えば第３図に示すように構成されていた。

即ち、基準電圧端子１と接地端子との間には、複数の
抵抗Ｒを直列接続してなる抵抗ストリングス２が接続さ
れている。この抵抗ストリングス２の各基準電圧出力点
には、スイッチ群９を構成する複数のトランスファゲー
ト91の各一端が接続され、これらトランスファゲート91
の各他端はトランスファゲート５を介して出力端子６に
接続されている。各トランスファゲート91は、Ｐ型エン
ハンスメントトランジスタ911とＮ型エンハンスメント
トランジスタ912とを並列接続して構成されている。

このように構成された基準電圧回路では、トランスフ
ァゲート91を択一的に導通させることによって任意の抵
抗ストリングス２の任意の節点電位を基準電圧として出
力端子６から出力することができる。

［発明が解決しようとする課題］ところで、スイッチ群９を構成する各トランスファゲ
ート91のオン抵抗は、出力される基準電圧の精度に大き
な影響を与えるので、可能な限り低い値であることが、
望ましい。

しかしながら、トランスファゲート91を構成するＰ型
エンハンスメントトランジスタ911及びＮ型エンハンス
メント912のゲート及び基板の電位は、全て同じ電位に
固定されるのに対し、抵抗ストリングス２の各節点に接
続されたソースの電位は、夫々のトランスファゲート91
で異なっているので、トランジスタ911,912のオン抵抗
は、それが接続されている節点電位に依存し、トランジ
スタ911,912のゲート幅Ｗを100μｍ、ゲート長を最小と
すると、第４図中一点鎖線及び実線で示すような特性と
なる。この図から明らかなように、基準電圧V_refを4Vと
したときには、その中間電位である2V付近の節点に接続
されたエンハンスメントトランジスタのオン抵抗は、Ｐ
型及びＮ型で共に非常に高い値になってしまう。

このため、これらのトランジスタを並列接続して構成
されたトランスファゲートをスイッチとして使用してい
る従来の基準電圧回路では、中間電位領域で動作するト
ランスファゲートのオン抵抗が非常に高い値となってし
まい、基準電圧に大きな誤差が生じてしまうという問題
点があった。

また、スイッチのオン抵抗が高いことから、D/A変換
器で使用した場合の動作速度も制限されてしまうという
問題点があった。

本発明はかかる問題点に鑑みてなされたものであっ
て、高い精度の基準電圧を出力することができ、しかも
高速動作が可能な基準電圧回路を提供することを目的と
する。

［課題を解決するための手段］本発明に係る基準電圧回路は、第１の基準電圧端子と
第２の基準電圧端子との間に複数の抵抗を直列接続して
なる抵抗ストリングスと、この抵抗ストリングスの各基
準電圧出力点と出力端子との間に接続され択一的に導通
制御される複数のトランスファゲートとを有する基準電
圧回路において、低電位部の前記トランファゲートは、
Ｎ型エンハンスメントトランジスタを並列接続して構成
され、中間電位部の前記トランスファゲートは、しきい
値が0V近傍のＮ型トランジスタを備えて構成され、高電
位部の前記トランスファゲートは、Ｐ型エンハンスメン
トトランジスタを並列接続して構成されたものであるこ
とを特徴とする。

［作用］第４図に示すように、Ｎ型エンハンスメントトランジ
スタは、低電位領域でのオン抵抗が小さく、Ｐ型エンハ
ンスメントトランジスタは、高電位領域でのオン抵抗が
小さい。また、しきい値が0V近傍のＮ型トランジスタ
は、図中破線で示すように、しきい値V_Tが低い分、Ｎ型
エンハンスメントトランジスタのオン抵抗特性はシフト
しており、Ｎ型及びＰ型エンハンスメントトランジスタ
のオン抵抗の高い領域を補うような特性になっている。

本発明によれば、低電位部ではＮ型エンハンスメント
トランジスタ、中間電位部ではしきい値が0V近傍のＮ型
トランジスタ、高電位部ではＰ型エンハンスメントトラ
ンジスタを夫々使用しているので、各電位領域で最も抵
抗値の低い素子を使用することによって全領域を極めて
小さなオン抵抗で動作させることができる。従って、得
られる基準電圧の精度が向上すると共に、高速動作が可
能になる。

［実施例］以下、添付の図面を参照しながら本発明の実施例につ
いて説明する。

第１図は本発明の第１の実施例に係る基準電圧回路の
回路図である。なお、第１図において第３図と同一物に
同一符号を付し、重複する部分の詳しい説明は省略す
る。

本実施例の回路が第３図に示した従来の回路と異なる
点は、抵抗ストリングス２の各節点とトランスファゲー
ト５との間に接続された２段のスイッチ群3,4の構成で
ある。

前段のスイッチ群３は、入力端が抵抗ストリングス２
の高電位側節点に接続された複数のトランスファゲート
31と、入力端が抵抗ストリングス２の中間電位側節点に
接続された複数のトランスファゲート32と、入力端が抵
抗ストリングス２の低電位側節点に接続された複数のト
ランスファゲート33とにより構成されている。トランス
ファゲート31は、Ｐ型エンハンスメントトランジスタ31
1,312を並列接続して構成されている。また、トランス
ファゲート32は、Ｐ型エンハンスメントトランジスタ32
1と、しきい値が0V付近の低しきい値Ｎ型トランジスタ3
22とを並列接続して構成されている。更にトランスファ
ゲート33は、Ｎ型エンハンスメントトランジスタ331,33
2を並列接続して構成されている。

一方、後段のスイッチ群４は、出力端が更に後段のト
ランスファゲート５の入力端に共通に接続されたトラン
スファゲート41,42によって構成されている。そして、
スイッチ群３のトランスファゲート31,32の出力端が、
スイッチ群４のトランスファゲート41の入力端に接続さ
れ、スイッチ群３のトランスファゲート33の出力端がト
ランスファゲート42の入力端に接続されている。

以上の構成によれば、高電位領域Ａ、中間電位領域Ｂ
及び低電位領域Ｃで、夫々低いオン抵抗を示すＰ型エン
ハンスメントトランジスタ311,312、低しきい値Ｎ型ト
ランジスタ322及びＮ型エンハンスメントトランジスタ3
31,332が使用されているので、全ての電圧領域において
精度の高い基準電圧を得ることができる。

なお、２段目のスイッチ群４を、低電位用と、中・高
電位用とに分割したのは、低しきい値Ｎ型トランジスタ
322を低電位領域Ｃと分割するためである。即ち、しき
い値V_T＝0V近傍の低しきい値Ｎ型トランジスタ322が低
電位領域Ｃの節点と接続されると、トランジスタ322が
オフ状態にあっても温度上昇等の要因によりトランジス
タV_Tが変動し、オンの状態になり易く、誤動作してしま
う可能性があるので、これを避けるためである。

第２図は、本発明の第２の実施例に係る基準電圧回路
の回路図である。

この実施例が第１図に示した第１の実施例と異なる点
は、抵抗ストリングス２とトランスファゲート５との間
に接続された２段のスイッチ群7,8の構成である。

初段のスイッチ群７は、夫々抵抗ストリングス２の高
電位領域Ａ、中間電位領域Ｂ及び低電位領域Ｃの各節点
に、その入力端が接続されたトランスファゲート71,72,
73にて構成されている。ここで、トランスファゲート71
と73は、第１の実施例と同様に、夫々Ｐ型エンハンスメ
ントトランジスタ711,712及びＮ型エンハンスメントト
ランジスタ731,732にて構成されているが、トランスフ
ァゲート72は、第１の実施例とは異なり、V_T＝0V近傍の
低しきい値Ｐ型トランジスタ721と、同じく低しきい値
Ｎ型トランジスタ722とを並列接続して構成されてい
る。

一方、後段のスイッチ群８は、高電位領域Ａのトラン
スファゲート71の出力端とトランスファゲート５の入力
端とを接続するＰ型エンハンスメントトランジスタ81
と、中間電位領域Ｂのトランスファゲート72の出力端と
トランスファゲート５の入力端とを接続するトランスフ
ァゲート82と、低電位領域Ｃのトランスファゲート73の
出力端とトランスファゲート５の入力端とを接続するＮ
型エンハンスメントトランジスタ83とによって構成され
ている。

以上の構成において、低しきい値Ｐ型トランジスタの
オン抵抗特性は、第４図に点線で示すように、低しきい
値Ｎ型トランジスタと同様に、|V_T|が低い分だけＰ型エ
ンハンスメントトランジスタの特性に対してシフトした
特性を示す。従って、中間電位領域Ｂのトランスファゲ
ート72は、オン抵抗の低いトランジスタの組合せとなっ
ており、前述した第１の実施例よりも更に精度及び動作
速度を向上させることができる。

なお、２段目のスイッチ群８を高電位領域Ａ、中間電
位領域Ｂ及び低電位領域Ｃで夫々分割したのは、第１の
実施例と同様、温度上昇等の要因によるV_T変動がもとで
起きる誤動作を防止するためである。この２段目のスイ
ッチ群８は、１段目のスイッチ群７に比べてはるかにそ
の数が少なく、トランジスタのチャネル幅は１段目のス
イッチ群７の3,4倍、又はレイアウトに余裕があれば、
更にそれ以上の大きさにしても良い。従って、２段目の
スイッチ群８の中間電位領域を受け持つスイッチに、Ｐ
型及びＮ型エンハンスメントトランジスタの並列回路か
らなるトランスファゲートを使用しても、そのオン抵抗
は実用上問題とならない程度の低い値に抑えられる。

このように、スイッチにV_T＝0V近傍の低しきい値Ｎ型
トランジスタ及び同じく低しきい値Ｐ型トランジスタを
使用することにより、更に精度が高く、動作速度の速い
基準電圧回路を提供することができ、D/A変換器に使用
した場合の性能向上に大いに寄与することができる。

［発明の効果］以上説明したように、本発明によれば、抵抗ストリン
グスによって得られる高電位を出力側に伝達するトラン
スファゲートにＰ型エンハンスメントトランジスタを使
用し、中間電位を出力側に伝達するトランスファゲート
に低しきい値Ｎ型トランジスタを使用し、低電位を出力
側に伝達するトランスファゲートにＮ型エンハンスメン
トトランジスタを使用したので、各電位領域において、
トランスファゲートのオン抵抗を十分に低くすることが
でき、基準電圧の精度を向上させることができると共
に、動作速度の向上を図ることができる。

【図面の簡単な説明】

第１図は本発明の第１の実施例に係る基準電圧回路の回
路図、第２図は本発明の第２の実施例に係る基準電圧回
路の回路図、第３図は従来の基準電圧回路の回路図、第
４図は抵抗ストリングスの節点電位と各トランジスタの
オン抵抗との関係を示す特性図である。 1;基準電圧端子、2;抵抗ストリングス、3,4,7,8,9;スイ
ッチ群、5,31〜33,41,42,71〜73,82,91;トランスファゲ
ート、6;出力端子、81,311,312,321,711,712,911;P型エ
ンハンスメントトランジスタ、83,331,332,731,732,91
2;N型エンハンスメントトランジスタ、322,722;低しき
い値Ｎ型トランジスタ、721;低しきい値Ｐ型トランジス
タ

Claims

(57)【特許請求の範囲】

【請求項１】第１の基準電圧端子と第２の基準電圧端子
との間に複数の抵抗を直列接続してなる抵抗ストリング
スと、この抵抗ストリングスの各基準電圧出力点と出力
端子との間に接続され択一的に導通制御される複数のト
ランスファゲートとを有する基準電圧回路において、低
電位部の前記トランスファゲートは、Ｎ型エンハンスメ
ントトランジスタを並列接続して構成され、中間電位部
の前記トランスファゲートは、しきい値が0V近傍のＮ型
トランジスタを備えて構成され、高電位部の前記トラン
スファゲートは、Ｐ型エンハンスメントトランジスタを
並列接続して構成されたものであることを特徴とする基
準電圧回路。