JPH0362734A

JPH0362734A - 基準電圧回路

Info

Publication number: JPH0362734A
Application number: JP19860289A
Authority: JP
Inventors: Hiroharu Terai; 寺井　弘治
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1989-07-31
Filing date: 1989-07-31
Publication date: 1991-03-18
Anticipated expiration: 2012-08-27
Also published as: JP2647970B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】［産業上の利用分野］本発明は、Ｄ／Ａ変換器等に使用される基準電圧回路に
関し、特に抵抗ストリングスによって得られた複数の基
準電圧をトランスファゲートで選択して出力する基準電
圧回路に関する。

［従来の技術］従来、Ｄ／Ａ変換器に使用されるこの種の基準電圧回路
は、例えば第３図に示すように構成されていた。

即ち、基準電圧端子１と接地端子との間には、複数の抵
抗Ｒを直列接続してなる抵抗ストリングス２が接続され
ている。この抵抗ストリングス２の各基準電圧出力点に
は、スイッチ群９を構成する複数のトランスファゲート
９１の各一端が接続され、これらトランスファゲート９
１の各他端はトランスファゲート５を介して出力端子６
に接続されている。各トランスファゲート９１は、Ｐ型
エンハンスメントトランジスタ９１１とＮ型エンハンス
メントトランジスタ９１２とを並列接続して構成されて
いる。

このように構成された基準電圧回路では、トランスファ
ゲート９１を択一的に導通させることによって任意の抵
抗ストリングス２の任意の節点電位を基準電圧として出
力端子６から出力することができる。

［発明が解決しようとする課題］ところで、スイッチ群９を構成する各トランスファゲー
ト９１のオン抵抗は、出力される基準電圧の精度に大き
な影響を与えるので、可能な限り低い値であることが望
ましい。

しかしながら、トランスファゲート９１をＩＩＷ成する
Ｐ型エンハンスメントトランジスタ９１１及びＮ型エン
ハンスメント９１２のゲート及び基板の電位は、全て同
じ電位に固定されるのに対し、抵抗ストリングス２の各
節点に接続されたソースの電位は、夫々のトランスファ
ゲート９１で異なっているので、トランジスタ９１１，
９１２のオン抵抗は、それが接続されている節点電位に
依存し、トランジスタ９１１，９１２のゲート幅Ｗを１
００μｍ１ゲート長を最小とすると、第４図中−点鎖線
及び実線で示すような特性となる。この図から明らかな
ように、基準電圧Ｖ　ｒ　ｃ　ｒを４Ｖとしたときには
、その中間電位である２■付近の節点に接続されたエン
ハンスメントトランジスタのオン抵抗は、Ｐ型及びＮ型
で共に非常に高い値になってしまう。

このため、これらのトランジスタを並列接続して構成さ
れたトランスファゲートをスイッチとして使用している
従来の基準電圧回路では、中間電位領域で動作するトラ
ンスファゲートのオン抵抗が非常に高い値となってしま
い、基準電圧に大きな誤差が生じてしまうという問題点
があった。

また、スイッチのオン抵抗が高いことから、Ｄ／Ａ変換
器で使用した場合の動作速度も制限されてしまうという
問題点があった。

本発明はかかる問題点に鑑みてなされたものであって、
高い精度の基準電圧を出力することができ、しかも高速
動作が可能な基準電圧回路を提供することを目的とする
。

［課題を解決するための手段］本発明に係る基準電圧回路は、第１の基準電圧端子と第
２の基準電圧端子との間に複数の抵抗を直列接続してな
る抵抗ストリングスと、この抵抗ストリングスの各基準
電圧出力点と出力端子との間に接続され択一的に導通制
御される複数のトランスファゲートとを有する基準電圧
回路において、低電位部の前記トランスファゲートは、
Ｎ型エンハンスメントトランジスタを並列接続して構成
され、中間電位部の前記トランスファゲートは、しきい
値が０Ｖ近傍のＮ型トランジスタを４ｔｆｌえて構成さ
れ、高電位部の前記トランスファゲートは、Ｐ型エンハ
ンスメントトランジスタを並列接続して構成されたもの
であることを特徴とする。

［作用］第４図に示すように、Ｎ型エンハンスメントトランジス
タは、低電位領域でのオン抵抗が小さく、Ｐ型エンハン
スメントトランジスタは、高電位領域でのオン抵抗が小
さい。また、しきい値が０Ｖ近傍のＮ型トランジスタは
、図中破線で示すように、しきい値■７が低い分、Ｎ型
エンハンスメントトランジスタのオン抵抗特性はシフト
しており、Ｎ型及びＰ型エンハンスメントトランジスタ
のオ５− ン抵抗の高い領域を補うような特性になっている。

本発明によれば、低電位部ではＮ型エンハンスメントト
ランジスタ、中間電位部ではしきい値が０Ｖ近傍のＮ型
トランジスタ、高電位部ではＰ型エンハンスメントトラ
ンジスタを夫々使用しているので、各電圧領域で最も抵
抗値の低い素子を使用することによって全領域を極めて
小さなオン抵抗で動作させることができる。従って、得
られる基準電圧の精度が向上すると共に、高速動作が可
能になる。

［実施例コ以下、添付の図面を参照しながら本発明の実施例につい
て説明する。

第１図は本発明の第１の実施例に係る基準電圧回路の回
路図である。なお、第１図において第３図と同一物には
同一符号を付し、重複する部分の詳しい説明は省略する
。

本実施例の回路が第３図に示した従来の回路と異なる点
は、抵抗ストリングス２の各節点とトランスファゲート
５との間に接続された２段のスイ６− ツナ群３，４の構成である。

前段のスイッチ群３は、入力端が抵抗ストリングス２の
高電位側節点に接続された複数のトランスファゲート３
１と、入力端が抵抗ストリングス２の中間電位側節点に
接続された複数のトランスファゲート３２と、入力端が
抵抗ストリングス２の低電位側節点に接続された複数の
トランスファゲート３３とにより構成されている。トラ
ンスファゲート３１は、Ｐ型エンハンスメントトランジ
スタ３１１，３１２を並列接続して構成されている。ま
た、トランスファゲート３２は、Ｐ型エンハンスメント
トランジスタ３２１と、しきい値が０Ｖ付近の低しきい
値Ｎ型トランジスタフ２２とを並列接続して構成されて
いる。更にトランスファゲート３３は、Ｎ型エンハンス
メントトランジスタ３３１，３３２を並列接続して構成
されている。

一方、後段のスイッチ群４は、出力端が更に後段のトラ
ンスファゲート５の入力端に共通に接続された！・ラン
スファゲート４１．４２によって構成されている。そし
て、スイッチ群３のトランスファゲート３１．３２の出
力端が、スイッチ群４のトランスファゲート４１０入力
端に接続され、スイッチ群３のトランスファゲート３３
の出力端がトランスファゲート４２の入力端に接続され
ている。

以上の構成によれば、高電位領域Ａ１中間電位領域Ｂ及
び低電位領域Ｃで、夫々低いオン抵抗を示ｔ　Ｐ型エン
ハンスメントトランジスタ３１１゜３１２、低しきい値
Ｎ型トランジスタ３２２及びＮ型エンハンスメントトラ
ンジスタ３３１，３３２が使用されているので、全ての
電圧領域において精度の高い基準電圧を得ることができ
る。

なお、２段目のスイッチ群４を、低電位用と、中・高電
位用とに分割したのは、低しきい値Ｎ型トランジスタ３
２２を低電位領域Ｃと分割するためである。即ち、しき
い値ＶＴ＝０Ｖ近傍の低しきい値Ｎ型トランジスタ３２
２が低電位領域Ｃの節点と接続されると、トランジスタ
３２２がオフ状態にあっても温度上昇等の要因によりト
ランジスタＶＴが変動し、オンの状態になり易く、誤動
作してしまう可能性があるので、これを避けるためであ
る。

第２図は、本発明の第２の実施例に係る基準電圧回路の
回路図である。

この実施例が第１図に示した第１の実施例と異なる点は
、抵抗ストリングス２とトランスファゲート５との間に
接続された２段のスイッチ群７゜８の構成である。

初段のスイッチ群７は、夫々抵抗ストリングス２の高電
位領域Ａ１中間電位領域Ｂ及び低電位領域Ｃの各節点に
、その入力端が接続されたトランスフアゲ−）７１，７
２．７３にて構成されている。ここで、トランスファゲ
ート７１と７３は、第１の実施例と同様に、夫々Ｐ型エ
ンハンスメントトランジスタ７１１，７１２及びＮ型エ
ンハンスメントトランジスタ７３１，７３２にて構成さ
れているが、トランスファゲート７２は、第１の実施例
とは異なり、ＶＴ＝０Ｖ近傍の低しきい値Ｐ型トランジ
スタ７２１と、同しく低しきい値Ｎ９− 型トランジスタフ２２とを並列接続して構成されている
。

一方、後段のスイッチ群８は、高電位領域Ａのトランス
ファゲート７１の出力端とトランスファゲート５の入力
端とを接続するＰ型エンハンスメントトランジスタ８１
と、中間電位領域Ｂのトランスファゲート７２の出力端
とトランスファゲート５の入力端とを接続するトランス
ファゲート８２と、低電位領域Ｃのトランスファゲート
７３の出力端とトランスファゲート５の入力端とを接続
するＮ型エンハンスメントトランジスタ８３とによって
構成されている。

以上の構成において、低しきい値Ｐ型トランジスタのオ
ン抵抗特性は、第４図に点線で示すように、低しきい値
Ｎ型トランジスタと同様に、Ｖ、＋が低い分だけＰ型エ
ンハンスメントトランジスタの特性に対してシフトした
特性を示す。

従って、中間電位領域Ｂのトランスファゲート７２は、
オン抵抗の低いトランジスタの組合せとなっており、前
述した第１の実施例よりも更に精度１０及び動作速度を向上させることができる。

なお、２段目のスイッチ群８を高電位領域Ａ１中間電位
領域Ｂ及び低電位領域Ｃで夫々分割したのは、第１の実
施例と同様、温度上昇等の要因によるｖＴ変動かもとで
起きる誤動作を防止するためである。この２段目のスイ
ッチ群８は、１段目のスイッチ群７に比べてはるかにそ
の数が少なく、トランジスタのチャネル幅は１段目のス
イッチ群７の３，４倍、又はレイアウトに余裕があれば
、更にそれ以上の大きさにしても良い。従って、２段目
のスイッチ群８の中間電位領域を受は持つスイッチに、
Ｐ型及びＮ型エンハンスメントトランジスタの並列回路
からなるトランスファゲートを使用しても、そのオン抵
抗は実用上問題とならない程度の低い値に抑えられる。

このように、スイッチにｖ、ｒ＝ｏｖ近傍の低しきい値
Ｎ型トランジスタ及び同じく低しきい値Ｐ型トランジス
タを使用することにより、更に精度が高く、動作速度の
速い基準電圧回路を提供することができ、Ｄ／Ａ変換器
に使用した場合の性能向上に大いに寄与することができ
る。

［発明の効果コ以上説明したように、本発明によれば、抵抗ストリング
スによって得られる高電位を出力側に伝達スるトランス
ファゲートにＰ型エンハンスメントトランジスタを使用
し、中間電位を出力側に伝達するトランスファゲートに
低しきい値Ｎ型トランジスタを使用し、低電位を出力側
に伝達するトランスファゲートにＮ型エンハンスメント
トランジスタを使用したので、各電位領域において、ｌ
−ランスファゲートのオン抵抗を十分に低くすることが
でき、基準電圧の精度を向上させることができると共に
、動作速度の向上を図ることができる。

【図面の簡単な説明】

第１図は本発明の第Ｉの実施例に係る基準電圧回路の回
路図、第２図は本発明の第２の実施例に係る基準電圧回
路の回路図、第３図は従来の基準電圧回路の回路図、第
４図は抵抗ス）　ＩＪングスの節点電位と各トランジス
タのオン抵抗との関係を示す特性図である。１；基準電圧端子、２；抵抗ストリングス、３゜４．７
，８，９；スイッチ群、５，３１〜３３゜４１．４２．
７１〜７３，８２．９１　；　）ランスファゲート、６
；出力端子、８１，３１１，３１２．３２１，７１１，
７１２，９１１；Ｐ型エンハンスメントトランジスタ、
８３，３３１，３３２．７３１，７３２，９１２；Ｎ型
エンハンスメントトランジスタ、３２２，７２２；低し
きい値Ｎ型トランジスタ、７２１；低しきい値Ｐ型トラ
ンジスタ

Claims

【特許請求の範囲】

（１）第１の基準電圧端子と第２の基準電圧端子との間
に複数の抵抗を直列接続してなる抵抗ストリングスと、
この抵抗ストリングスの各基準電圧出力点と出力端子と
の間に接続され択一的に導通制御される複数のトランス
ファゲートとを有する基準電圧回路において、低電位部
の前記トランスファゲートは、Ｎ型エンハンスメントト
ランジスタを並列接続して構成され、中間電位部の前記
トランスファゲートは、しきい値が０Ｖ近傍のＮ型トラ
ンジスタを備えて構成され、高電位部の前記トランスフ
ァゲートは、Ｐ型エンハンスメントトランジスタを並列
接続して構成されたものであることを特徴とする基準電
圧回路。