KR0165538B1 - 신호 레벨 변환기를 포함한 집적 회로 - Google Patents

Abstract

예를 들어 ECL에서 CMOS 레벨로와 같이, 제1논리형의 논리 입력 신호를 제2논리형의 논리 출력 신호로 변환시키기는 변환기를 포함하는 집적회로. 상기 변환기는, 제어 가능한 부하와 구동 트랜지스터를 갖는 버퍼와, 제어 회로를 포함한다. 제어 전압과 기준 전압이 외부에서 인가됨에 따라, 상기 부하가 제어되어 상기 출력 신호는, 상기 입력 신호가 상기 제어 전압과 거의 동일할 경우, 상기 기준 전압과 거의 동일해진다. 상기 버퍼 내의 상기 부하와 상기 구동 트랜지스터는, 서로 상반된 방식으로 제어 가능하고, 커패시턴스는 상기 부하의 제어 단자와 상기 구동기의 입력 단자 사이에 삽입되어 상기 부하로의 신호 천이의 AC 효과를 통과시키고, 따라서 상기 버퍼에서의 천이 속도를 개선시킨다. 상기 제어 회로의 한 실시예는 상기 버퍼의 복사 소자(copy)를 포함하고, 그 복사 소자는 그 입력에서 상기 제어 전압을 수신하고, 그 부하는 입력이 상기 기준 전압과 상기 복사 소자의 출력 전압을 수신하는 차동 증폭기에 의해 제어된다. 상기 종류의 ECL/CMOS 레벨 변환기를 포함하는 CMOS-SRAM은 고속 ECL 회로와 교신하고, 에너지 소비가 적다.

Description

신호 레벨 변환기를 포함하는 집적 회로

제1a도는 종래 기술에 따른 회로도.

제1b도는 제1a도의 변형도.

제2도는 본 발명에 따른 집적 회로의 일실시예도.

제3도는 제2도의 실시예를 예시한 트랜지스터 다이어그램도.

제4도는 본 발명에 따른 메모리 회로의 일실시예도.

* 도면의 주요부분에 대한 부호의 설명

10 : 인버터 회로 12 : 구동 트랜지스터

14 : 부하 트랜지스터 20 : 제어 회로

40 : 차동 증폭기 50 : 전압 분할기

본 발명은 집적 회로에 관한 것으로서, 제어 전압의 제어하에서, 입력 단자에서 제1 및 제2극한값의 입력 신호 전압을 갖는 입력 신호를 출력 단자에서 제3 및 제4극한값의 출력 신호 전압을 갖는 출력 신호로 변환하는 변환기를 포함하는 집적 회로에 관한 것이다.

이때 상기 변환기는, 제1전력원 단자에 접속되어 있는 구동 트랜지스터의 전류 채널 및, 제2전력원 단자에 접속되어 있는 제어가능한 부하를 포함하고 있는 전류 경로로서 이루어진 버퍼이되, 그 입력 단자는 상기 구동 트랜지스터의 제어 전극에 접속되고, 그 출력 단자는 상기 부하와 상기 구동 트랜지스터 사이의 상기 전류 경로에 접속되는 상기 버퍼 및; 입력 신호 전압이 제어 전압과 거의 동일할 경우, 출력 신호 전압이 기준 전압과 거의 동일하게 되도록 제어 전압과 기준 전압의 제어하에서 상기 부하를 제어하는 제어 회로를 포함하고 있다.

그러한 집적 회로는 세계 특허출원 WO 89/00362 의 CMOS input buffer receiver circuit로부터 공지되어 있다. 상호 독립적인 제어 전압과 기준 전압을 기초로 하여, 제어 회로는 버퍼의 트립(trip) 포인트가 고정되도록 하기 위해 부하를 조정한다. 스위칭 소자는 단지 부하 및 구동 트랜지스터만을 구비하는 버퍼를 포함하고 있다. 그러한 회로의 단점은, 입력에서의 신호 천이의 도착과 그에 따른 출력에서의 양상 사이에 지연이 존재하고, 이것은 더 증가하는 클럭 주파수의 경향 때문에 공지 회로의 응용을 상당히 제한한다.

본 발명의 목적은 특히 입력과 출력에서 천이 사이의 지연을 감소시키는 것이다.

이러한 목적을 위해, 설정된 종류의 집적 회로는 제1버퍼내의 부하와 구동 트랜지스터가 서로 상반되는 방식으로 제어가능하며, 동시에 캐패시턴스가 부하의 제어 단자와 입력 단자사이에 삽입되는 것을 특징으로 한다.

입력 단자와 제어 단자사이에 존재하는 용량성 결합 때문에, 부하는 입력 전압 트랜지스터의 경우에 능동적으로 제어된다. 구동 트랜지스터와 부하가 서로 상반되는 방식으로 제어될 수 있기 때문에, 출력 단자상의 전압은 용량성 결합이 없을 때 보다 더 빠르게 응답할 것이다.

본 발명에 따른 집적 회로의 다른 실시예에서 제어 회로는, 제1전력원 단자에 접속되고 제어 전압에 의해 제어 가능한 제2구동 트랜지스터의 전류 채널 및, 제2전력원 단자에 접속되어 있는 제어가능한 제2부하를 포함하는 전류 경로로 이루어진 제2버퍼 및; 기준 전압과 제2버퍼의 출력 전압사이의 차이에 따라 제1 및 제2부하를 제어하는 차동 증폭기를 포함하고, 제어 단자와 차동 증폭기 사이에 저항이 배치되는 것을 특징으로 한다.

저항은 특히 제어 단자에서의 전압 변화가 차동 증폭기의 저출력 임피던스를 통해 전력원으로 직접 흡수되지 않도록 해준다. 또한, 케패시턴스와 저항에 의해 형성된 조합은 위상 보상에 의한 피드백 루프의 안정성을 강화시켜준다.

적어도 제어 전압 또는 기준 전압이 제어될 수 있는 실시예는 광범위한 응용 분야에서 찾아볼 수 있다. 예를들면, CMOS 기법으로 구성된 본 발명에 따른 집적 회로 및 그와 등가인 집적 회로는 제어 전압 및 기준 전압의 적응에 의해 다음의 형태들 즉, ECL 레벨, TTL 레벨, S-TTL 레벨, I²L 레벨 중 적어도 한 레벨의 논리 신호를 CMOS 레벨로 변환하는데 적합할 것이다.

본 발명에 따른 집적 회로의 또다른 실시예는 CMOS SRAM 을 포함하고, CMOS 변환기는 자신의 입력에 접속되는 것을 특징으로 한다. 변환기가 예컨대 ECL 신호를 CMOS 레벨로 변환하기에 적합할 때, SRAM 은 (고속) ECL 회로와 직접적으로 협력할 수 있으며 CMOS 회로의 특성에 따라 고 실장(packing) 밀도 및 저 에너지 소비를 갖도록 실현된다. 예를들면, CMOS 게이트 어레이와 상기 변환기의 조합은 유사한 이점을 제공한다.

본 발명은 첨부된 도면을 참조하여 이하에서 상세하게 설명될 것이다.

제1a도는 종래 기술에 따른 집적 회로의 일실시예를 도시하고 있다.

이 회로는 NMOS 형의 구동 트랜지스터(12) 및 PMOS 형의 부하 트랜지스터(14)를 갖는 인버터 회로(10)를 포함한다. 인버터 회로(10)의 입력(16)은 입력 신호 V_IN를 수신하며, 이 입력 신호의 신호 전압은 두개의 예정된 값 예컨대 V_A및 V_B사이에 위치한다. 예를들어, V_IN이 ECL 레벨의 논리 신호이면, V_A및 V_B는 각각 V_DD이하의 0.95V 및 V_DD이하의 1.7V 이다. 출력 단자(18)에서 출력 신호 V_OUT는 입력 신호 V_IN의 순시값을 나타내지만, 이 입력 신호의 순시값이 CMOS 레벨로 변환되어 나타난다.

입력 신호 V_IN을 출력 신호 V_OUT으로 최적 변환하기 위하여, 입력 신호 V_IN가 V_A및 V_B사이의 거의 중간에 위치할 때 V_OUT이 V_DD와 V_SS사이의 거의 중간에 위치되도록 하는 것이 특히 필수적이다. 이렇게 하기 위하여 본 회로는 제어 회로(20)가 제공되고, 이 제어 회로는 제어 입력(22)에서의 제어 전압 V_C에 따라 부하 트랜지스터(14)를 통과하는 전류를 제어한다.

제어회로(20)는 각각 NMOS 형 및 PMOS 형으로 구성되는 구동 트랜지스터(32) 및 부하 트랜지스터(34)를 갖는 제2인버터 회로(30)를 포함하고, 상기 부하 트랜지스터(34)는 네가티브 피드백 루프에 의해 제어된다. 피드백 루프는 차동 증폭기(40)를 포함하는데, 이 차동 증폭기의 비반전 입력은 제2인버터 회로(30)의 출력(38)에 접속되고, 반전 입력은 기준 전압 V_REF를 수신하기 위해 전압 분할기(50)에 접속되며, 상기 증폭기(40)의 출력은 부하 트랜지스터(14 및 34)의 상호 접속된 게이트 전극에 접속된다. 소정의 제어 전압 V_C및 소정의 기준 전압 V_REF에 대해, 차동 증폭기(40)는 부하 트랜지스터(34)를 통하는 전류를 제어하여 출력(38)에서의 전압이 V_REF와 거의 동일하게 되도록 한다. 부하 트랜지스터(14)는 부하 트랜지스터(34)와 동일한 제어 전압을 수신한다. 기하학적 스케일 계수를 제외하고 인버터 회로(10 및 30)의 구성이 동일하다고 가정하자. 이 경우, 만약 입력 전압 V_IN이 제어 전압 V_C과 거의 동일하다면 인버터 회로(10)의 출력 전압 V_OUT은 기준 전압 V_REF과 거의 동일할 것이다. 예를들어, 제어 전압 V_C이 V_DD이하의 약 1.32V 값으로 조정될 때, CMOS 레벨에 대한 ECL 신호용 입력 버퍼가 실현된다.

제1b도는 공지된 집적 메모리 회로의 변형 회로를 도시하며, 이 회로에서는 공급 전압 V_DD및 V_SS그리고 PMOS 및 NMOS 트랜지스터가 서로 교환되어 있다. 이제 제1인버터 회로(10)에서의 구동 트랜지스터(212)는 PMOS 형으로 구성되며 입력 단자(216)에서의 입력 전압 V_IN을 수신한다. 제2인버터 회로(30)에서, PMOS 트랜지스터(234)는 제어 단자(222)를 통해 제어 전압 V_C을 수신한다. NMOS 부하 트랜지스터(214 및 234)는 피드백 차동 증폭기(40)에 의해 제어된다. 제1a도를 참조하여 이미 서술된 바와같이, 입력 전압 V_IN이 제어 전압 V_C과 거의 동일할 경우 출력 단자(218)의 출력 전압 V_OUT은 기준 전압 V_REF과 거의 동일해 질것이다. 본 실시예는 신호 전압 V_IN의 최저 극한값이 제1a도의 NMOS 트랜지스터의 임계값 이하일 때 제1a도에 도시된 실시예보다 더 양호한 것이 될 것이다. 이런 상황에서는, 적어도 출력 신호 V_OUT의 왜곡과 정보의 손실이 발생할 것이다. 신호 전압 V_IN의 최고 극한값이 V_DD에서 구동 트랜지스터(212)의 임계값을 뺀 값과 V_DD사이의 전압 범위내에 존재한다면, 유사한 고려로서 제1b도의 실시예에 대한 양호한 변형 회로도 포함된다.

예를들어, V_SS이상의 0.2V 및 V_SS이상의 2.5V 의 논리값을 갖는 논리 TTL 이 V_IN으로 선택되고 V_C가 V_SS이상의 1.35V 값으로 조정될 때, CMOS 레벨에 대한 TTL 신호용 입력 버퍼가 실현된다. 특히, 집적 회로가 구성되는 기법(CMOS, NMOS, 바이폴라, MESFET 등)에 따라, 전술한 내용은 원칙적으로 상이한 논리 집단(families)(CMOS, TTL, S-TTL, ECL, I²L 등)의 신호 변환에 이용될 수 있다. 마찬가지로, 전술한 내용은 작은 오프셋을 나타내는 비교기를 실현하는 데에도 이용될 수 있다.

제2도는 예로서 앞의 도면에서 나타낸 것과 같은 CMOS 기법으로 재구성된 본 발명에 따른 집적 회로의 제2회로도를 나타낸다. 이전 도면의 참고 부호와 동일한 참고 부호는 동일하거나 또는 대응하는 부분 및 소자를 나타낸다.

제2도에 도시된 회로는, 구동 트랜지스터(12)의 게이트 전극과 인버터 회로(10)의 부하 트랜지스터(14)사이에 캐패시턴스(25)가 부가되고, 부하 트랜지스터(14)의 게이트 전극과 차동 증폭기(40)의 출력사이에 저항(27)이 부가되었다는 점에서 제1a도의 회로와는 다르다. 트랜지스터(12 및 14)의 게이트 전극사이의 용량성 결합은, 입력(16)에서 입력 신호 V_IN의 전압 레벨의 천이동안 부하 트랜지스터(14)의 능동적인 제어를 제공한다. 그러므로, 본 실시예는 이전 도면에 도시된 실시예보다 더 빠르다. 특히, 부하 트랜지스터의 게이트 전극에서의 전압 변화가 차동 증폭기(40)의 출력 임피던스(매우 낮음)를 통해 바로 전원으로 흡수되는 것을 방지하기 위해 저항(27)이 제공된다. 이 저항(27)은 제어 전압 V_C이 일정하게 유지되는 한 부하 트랜지스터(14)의 D.C. 바이어싱에는 아무런 영향도 주지 않는다. 또한, 커패시턴스(25)와 저항(27)에 의해 형성된 조합은 불안정 상태가 발생하는 것을 방지하기 위해 앞서 언급된 피드백 루프에서 위상 보상으로서 동작한다. 그렇지 않을 경우, 피드백 루프가 위상 이동 효과를 일으키는 소자를 포함하고 있기 때문에 이러한 불안정 상태는 심각한 문제를 일으킬 수 있다. 이 피드백은 증폭기의 출력과 제어가능한 부하로서 이용되고 있는 트랜지스터의 게이트 사이에 탭 접속(tapped)된다. 이들 게이트는 용량성 부하를 형성하는데, 즉, 증폭기의 출력 저항과 조합하여 위상 이동을 일으키는 용량성 부하를 형성한다.

또한, 제1a도 및 제2도의 회로에서 V_C가 1/2(V_DD-V_SS)보다 크고, 제1b도의 회로에서 V_C가 1/2(V_DD-V_SS) 보다 작게되면, 도시된 회로들의 게이트 지연은 종래의 CMOS 인버터 회로의 게이트 지연보다 더 짧음을 유의하라. 이것은 특히 구동 트랜지스터(12) 및 부하 트랜지스터(14)의 상호 독립적인 바이어스 때문이며, 이 바이어스는 DC 성분이 관련되는 한 게이트-소스 전압들의 합이 종래의 CMOS 인버터 회로의 경우보다 상당히 더 크도록 할 수 있다. 이것은 동일한 트랜지스터로 구성된 종래의 CMOS 게이트와 비교할 때 회로의 상호 콘덕턴스를 보다 크게할 수 있음을 의미한다.

제3도는 제2도에 도시된 회로를 구현하는 일실시예로서 트랜지스터 다이어그램을 도시한다. 이전의 도면과 동일한 참고 부호는 동일한 소자를 나타낸다.

차동 증폭기(40)는 부하로서 전류 미러(44)를 갖는 트랜지스터 차동 쌍(42)을 포함한다. 차동 증폭기(40)의 한 입력은 인버터 회로(30)의 출력에 접속되고, 다른 입력은 게이트의 입력과 출력이 상호 접속되어 있는 표준 CMOS 인버터 게이트를 갖는 전압 분할기(50)에 접속된다. 임피던스(27)는 PMOS 트랜지스터의 전류 채널 및 NMOS 트랜지스터의 전류 채널의 병렬 조합을 포함하고, 상기 PMOS 및 NMOS 트랜지스터의 게이트 전극들은 각각 V_SS및 V_DD에 접속하기 위한 전력원 단자에 접속된다. 공지된 바와같이, 이러한 병렬 조합을 사용함으로써 임계 손실의 발생을 방지한다. 회로의 출력에서 전압 스윙을 증가시키는 추가 인버터 회로(60)가 인버터 회로(10)의 출력(18)에 접속될 수도 있다. 0 ℃ 내지 125 ℃ 의 온도 범위에 대해 4.5V±5% 의 전원 공급(V_DD- V_SS)으로 ECL 에서 CMOS 레벨로 변환하기 위해 서브-미크론 CMOS 공정으로 실현된, 트랜지스터 다이어그램에서 도시된 것과 같은 회로의 경우, 0.6㎱ 의 게이트 지연과 1.1㎃ 의 전력 소비가 실험적으로 측정되었다.

제4도는 본 발명에 따른 집적 회로의 사용예를 도시한다. 0V 와 -4.5V 의 ECL 레벨 공급 전압에 접속하기 위한 전력원 단자(102, 104)를 가진 IC(100)가 도시되어 있다. IC(100)는 단자(102, 104)사이에 접속된 CMOS-SRAM(110)을 포함한다. 통신의 경우, 즉 신호의 레벨 적응의 경우, ECL 레벨 신호를 CMOS 레벨 신호로 변환하고 CMOS 레벨 신호를 ECL 레벨 신호로 변환하기 위해 입력 버퍼(120)와 출력 버퍼(130)가 각각 제공되어 있다. 또한 IC(100)는 실행가능한 데이터 전송 루트를 표시하기 위해 파선의 화살표로 표시된 ECL 레벨에서 동작하는 데이터 처리회로(도시되지 않았음)에 제공될 수도 있다.

이러한 구성은 CMOS-SRAM 의 저에너지 소비 및 ECL 시스템의 빠른 데이터 처리 속도를 겸비하며, 동시에 IC(100)는 완전히 ECL 호환가능하게 된다. 입력 버퍼(120)는 예컨대 제3도에 도시된 회로를 포함한다.

Claims (10)

1. 제어 전압의 제어하에서, 입력 단자에서 제1 및 제2극한값의 입력 신호 전압을 갖는 입력 신호를 출력단자에서 제3 및 제4극한값의 출력 신호 전압을 갖는 출력 신호로 변환하는 변환기를 포함하는 집적 회로에 있어서, 상기 변환기가 제1전력원 단자에 접속되어 있는 구동 트랜지스터의 전류 채널 및, 제2전력원 단자에 접속되어 있는 제어가능한 부하를 포함하고 있는 전류 경로로서 이루어진 버퍼이되, 그 입력 단자는 상기 구동 트랜지스터의 제어 전극에 접속되어 있고, 그 출력 단자는 상기 부하 및 상기 구동 트랜지스터 사이의 상기 전류 경로에 접속되어 있는 상기 버퍼 및; 입력 신호 전압이 제어 전압과 거의 동일한 경우, 출력 신호 전압이 기준 전압과 거의 동일하게 되도록 상기 제어 전압 및 상기 기준 전압의 제어하에서 상기 부하를 제어하는 제어 회로를 포함하고, 상기 버퍼내의 상기 부하 및 상기 구동 트랜지스터가 서로 상반되는 방식으로 제어가능하며, 동시에 캐패시턴스가 상기 입력 단자와 상기 부하의 제어 단자 사이에 삽입되는 것을 특징으로 하는 집적 회로.
2. 제1항에 있어서, 상기 제어 회로가 상기 제1전력원 단자에 접속되고 상기 제어 전압에 의해 제어가능한 제2구동 트랜지스터의 전류 채널 및, 상기 제2전력원 단자에 접속되어 있는 제어가능한 제2부하를 포함하고 있는 전류 경로로서 이루어진 제2버퍼 및; 상기 기준 전압과 상기 제2버퍼의 출력 전압사이의 차이에 따라 제1 및 제2부하를 제어하는 차동 증폭기를 포함하고, 저항이 상기 제어 단자 및 상기 차동 증폭기 사이에 삽입되는 것을 특징으로 하는 집적 회로.
3. 제2항에 있어서, 상기 제2구동 트랜지스터 및 상기 제2부하가 각각 상기 제1구동 트랜지스터 및 상기 제1부하를 모방한 소자(copies)인 것을 특징으로 하는 집적 회로.
4. 제3항에 있어서, 상기 제2버퍼가 상기 제1버퍼를 모방한 소자인 것을 특징으로 하는 집적 회로.
5. 제1항에 있어서, 적어도 상기 제어 전압 또는 상기 기준 전압이 제어가능한 것을 특징으로 하는 집적 회로.
6. 제1항 내지 제4항중 어느 한 항에 있어서, 하나의 제어 회로를 공통으로 갖는 복수의 변환기를 포함하는 것을 특징으로 하는 집적 회로.
7. 제1항 내지 제5항중 어느 한 항에 있어서, CMO 기법으로 구성되며, ECL 레벨, TTL 레벨, S-TTL 레벨 및 I²L 레벨 중 적어도 한 레벨의 논리 입력 신호들을 CMOS 레벨로 변환하기에 적합한 것을 특징으로 하는 집적 회로.
8. 제7항에 있어서, 입력측에서 적어도 하나의 변환기에 접속되는 CMOS-SRAM 을 포함하는 것을 특징으로 하는 집적 회로.
9. 제7항에 있어서, 입력측에서 적어도 하나의 변환기에 접속되는 CMOS 게이트 어레이를 포함하는 것을 특징으로 하는 집적 회로.
10. 제1항 내지 제5항중 어느 한 항에 있어서, 비교기로 사용하기에 적합한 것을 특징으로 하는 집적회로.

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