JPH08181546A - レベルシフト回路 - Google Patents
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- JPH08181546A JPH08181546A JP6325303A JP32530394A JPH08181546A JP H08181546 A JPH08181546 A JP H08181546A JP 6325303 A JP6325303 A JP 6325303A JP 32530394 A JP32530394 A JP 32530394A JP H08181546 A JPH08181546 A JP H08181546A
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- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Nonlinear Science (AREA)
- Amplifiers (AREA)
- Networks Using Active Elements (AREA)
- Logic Circuits (AREA)
- Manipulation Of Pulses (AREA)
Abstract
(57)【要約】
【目的】 入力信号のＤＣレベルの変動に応じて出力信
号のレベル変動を制御することにより、出力信号のＤＣ
レベルを一定に保つレベルシフト回路を提供する。 【構成】 入力信号を第１のバッファ、第１の抵抗及び
第１の定電流源からなる第１の回路に加え、入力信号か
ら抽出されたＤＣ成分を第２のバッファ、第２の抵抗及
び第２の定電流源からなる第２の回路に加え、そのＤＣ
成分から第２の抵抗による電圧降下分を引いた電圧と基
準電圧をオペアンプに印加し、その出力で第１の定電流
源及び第２の定電流源を制御することによって、入力信
号のＤＣ成分の変動が補正された一定のシフトレベルを
有する出力電圧を得る。
号のレベル変動を制御することにより、出力信号のＤＣ
レベルを一定に保つレベルシフト回路を提供する。 【構成】 入力信号を第１のバッファ、第１の抵抗及び
第１の定電流源からなる第１の回路に加え、入力信号か
ら抽出されたＤＣ成分を第２のバッファ、第２の抵抗及
び第２の定電流源からなる第２の回路に加え、そのＤＣ
成分から第２の抵抗による電圧降下分を引いた電圧と基
準電圧をオペアンプに印加し、その出力で第１の定電流
源及び第２の定電流源を制御することによって、入力信
号のＤＣ成分の変動が補正された一定のシフトレベルを
有する出力電圧を得る。
Description
【０００１】
【産業上の利用分野】本発明は、入力信号のＤＣ成分の
変動に応じて出力信号のレベルシフト量を修正し常に一
定のＤＣ出力レベルを供給するレベルシフト回路に関す
るものである。
変動に応じて出力信号のレベルシフト量を修正し常に一
定のＤＣ出力レベルを供給するレベルシフト回路に関す
るものである。
【０００２】
【従来の技術】半導体集積回路は、その種類によって必
要な入力信号のＤＣレベルは様々である。もし入力信号
のＤＣレベルが回路に必要な入力ＤＣレベルからずれる
と、出力信号の波形がひずむことになる。したがって、
入力ＤＣレベルは一定に保持されるべきである。ＤＣレ
ベルが変動する要因として、半導体集積回路に使用して
いるトランジスタ、抵抗等の素子等の特性（トランジス
タの場合はｈfoやｖbe）は、温度変化や製造時のばらつ
きによって変動する。したがって、これらの素子を用い
て回路を構成すると、温度変化及び製造条件によって回
路の特性は変動する。入力信号のＤＣレベルも、これら
の回路を通ることにより変動することになる。
要な入力信号のＤＣレベルは様々である。もし入力信号
のＤＣレベルが回路に必要な入力ＤＣレベルからずれる
と、出力信号の波形がひずむことになる。したがって、
入力ＤＣレベルは一定に保持されるべきである。ＤＣレ
ベルが変動する要因として、半導体集積回路に使用して
いるトランジスタ、抵抗等の素子等の特性（トランジス
タの場合はｈfoやｖbe）は、温度変化や製造時のばらつ
きによって変動する。したがって、これらの素子を用い
て回路を構成すると、温度変化及び製造条件によって回
路の特性は変動する。入力信号のＤＣレベルも、これら
の回路を通ることにより変動することになる。
【０００３】したがって、半導体集積回路において、あ
る回路に信号を入力する際に、入力信号のＤＣレベルを
回路の入力ＤＣレベルに合わせる必要がある。このよう
に、一つの回路と他の回路をつなぐ際には必ずといって
よいほどレベルシフト回路が用いられる。レベルシフト
回路に入力した信号は、その振幅は変わらずに、ＤＣ電
圧だけが変化する。レベルシフト回路には容量結合又は
抵抗の電圧降下を利用したものがある。容量結合回路を
用いたレベルシフト回路においては、取り扱う信号の周
波数が低い場合には容量結合に使用するコンデンサの容
量値あるいは抵抗値を大きくする必要があるため、半導
体集積回路には不向きである。このため、一般的にはダ
イオードを利用したものが多い。
る回路に信号を入力する際に、入力信号のＤＣレベルを
回路の入力ＤＣレベルに合わせる必要がある。このよう
に、一つの回路と他の回路をつなぐ際には必ずといって
よいほどレベルシフト回路が用いられる。レベルシフト
回路に入力した信号は、その振幅は変わらずに、ＤＣ電
圧だけが変化する。レベルシフト回路には容量結合又は
抵抗の電圧降下を利用したものがある。容量結合回路を
用いたレベルシフト回路においては、取り扱う信号の周
波数が低い場合には容量結合に使用するコンデンサの容
量値あるいは抵抗値を大きくする必要があるため、半導
体集積回路には不向きである。このため、一般的にはダ
イオードを利用したものが多い。
【０００４】入力信号をある一定の電圧だけレベルシフ
トして出力するレベルシフト回路として、従来、図９、
図１０及び図１１（特開平１−２３６８１２号公報の第
１図）に示すような回路が用いられている。
トして出力するレベルシフト回路として、従来、図９、
図１０及び図１１（特開平１−２３６８１２号公報の第
１図）に示すような回路が用いられている。
【０００５】図９は、トランジスタＱ21、抵抗Ｒ21、定
電流源Ｉ21からなるレベルシフト回路である。図９にお
いて、入力端子２１から入力した信号は、ＮＰＮトラン
ジスタＱ21のベース・エミッタ間電圧（ＶBE）と、抵抗
Ｒ21の電圧降下（Ｒ21×Ｉ21）の和のレベルだけシフト
されて出力端子２２から出力される。
電流源Ｉ21からなるレベルシフト回路である。図９にお
いて、入力端子２１から入力した信号は、ＮＰＮトラン
ジスタＱ21のベース・エミッタ間電圧（ＶBE）と、抵抗
Ｒ21の電圧降下（Ｒ21×Ｉ21）の和のレベルだけシフト
されて出力端子２２から出力される。
【０００６】図１０は、トランジスタＱ22、抵抗Ｒ22、
定電流源Ｉ22、集積回路ＩＣの外部と接続する外部端子
２３とからなるレベルシフト回路である。図１０におい
ては、定電流源Ｉ22の電流値を、外部端子２３を介して
ＩＣの外部から抵抗Ｒ24の電圧降下量を制御することに
よって、所望のレベルシフト量を得るレベルシフト回路
である。
定電流源Ｉ22、集積回路ＩＣの外部と接続する外部端子
２３とからなるレベルシフト回路である。図１０におい
ては、定電流源Ｉ22の電流値を、外部端子２３を介して
ＩＣの外部から抵抗Ｒ24の電圧降下量を制御することに
よって、所望のレベルシフト量を得るレベルシフト回路
である。
【０００７】図１１は信号源９１と差動増幅器を構成す
るトランジスタＱ91およびＱ92と、抵抗Ｒ91およびＲ92
と、定電流源９２と、コレクタが定電圧源９７に接続さ
れベースがそれぞれトランジスタＱ92およびＱ91のコレ
クタに接続されたトランジスタＱ93およびＱ94と、トラ
ンジスタＱ93のエミッタに直列接続されたダイオードＤ
91、Ｄ92およびＤ93と、トランジスタＱ94のエミッタに
直列接続されたダイオードＤ94、Ｄ95およびＤ96と、ダ
イオードＤ93のカソードに接続された出力端子９８と、
一端が接地され他端がダイオードＤ93のカソードに接続
された定電流源９５と、ダイオードＤ96のカソードに接
続された出力端子９９と、一端が接地され他端がダイオ
ードＤ96のカソードに接続された定電流源９６と、一端
がそれぞれダイオードＤ93およびＤ96のカソードに接続
され共通接続端が誤差増幅器９４の非反転入力端子に接
続されて、レベルシフト回路の同相出力電圧を得るため
の抵抗Ｒ95およびＲ96と、一端が定電圧源９７に接続さ
れ他端が誤差増幅器９４の反転入力端子に接続された基
準電圧源９３と、出力がトランジスタＱ95のベースに接
続された誤差増幅器９４と、エミッタが接地されたトラ
ンジスタＱ95と、一端がそれぞれトランジスタＱ91およ
びＱ92のコレクタに接続され、共通接端がトランジスタ
Ｑ95のコレクタに接続された抵抗Ｒ93およびＲ94とから
構成されている。
るトランジスタＱ91およびＱ92と、抵抗Ｒ91およびＲ92
と、定電流源９２と、コレクタが定電圧源９７に接続さ
れベースがそれぞれトランジスタＱ92およびＱ91のコレ
クタに接続されたトランジスタＱ93およびＱ94と、トラ
ンジスタＱ93のエミッタに直列接続されたダイオードＤ
91、Ｄ92およびＤ93と、トランジスタＱ94のエミッタに
直列接続されたダイオードＤ94、Ｄ95およびＤ96と、ダ
イオードＤ93のカソードに接続された出力端子９８と、
一端が接地され他端がダイオードＤ93のカソードに接続
された定電流源９５と、ダイオードＤ96のカソードに接
続された出力端子９９と、一端が接地され他端がダイオ
ードＤ96のカソードに接続された定電流源９６と、一端
がそれぞれダイオードＤ93およびＤ96のカソードに接続
され共通接続端が誤差増幅器９４の非反転入力端子に接
続されて、レベルシフト回路の同相出力電圧を得るため
の抵抗Ｒ95およびＲ96と、一端が定電圧源９７に接続さ
れ他端が誤差増幅器９４の反転入力端子に接続された基
準電圧源９３と、出力がトランジスタＱ95のベースに接
続された誤差増幅器９４と、エミッタが接地されたトラ
ンジスタＱ95と、一端がそれぞれトランジスタＱ91およ
びＱ92のコレクタに接続され、共通接端がトランジスタ
Ｑ95のコレクタに接続された抵抗Ｒ93およびＲ94とから
構成されている。
【０００８】次に第１１図の動作について説明する。抵
抗Ｒ95とＲ96とを同じ抵抗値にすると、Ｒ95とＲ96の共
通接続点の電圧はレベルシフト回路の同相出力電圧に等
しくなる。誤差増幅器９４は同相出力電圧を反転入力端
子電圧に等しくなるように制御する。抵抗Ｒ91およびＲ
92の抵抗値をＲ、定電流源９２の電流値をＩ、トランジ
スタＱ95のコレクタ電流をｉ、基準電圧源９３の電圧を
Ｖ1、トランジスタＱ9 3およびＱ94のベース・エミッタ
間電圧とダイオードＤ91、Ｄ92、Ｄ93、Ｄ94、Ｄ95およ
びＤ96の順方向電圧とがすべて等しくＶBEであると仮定
する。定電圧源９７の電圧をＶCCとおき、トランジスタ
Ｑ91、Ｑ92、Ｑ93およびＱ94のベース電流を無視する
と、出力端子９８および９９の同相出力電圧ＶOUTは、 ＶOUT＝ＶCC−（Ｉ＋ｉ）Ｒ／２−４ＶBE ＝ＶCC−Ｖ1 となり、基準電圧源９３を温度補償することにより、温
度特性の良好なレベルシフト回路を実現できる。
抗Ｒ95とＲ96とを同じ抵抗値にすると、Ｒ95とＲ96の共
通接続点の電圧はレベルシフト回路の同相出力電圧に等
しくなる。誤差増幅器９４は同相出力電圧を反転入力端
子電圧に等しくなるように制御する。抵抗Ｒ91およびＲ
92の抵抗値をＲ、定電流源９２の電流値をＩ、トランジ
スタＱ95のコレクタ電流をｉ、基準電圧源９３の電圧を
Ｖ1、トランジスタＱ9 3およびＱ94のベース・エミッタ
間電圧とダイオードＤ91、Ｄ92、Ｄ93、Ｄ94、Ｄ95およ
びＤ96の順方向電圧とがすべて等しくＶBEであると仮定
する。定電圧源９７の電圧をＶCCとおき、トランジスタ
Ｑ91、Ｑ92、Ｑ93およびＱ94のベース電流を無視する
と、出力端子９８および９９の同相出力電圧ＶOUTは、 ＶOUT＝ＶCC−（Ｉ＋ｉ）Ｒ／２−４ＶBE ＝ＶCC−Ｖ1 となり、基準電圧源９３を温度補償することにより、温
度特性の良好なレベルシフト回路を実現できる。
【０００９】以下に図１１の入出力信号の関係について
説明する。信号源９１からは、図１２（ａ）の信号Ａと
信号ＢのようにＤＣ成分（図中の直線で示された部分）
が等しい反転した２つの信号が出力される。仮に、信号
ＡがＱ91のベースに、信号ＢがＱ92のベースに入力され
たとすると、出力端子９８、９９からはそれぞれ信号
Ａ、Ｂと同様な信号が出力される。すなわち、入出力の
位相遅れを無視できるとすると、出力端子９８、９９か
らは、それぞれ信号Ａ、Ｂと同位相で、所定の利得だけ
振幅が増幅された信号が出力される。出力端子９８、９
９のＤＣ電圧は等しく、抵抗Ｒ95とＲ96の値も等しいた
め、誤差増幅器９４の非反転入力端子には、出力端子９
８、９９の信号を平均した信号が入力される。出力端子
９８、９９の信号は互いに反転しているため、両出力信
号の平均のＤＣ成分が抽出される。
説明する。信号源９１からは、図１２（ａ）の信号Ａと
信号ＢのようにＤＣ成分（図中の直線で示された部分）
が等しい反転した２つの信号が出力される。仮に、信号
ＡがＱ91のベースに、信号ＢがＱ92のベースに入力され
たとすると、出力端子９８、９９からはそれぞれ信号
Ａ、Ｂと同様な信号が出力される。すなわち、入出力の
位相遅れを無視できるとすると、出力端子９８、９９か
らは、それぞれ信号Ａ、Ｂと同位相で、所定の利得だけ
振幅が増幅された信号が出力される。出力端子９８、９
９のＤＣ電圧は等しく、抵抗Ｒ95とＲ96の値も等しいた
め、誤差増幅器９４の非反転入力端子には、出力端子９
８、９９の信号を平均した信号が入力される。出力端子
９８、９９の信号は互いに反転しているため、両出力信
号の平均のＤＣ成分が抽出される。
【００１０】ここで、もし温度が変化したとすると、ダ
イオードＤ91〜Ｄ96の順方向電圧が変化するため、出力
端子９８、９９のＤＣ電圧が変化し、誤差増幅器９４の
非反転入力電圧も変化する。その結果、誤差増幅器９４
は、出力電圧を変化させＱ95のコレクタ電流ｉを変化さ
せ、抵抗Ｒ93、Ｒ94を介して負荷抵抗Ｒ91、Ｒ92に流れ
る電流を変化させ、最終的に端子９８、９９のＤＣ電圧
の平均値が（ＶCC−Ｖ 1）に等しくなるように動作す
る。ここでＶ1は誤差増幅器９４の反転端子に入力され
る基準電圧である。このようにして、出力端子９８、９
９のＤＣ電圧（同相出力電圧）は一定に保たれる。
イオードＤ91〜Ｄ96の順方向電圧が変化するため、出力
端子９８、９９のＤＣ電圧が変化し、誤差増幅器９４の
非反転入力電圧も変化する。その結果、誤差増幅器９４
は、出力電圧を変化させＱ95のコレクタ電流ｉを変化さ
せ、抵抗Ｒ93、Ｒ94を介して負荷抵抗Ｒ91、Ｒ92に流れ
る電流を変化させ、最終的に端子９８、９９のＤＣ電圧
の平均値が（ＶCC−Ｖ 1）に等しくなるように動作す
る。ここでＶ1は誤差増幅器９４の反転端子に入力され
る基準電圧である。このようにして、出力端子９８、９
９のＤＣ電圧（同相出力電圧）は一定に保たれる。
【００１１】
【発明が解決しようとする課題】図９の場合、レベルシ
フト量は一定であるので、端子２１に入力する入力信号
のＤＣ成分が変動した場合、入力信号のレベル変動に応
じて端子２２のレベルがシフトし、一定のＤＣ出力レベ
ルを得ることはできない弊害があった。
フト量は一定であるので、端子２１に入力する入力信号
のＤＣ成分が変動した場合、入力信号のレベル変動に応
じて端子２２のレベルがシフトし、一定のＤＣ出力レベ
ルを得ることはできない弊害があった。
【００１２】また、図１０の場合、ＩＣの外部から定電
流源Ｉ21の電流値を制御する外部端子２３が必要にな
り、外部端子及びＩＣ内に外部端子までの特別の配線を
必要とし、ＩＣ設計上好ましくない。さらに、入力端子
２１に入力する信号のＤＣ成分が常に変動する場合に
は、入力端子２１の電圧変動を検出するためのさらに別
の端子及びＩＣ内の配線が必要となりさらにＩＣ設計上
好ましくない弊害があった。
流源Ｉ21の電流値を制御する外部端子２３が必要にな
り、外部端子及びＩＣ内に外部端子までの特別の配線を
必要とし、ＩＣ設計上好ましくない。さらに、入力端子
２１に入力する信号のＤＣ成分が常に変動する場合に
は、入力端子２１の電圧変動を検出するためのさらに別
の端子及びＩＣ内の配線が必要となりさらにＩＣ設計上
好ましくない弊害があった。
【００１３】一方、図１１の場合において、入力信号の
ＤＣレベルが変動した場合について考える。信号源９１
から出力される２つの信号のＤＣ電圧が同じ方向に同じ
値だけ変動した場合には、差動増幅器の性質から、出力
端子９８、９９には、ＤＣ電圧の変動は現れないため、
問題はない。一方、２つの入力信号のＤＣ電圧が図１２
（ｂ）のように反対の方向にずれる場合も考えられる。
図１２（ｂ）においては２つの信号は、ある時間を境
に、入力信号ＡのＤＣレベルが信号Ａ’のように上昇
し、入力信号ＢのＤＣレベルが信号Ｂ’のように反対に
同じ値だけ下がった様子を表している。信号Ａ’の信号
を単純に反転すると信号Ｂ’が得られるので、信号源９
１の出力はこの様な信号になると考えられる。この場
合、出力端子９８、９９の信号もそれぞれ信号Ａ’、
Ｂ’と同様に同じ方向に変化し、２つの出力端子のＤＣ
電圧が異なってくる。しかし、２つの出力端子の信号は
互いに反転しているという関係は変わらないため、両信
号を平均した電圧は変動しないことになる。したがっ
て、入力のレベルの変動があっても同相出力電圧は一定
のままであり、出力端子のＤＣ電圧の変動を検出できな
いため、出力端子のＤＣ電圧を一定に保つことができな
いという弊害があった。
ＤＣレベルが変動した場合について考える。信号源９１
から出力される２つの信号のＤＣ電圧が同じ方向に同じ
値だけ変動した場合には、差動増幅器の性質から、出力
端子９８、９９には、ＤＣ電圧の変動は現れないため、
問題はない。一方、２つの入力信号のＤＣ電圧が図１２
（ｂ）のように反対の方向にずれる場合も考えられる。
図１２（ｂ）においては２つの信号は、ある時間を境
に、入力信号ＡのＤＣレベルが信号Ａ’のように上昇
し、入力信号ＢのＤＣレベルが信号Ｂ’のように反対に
同じ値だけ下がった様子を表している。信号Ａ’の信号
を単純に反転すると信号Ｂ’が得られるので、信号源９
１の出力はこの様な信号になると考えられる。この場
合、出力端子９８、９９の信号もそれぞれ信号Ａ’、
Ｂ’と同様に同じ方向に変化し、２つの出力端子のＤＣ
電圧が異なってくる。しかし、２つの出力端子の信号は
互いに反転しているという関係は変わらないため、両信
号を平均した電圧は変動しないことになる。したがっ
て、入力のレベルの変動があっても同相出力電圧は一定
のままであり、出力端子のＤＣ電圧の変動を検出できな
いため、出力端子のＤＣ電圧を一定に保つことができな
いという弊害があった。
【００１４】
【課題を解決するための手段】本発明は、上記の問題点
を解決するためになされたもので、入力信号のＤＣレベ
ルの変動に応じて出力信号のシフト量を制御することに
より、出力信号のＤＣレベルを一定に保つレベルシフト
回路に関するものである。
を解決するためになされたもので、入力信号のＤＣレベ
ルの変動に応じて出力信号のシフト量を制御することに
より、出力信号のＤＣレベルを一定に保つレベルシフト
回路に関するものである。
【００１５】本発明の第１のレベルシフト回路は、前記
の問題点を解決するために、入力信号を第１のバッフ
ァ、第１の抵抗及び第１の定電流源からなる第１の回路
に加え、入力信号から抽出されたＤＣ成分を第２のバ
ッファ、第２の抵抗及び第２の定電流源からなる第２の
回路に加え、前記ＤＣ成分から第２の抵抗による電圧降
下分を引いた電圧と基準電圧をオペアンプに印加し、そ
の出力で第１の定電流源及び第２の定電流源を制御する
ことによって、入力信号のＤＣ成分の変動が修正された
一定のシフトレベルを有する出力電圧を得るように構成
される。
の問題点を解決するために、入力信号を第１のバッフ
ァ、第１の抵抗及び第１の定電流源からなる第１の回路
に加え、入力信号から抽出されたＤＣ成分を第２のバ
ッファ、第２の抵抗及び第２の定電流源からなる第２の
回路に加え、前記ＤＣ成分から第２の抵抗による電圧降
下分を引いた電圧と基準電圧をオペアンプに印加し、そ
の出力で第１の定電流源及び第２の定電流源を制御する
ことによって、入力信号のＤＣ成分の変動が修正された
一定のシフトレベルを有する出力電圧を得るように構成
される。
【００１６】本発明の第１のレベルシフト回路は、入力
端子は第１のバッファの一端に接続され、この第１のバ
ッファの他端は第１の抵抗の一端に接続され、この第１
の抵抗の他端は第１の定電流源の一端に接続され、この
第１の定電流源の他端はアースに接続され、出力端子は
この第１の抵抗の他端と第１の定電流源の一端に接続さ
れ、入力端子に直流成分抽出回路の一端が接続され、こ
の直流成分抽出回路の他端は第２のバッファの一端に接
続され、この第２のバッファの他端は第２の抵抗の一端
に接続され、この第２の抵抗の他端は第２の定電流源の
一端に接続され、この第２の定電流源の他端はアースに
接続され、この第２の抵抗の他端はオペアンプの反転端
子に接続され、このオペアンプの非反転端子は基準電圧
が印加される基準端子に接続され、このオペアンプの出
力は第１および第２の定電流源の電流値を制御する制御
端子に接続され、入力信号のＤＣ成分の変動が修正され
た一定のシフトレベルを有する出力電圧を得るように構
成される。
端子は第１のバッファの一端に接続され、この第１のバ
ッファの他端は第１の抵抗の一端に接続され、この第１
の抵抗の他端は第１の定電流源の一端に接続され、この
第１の定電流源の他端はアースに接続され、出力端子は
この第１の抵抗の他端と第１の定電流源の一端に接続さ
れ、入力端子に直流成分抽出回路の一端が接続され、こ
の直流成分抽出回路の他端は第２のバッファの一端に接
続され、この第２のバッファの他端は第２の抵抗の一端
に接続され、この第２の抵抗の他端は第２の定電流源の
一端に接続され、この第２の定電流源の他端はアースに
接続され、この第２の抵抗の他端はオペアンプの反転端
子に接続され、このオペアンプの非反転端子は基準電圧
が印加される基準端子に接続され、このオペアンプの出
力は第１および第２の定電流源の電流値を制御する制御
端子に接続され、入力信号のＤＣ成分の変動が修正され
た一定のシフトレベルを有する出力電圧を得るように構
成される。
【００１７】本発明の第２のレベルシフト回路は、入力
端子は第１のバッファの一端に接続され、この第１のバ
ッファの他端は第１の抵抗の一端に接続され、この第１
の抵抗の他端は第１の定電流源の一端に接続され、この
第１の定電流源の他端は電源に接続され、出力端子はこ
の第１の抵抗の他端に接続され、入力端子に直流成分抽
出回路の一端が接続され、この直流成分抽出回路の他端
は第２のバッファの一端に接続され、この第２のバッフ
ァの他端は第２の抵抗の一端に接続され、この第２の抵
抗の他端は第２の定電流源の一端に接続され、この第２
の定電流源の他端は電源に接続され、この第２の抵抗の
他端はオペアンプの反転端子に接続され、このオペアン
プの非反転端子は基準電圧が印加される基準端子に接続
され、このオペアンプの出力は第１および第２の定電流
源の電流値を制御する制御端子に接続され、入力信号の
ＤＣ成分の変動が修正された一定のシフトレベルを有す
る出力電圧を得るように構成される。
端子は第１のバッファの一端に接続され、この第１のバ
ッファの他端は第１の抵抗の一端に接続され、この第１
の抵抗の他端は第１の定電流源の一端に接続され、この
第１の定電流源の他端は電源に接続され、出力端子はこ
の第１の抵抗の他端に接続され、入力端子に直流成分抽
出回路の一端が接続され、この直流成分抽出回路の他端
は第２のバッファの一端に接続され、この第２のバッフ
ァの他端は第２の抵抗の一端に接続され、この第２の抵
抗の他端は第２の定電流源の一端に接続され、この第２
の定電流源の他端は電源に接続され、この第２の抵抗の
他端はオペアンプの反転端子に接続され、このオペアン
プの非反転端子は基準電圧が印加される基準端子に接続
され、このオペアンプの出力は第１および第２の定電流
源の電流値を制御する制御端子に接続され、入力信号の
ＤＣ成分の変動が修正された一定のシフトレベルを有す
る出力電圧を得るように構成される。
【００１８】本発明の第１のレベルシフト回路におい
て、第１および第２のバッファは、その入力がトランジ
スタのベースに接続され、その出力がトランジスタのエ
ミッタに接続され、電源がトランジスタのコレクタに接
続され、第１および第２の定電流源はミラー回路で構成
される。
て、第１および第２のバッファは、その入力がトランジ
スタのベースに接続され、その出力がトランジスタのエ
ミッタに接続され、電源がトランジスタのコレクタに接
続され、第１および第２の定電流源はミラー回路で構成
される。
【００１９】本発明の第２のレベルシフト回路におい
て、第１および第２のバッファは、その入力がトランジ
スタのベースに接続され、その出力がトランジスタのエ
ミッタに接続され、アースがトランジスタのコレクタに
接続され、第１および第２の定電流源はミラー回路で構
成される。
て、第１および第２のバッファは、その入力がトランジ
スタのベースに接続され、その出力がトランジスタのエ
ミッタに接続され、アースがトランジスタのコレクタに
接続され、第１および第２の定電流源はミラー回路で構
成される。
【００２０】本発明の第１及び第２のレベルシフト回路
において、第１および第２のバッファは、その入力レベ
ルと出力レベルの差がトランジスタのベースとエミッタ
間の電圧ＶBEよりも小さく、第１および第２の定電流源
はミラー回路で構成される。
において、第１および第２のバッファは、その入力レベ
ルと出力レベルの差がトランジスタのベースとエミッタ
間の電圧ＶBEよりも小さく、第１および第２の定電流源
はミラー回路で構成される。
【００２１】本発明の第１及び第２のレベルシフト回路
において、第１または第２のバッファ回路は、電源がト
ランジスタのコレクタに接続され、そのトランジスタの
エミッタが定電流源の一端に接続され、この定電流源の
他端はアースに接続され、このバッファ回路の出力端子
はトランジスタのエミッタに接続され、この接続点はオ
ペアンプの反転端子に接続され、このバッファ回路の入
力端子はオペアンプの非反転端子に接続され、このオペ
アンプの出力端子はトランジスタのベースに接続される
ように構成される。
において、第１または第２のバッファ回路は、電源がト
ランジスタのコレクタに接続され、そのトランジスタの
エミッタが定電流源の一端に接続され、この定電流源の
他端はアースに接続され、このバッファ回路の出力端子
はトランジスタのエミッタに接続され、この接続点はオ
ペアンプの反転端子に接続され、このバッファ回路の入
力端子はオペアンプの非反転端子に接続され、このオペ
アンプの出力端子はトランジスタのベースに接続される
ように構成される。
【００２２】本発明の第１のレベルシフト回路におい
て、前記オペアンプは、第１、第２のＮＰＮトランジス
タと第３、第４のＰＮＰトランジスタから構成され、第
１のＮＰＮトランジスタのベースはオペアンプの非反転
端子を構成し、第２のＮＰＮトランジスタのベースはオ
ペアンプの反転端子を構成し、第２のＮＰＮトランジス
タのコレクタはオペアンプの出力端子を構成し、第３及
び第４のＰＮＰトランジスタのエミッタは電源に接続さ
れ、第３及び第４のＰＮＰトランジスタのコレクタは第
１及び第２のＮＰＮトランジスタのコレクタにそれぞれ
接続され、第３及び第４のＰＮＰトランジスタのベース
は共通に接続され、第３と第４のＰＮＰトランジスタの
ベースの共通接続点は第３のＰＮＰトランジスタのコレ
クタに接続されるように構成される。
て、前記オペアンプは、第１、第２のＮＰＮトランジス
タと第３、第４のＰＮＰトランジスタから構成され、第
１のＮＰＮトランジスタのベースはオペアンプの非反転
端子を構成し、第２のＮＰＮトランジスタのベースはオ
ペアンプの反転端子を構成し、第２のＮＰＮトランジス
タのコレクタはオペアンプの出力端子を構成し、第３及
び第４のＰＮＰトランジスタのエミッタは電源に接続さ
れ、第３及び第４のＰＮＰトランジスタのコレクタは第
１及び第２のＮＰＮトランジスタのコレクタにそれぞれ
接続され、第３及び第４のＰＮＰトランジスタのベース
は共通に接続され、第３と第４のＰＮＰトランジスタの
ベースの共通接続点は第３のＰＮＰトランジスタのコレ
クタに接続されるように構成される。
【００２３】本発明の第２のレベルシフト回路におい
て、前記オペアンプは、第１、第２のＰＮＰトランジス
タと第３、第４のＮＰＮトランジスタから構成され、第
１のＰＮＰトランジスタのベースはオペアンプの非反転
端子を構成し、第２のＰＮＰトランジスタのベースはオ
ペアンプの反転端子を構成し、第２のＰＮＰトランジス
タのコレクタはオペアンプの出力端子を構成し、第３及
び第４のＮＰＮトランジスタのエミッタはアースに接続
され、第３及び第４のＮＰＮトランジスタのコレクタは
第１及び第２のＰＮＰトランジスタのコレクタにそれぞ
れ接続され、第３及び第４のＮＰＮトランジスタのベー
スは共通に接続され、第３と第４のＮＰＮトランジスタ
のベースの共通接続点は第３のＮＰＮトランジスタのコ
レクタと接続されるように構成される。
て、前記オペアンプは、第１、第２のＰＮＰトランジス
タと第３、第４のＮＰＮトランジスタから構成され、第
１のＰＮＰトランジスタのベースはオペアンプの非反転
端子を構成し、第２のＰＮＰトランジスタのベースはオ
ペアンプの反転端子を構成し、第２のＰＮＰトランジス
タのコレクタはオペアンプの出力端子を構成し、第３及
び第４のＮＰＮトランジスタのエミッタはアースに接続
され、第３及び第４のＮＰＮトランジスタのコレクタは
第１及び第２のＰＮＰトランジスタのコレクタにそれぞ
れ接続され、第３及び第４のＮＰＮトランジスタのベー
スは共通に接続され、第３と第４のＮＰＮトランジスタ
のベースの共通接続点は第３のＮＰＮトランジスタのコ
レクタと接続されるように構成される。
【００２４】本発明の第１及び第２のレベルシフト回路
において、直流成分抽出回路はローパスフィルタ、ピー
クホールド回路またはサンプルホールド回路から構成さ
れる。
において、直流成分抽出回路はローパスフィルタ、ピー
クホールド回路またはサンプルホールド回路から構成さ
れる。
【００２５】
【作用】本発明のレベルシフト回路においては、入力端
子の入力電圧のＤＣ成分を直流成分抽出回路によって抽
出し、その抽出された電圧によって得られた電圧と基準
電圧とをオペアンプによって比較し、そのオペアンプの
出力によって一端がアースされた電流源を制御し入力信
号のＤＣ成分のシフト量を修正して一定のＤＣ出力電圧
が得られるように制御する。
子の入力電圧のＤＣ成分を直流成分抽出回路によって抽
出し、その抽出された電圧によって得られた電圧と基準
電圧とをオペアンプによって比較し、そのオペアンプの
出力によって一端がアースされた電流源を制御し入力信
号のＤＣ成分のシフト量を修正して一定のＤＣ出力電圧
が得られるように制御する。
【００２６】本発明のレベルシフト回路は、オペアンプ
の出力によって一端が電源に接続された電流源を制御す
ることによって、入力電圧のＤＣレベルよりもシフトレ
ベルが高いＤＣ出力電圧を得るように制御する。
の出力によって一端が電源に接続された電流源を制御す
ることによって、入力電圧のＤＣレベルよりもシフトレ
ベルが高いＤＣ出力電圧を得るように制御する。
【００２７】本発明のレベルシフト回路の第１および第
２のバッファは、そのバッファの入出力レベル差をトラ
ンジスタのベースとエミッタ間の電圧ＶBEよりも小さく
することによって、レベルシフト回路の入出力のシフト
レベル差をＶBEよりも小さくなるように制御する。
２のバッファは、そのバッファの入出力レベル差をトラ
ンジスタのベースとエミッタ間の電圧ＶBEよりも小さく
することによって、レベルシフト回路の入出力のシフト
レベル差をＶBEよりも小さくなるように制御する。
【００２８】本発明のレベルシフト回路において、直流
成分はローパスフィルタ、ピークホールド回路またはサ
ンプルホールド回路によって抽出する。
成分はローパスフィルタ、ピークホールド回路またはサ
ンプルホールド回路によって抽出する。
【００２９】
実施例１ 図１は本発明の一実施例を示す図である。図１におい
て、１は入力端子、２は出力端子、３は入力信号のＤＣ
成分を抽出する直流成分抽出回路、４はオペアンプの反
転端子、５は直流成分抽出回路３の出力端子、６はオペ
アンプに基準電圧を印加する基準端子、８，９はバッフ
ァ、１０はオペアンプである。また、Ｒ1，Ｒ2は同じ値
の抵抗、１１，１２（Ｉ1，Ｉ2）はオペアンプ１０の出
力によって同時に電流値を制御できる定電流源であり、
Ｉ1とＩ2の電流値は同じである。入力信号のＤＣ成分を
抽出する回路としては、ローパスフィルタ、ピークホー
ルド、サンプルホールド等が挙げられる。
て、１は入力端子、２は出力端子、３は入力信号のＤＣ
成分を抽出する直流成分抽出回路、４はオペアンプの反
転端子、５は直流成分抽出回路３の出力端子、６はオペ
アンプに基準電圧を印加する基準端子、８，９はバッフ
ァ、１０はオペアンプである。また、Ｒ1，Ｒ2は同じ値
の抵抗、１１，１２（Ｉ1，Ｉ2）はオペアンプ１０の出
力によって同時に電流値を制御できる定電流源であり、
Ｉ1とＩ2の電流値は同じである。入力信号のＤＣ成分を
抽出する回路としては、ローパスフィルタ、ピークホー
ルド、サンプルホールド等が挙げられる。
【００３０】次に動作について説明する。抽出端子５に
は直流成分抽出回路３によって抽出された入力信号のＤ
Ｃ電圧ＶAが印加され、基準端子６には基準電圧ＶBが印
加される。基準電圧ＶBは、所望のレベルシフト量（ＶA
−ＶB）が得られるように選ぶ。ここで、ＤＣレベルＶA
は入力電圧から抽出されたＤＣ成分であり、入力電圧よ
りも出力電圧が低くなるようにレベルシフト電圧を選択
する場合は（ＶA＞ＶB）となるように選択される。
は直流成分抽出回路３によって抽出された入力信号のＤ
Ｃ電圧ＶAが印加され、基準端子６には基準電圧ＶBが印
加される。基準電圧ＶBは、所望のレベルシフト量（ＶA
−ＶB）が得られるように選ぶ。ここで、ＤＣレベルＶA
は入力電圧から抽出されたＤＣ成分であり、入力電圧よ
りも出力電圧が低くなるようにレベルシフト電圧を選択
する場合は（ＶA＞ＶB）となるように選択される。
【００３１】抵抗Ｒ2には、定電流Ｉ2によって電圧降下
（Ｒ2×Ｉ2）が生じ、オペアンプ１０の反転端子４には
電圧（ＶA−Ｒ2×Ｉ2）が印加される。定電流源Ｉ2の値
は、オペアンプ１０の出力によって制御されるが、その
制御特性はオペアンプ１０の出力電圧が上がると定電流
源Ｉ2の電流値が減るように設定される。
（Ｒ2×Ｉ2）が生じ、オペアンプ１０の反転端子４には
電圧（ＶA−Ｒ2×Ｉ2）が印加される。定電流源Ｉ2の値
は、オペアンプ１０の出力によって制御されるが、その
制御特性はオペアンプ１０の出力電圧が上がると定電流
源Ｉ2の電流値が減るように設定される。
【００３２】このように設定すると、例えば、オペアン
プ１０の反転端子４の電圧と基準端子６の電圧が平衡し
ている状態から、何らかの原因で抽出端子の電圧ＶAが
下降した場合は、オペアンプ１０の反転端子４の電圧
（ＶA−Ｒ2×Ｉ2）が基準端子６に印加される基準電圧
ＶBよりも低くなる。そのために、オペアンプ１０の出
力電圧が上昇し、定電流源Ｉ2の電流値は減少し、抵抗
Ｒ2の電圧降下量も減少するため、オペアンプ１０の反
転入力の電圧は上昇する。逆に、オペアンプ１０の反転
端子４の電圧と基準端子６の電圧が平衡している状態か
ら、何らかの原因で抽出端子の電圧ＶAが上昇した場合
は、オペアンプ１０の反転端子４の電圧（ＶA−Ｒ2×Ｉ
2）が基準端子６に印加される基準電圧ＶBよりも高くな
る。そのために、オペアンプ１０の出力電圧が下降し、
定電流源Ｉ2の電流値は増加し、抵抗Ｒ2の電圧降下量も
増加するため、オペアンプ１０の反転入力の電圧は下降
する。
プ１０の反転端子４の電圧と基準端子６の電圧が平衡し
ている状態から、何らかの原因で抽出端子の電圧ＶAが
下降した場合は、オペアンプ１０の反転端子４の電圧
（ＶA−Ｒ2×Ｉ2）が基準端子６に印加される基準電圧
ＶBよりも低くなる。そのために、オペアンプ１０の出
力電圧が上昇し、定電流源Ｉ2の電流値は減少し、抵抗
Ｒ2の電圧降下量も減少するため、オペアンプ１０の反
転入力の電圧は上昇する。逆に、オペアンプ１０の反転
端子４の電圧と基準端子６の電圧が平衡している状態か
ら、何らかの原因で抽出端子の電圧ＶAが上昇した場合
は、オペアンプ１０の反転端子４の電圧（ＶA−Ｒ2×Ｉ
2）が基準端子６に印加される基準電圧ＶBよりも高くな
る。そのために、オペアンプ１０の出力電圧が下降し、
定電流源Ｉ2の電流値は増加し、抵抗Ｒ2の電圧降下量も
増加するため、オペアンプ１０の反転入力の電圧は下降
する。
【００３３】以上述べたように、オペアンプ１０の非反
転入力と反転入力の電圧が異なっていても、最終的には
２つの入力の電位差がなくなるように負帰還がかかる。
したがって、オペアンプ１０の非反転入力と反転入力の
電圧は常に等しくなるように保たれ、（ＶB＝ＶA−Ｒ2
×Ｉ2）が成り立つ。すなわち、（ＶA−ＶB＝Ｒ2×
Ｉ2）であり、抵抗Ｒ2での電圧降下（Ｒ2×Ｉ2）は抽出
端子５、基準端子６の電圧の差（ＶA−ＶB）に等しいと
言い換えることができる。
転入力と反転入力の電圧が異なっていても、最終的には
２つの入力の電位差がなくなるように負帰還がかかる。
したがって、オペアンプ１０の非反転入力と反転入力の
電圧は常に等しくなるように保たれ、（ＶB＝ＶA−Ｒ2
×Ｉ2）が成り立つ。すなわち、（ＶA−ＶB＝Ｒ2×
Ｉ2）であり、抵抗Ｒ2での電圧降下（Ｒ2×Ｉ2）は抽出
端子５、基準端子６の電圧の差（ＶA−ＶB）に等しいと
言い換えることができる。
【００３４】一方、抵抗Ｒ1、電流Ｉ1の値は、それぞれ
抵抗Ｒ2、電流Ｉ2の値と等しくなるように設定されるた
め、抵抗Ｒ1での電圧降下（Ｒ1×Ｉ1）は、抵抗Ｒ2での
電圧降下（Ｒ2×Ｉ2）と等しくなる。したがって、出力
端子２の出力電圧Ｖoutは、入力信号Ｖinから抽出端子
５と基準端子６間の電位差（ＶA−ＶB）を引いた電圧、
すなわち、Ｖout＝Ｖin−（ＶA−ＶB）となる。したが
って、この回路は、入力端子１から出力端子２へのレベ
ルシフト量が（ＶA−ＶB）で与えられるレベルシフト回
路になっている。したがって、この回路は、入力信号の
ＤＣ成分が変動した場合でも、その変動成分を修正し
て、出力信号のＤＣレベルを一定に保つように構成され
る。すなわち、入力信号のＤＣ成分が変動した場合、抽
出端子５に印加される電圧も同時に変化し、出力信号の
レベルシフト量が入力信号のＤＣ成分の変動と同じ値だ
け変化するため、出力信号のＤＣ成分は入力信号の変動
成分を補正し常に一定の値になる。なお、この回路は、
直流成分抽出回路を使用しないで、抽出端子５に固定の
電圧を印加することによって、図９で示した従来例と同
様の動作を行うことができることは勿論である。
抵抗Ｒ2、電流Ｉ2の値と等しくなるように設定されるた
め、抵抗Ｒ1での電圧降下（Ｒ1×Ｉ1）は、抵抗Ｒ2での
電圧降下（Ｒ2×Ｉ2）と等しくなる。したがって、出力
端子２の出力電圧Ｖoutは、入力信号Ｖinから抽出端子
５と基準端子６間の電位差（ＶA−ＶB）を引いた電圧、
すなわち、Ｖout＝Ｖin−（ＶA−ＶB）となる。したが
って、この回路は、入力端子１から出力端子２へのレベ
ルシフト量が（ＶA−ＶB）で与えられるレベルシフト回
路になっている。したがって、この回路は、入力信号の
ＤＣ成分が変動した場合でも、その変動成分を修正し
て、出力信号のＤＣレベルを一定に保つように構成され
る。すなわち、入力信号のＤＣ成分が変動した場合、抽
出端子５に印加される電圧も同時に変化し、出力信号の
レベルシフト量が入力信号のＤＣ成分の変動と同じ値だ
け変化するため、出力信号のＤＣ成分は入力信号の変動
成分を補正し常に一定の値になる。なお、この回路は、
直流成分抽出回路を使用しないで、抽出端子５に固定の
電圧を印加することによって、図９で示した従来例と同
様の動作を行うことができることは勿論である。
【００３５】実施例２ 図２は、図１の実施例１の回路を実際の半導体集積回路
として構成する場合のさらに具体的なレベルシフト回路
図である。図２において、図１の番号と同一の番号の部
分は同一部分または同一要素を表す。また、１１，１２
は定電流源であり、図１におけるＩ1，Ｉ2に相当する。
１３は定電流源１１，１２の制御を行うインタフェース
部分である。この定電流源１１，１２は、実施例１と同
様に、オペアンプ１０の出力電圧が上昇すると、定電流
値Ｉ1，Ｉ2を減少させるように動作する。Ｑ9，Ｑ10は
エミッタホロワとして働くトランジスタである。トラン
ジスタＱ7，Ｑ8はトランジスタＱ6との間でミラー回路
を構成する。このミラー回路においては、トランジスタ
Ｑ7とトランジスタＱ8は同じ特性になるように設計され
る。
として構成する場合のさらに具体的なレベルシフト回路
図である。図２において、図１の番号と同一の番号の部
分は同一部分または同一要素を表す。また、１１，１２
は定電流源であり、図１におけるＩ1，Ｉ2に相当する。
１３は定電流源１１，１２の制御を行うインタフェース
部分である。この定電流源１１，１２は、実施例１と同
様に、オペアンプ１０の出力電圧が上昇すると、定電流
値Ｉ1，Ｉ2を減少させるように動作する。Ｑ9，Ｑ10は
エミッタホロワとして働くトランジスタである。トラン
ジスタＱ7，Ｑ8はトランジスタＱ6との間でミラー回路
を構成する。このミラー回路においては、トランジスタ
Ｑ7とトランジスタＱ8は同じ特性になるように設計され
る。
【００３６】次に図２の回路の動作を簡単に説明する。
この回路において、端子１に入力信号Ｖinを入力し、抽
出端子５にはその入力信号から抽出したＤＣ成分を与え
る。基準端子６には基準のＤＣ電圧を与える。端子１か
ら入力した信号はＱ10のベースエミッタ間電圧（ＶBE）
と、抵抗Ｒ1による電圧降下分だけＤＣ電圧が下がり、
端子２から出力電圧Ｖoutとして出力される。抽出端子
５に入力した電圧は、Ｑ9のベースエミッタ間電圧（Ｖ
BE）と抵抗Ｒ2（＝Ｒ1）による電圧降下分だけ下がり、
オペアンプ１０の反転端子４（Ｑ2のベース）に入力さ
れる。オペアンプ１０は、Ｑ1のベースが非反転入力、
Ｑ2のベースが反転入力であり、Ｑ5のベースが出力であ
る。
この回路において、端子１に入力信号Ｖinを入力し、抽
出端子５にはその入力信号から抽出したＤＣ成分を与え
る。基準端子６には基準のＤＣ電圧を与える。端子１か
ら入力した信号はＱ10のベースエミッタ間電圧（ＶBE）
と、抵抗Ｒ1による電圧降下分だけＤＣ電圧が下がり、
端子２から出力電圧Ｖoutとして出力される。抽出端子
５に入力した電圧は、Ｑ9のベースエミッタ間電圧（Ｖ
BE）と抵抗Ｒ2（＝Ｒ1）による電圧降下分だけ下がり、
オペアンプ１０の反転端子４（Ｑ2のベース）に入力さ
れる。オペアンプ１０は、Ｑ1のベースが非反転入力、
Ｑ2のベースが反転入力であり、Ｑ5のベースが出力であ
る。
【００３７】ここで仮に端子１の入力信号のＤＣ電圧が
上がったとする。抽出端子５の電圧も上がり、オペアン
プ１０の反転端子４の電圧も上昇する。したがって、オ
ペアンプの出力電圧が下がるため、Ｑ5のベース電圧も
下がり、Ｑ5のエミッタ電圧も下がる。その結果、Ｑ5を
流れる電流が増え、Ｑ5とＱ6のコレクタ電流が増える。
Ｑ6、Ｑ7は、カレントミラー回路になっており、Ｑ6の
コレクタ電流が増えるとＱ7のコレクタ電流も増える。
したがって、Ｒ2による電圧降下量が増え、オペアンプ
１０の反転入力電圧は下がる。これは負帰還になってお
り、最終的にはオペアンプ１０の非反転・反転入力すな
わちＱ1、Ｑ2のベース電圧が等しくなったところで落ち
つく。一方、Ｑ6とＱ8もカレントミラー回路を構成して
おり、Ｑ7とＱ8の特性が等しくなるように構成すること
により、Ｑ7とＱ8のコレクタ電流は等しくなる（Ｑ7と
Ｑ8のコレクタ電流はＱ6のコレクタ電流と必ずしも等し
くなくても良い）。Ｑ9とＱ10の特性が等しく、またＲ1
＝Ｒ2であれば、端子１から端子２への電圧降下量は、
抽出端子５とＱ2のベースへの電圧降下量すなわち抽出
端子５と基準端子６の電位差（ＶA−ＶB）に等しくなっ
ている。
上がったとする。抽出端子５の電圧も上がり、オペアン
プ１０の反転端子４の電圧も上昇する。したがって、オ
ペアンプの出力電圧が下がるため、Ｑ5のベース電圧も
下がり、Ｑ5のエミッタ電圧も下がる。その結果、Ｑ5を
流れる電流が増え、Ｑ5とＱ6のコレクタ電流が増える。
Ｑ6、Ｑ7は、カレントミラー回路になっており、Ｑ6の
コレクタ電流が増えるとＱ7のコレクタ電流も増える。
したがって、Ｒ2による電圧降下量が増え、オペアンプ
１０の反転入力電圧は下がる。これは負帰還になってお
り、最終的にはオペアンプ１０の非反転・反転入力すな
わちＱ1、Ｑ2のベース電圧が等しくなったところで落ち
つく。一方、Ｑ6とＱ8もカレントミラー回路を構成して
おり、Ｑ7とＱ8の特性が等しくなるように構成すること
により、Ｑ7とＱ8のコレクタ電流は等しくなる（Ｑ7と
Ｑ8のコレクタ電流はＱ6のコレクタ電流と必ずしも等し
くなくても良い）。Ｑ9とＱ10の特性が等しく、またＲ1
＝Ｒ2であれば、端子１から端子２への電圧降下量は、
抽出端子５とＱ2のベースへの電圧降下量すなわち抽出
端子５と基準端子６の電位差（ＶA−ＶB）に等しくなっ
ている。
【００３８】したがって、入力信号のＤＣ電圧が上がっ
た時には電圧降下量が増え、入力信号のＤＣ電圧が下が
った時には電圧降下量が減り、入力信号のＤＣ電圧の変
動を打ち消すように動作するため、端子２の出力信号の
ＤＣ電圧は一定に保たれる。
た時には電圧降下量が増え、入力信号のＤＣ電圧が下が
った時には電圧降下量が減り、入力信号のＤＣ電圧の変
動を打ち消すように動作するため、端子２の出力信号の
ＤＣ電圧は一定に保たれる。
【００３９】図２においてはＱ9、Ｑ10の様なエミッタ
ホロワ型のトランジスタを用いると、入力インピーダン
スが高く出力インピーダンスが低いというバッファの機
能が簡単に得られる。しかしながら、一般に、トランジ
スタのベース・エミッタ間電圧は約０．７Ｖであり、し
たがって、常に出力電圧は入力電圧より０．７Ｖ低くな
り、それより小さいレベルシフト量、例えば、０．３Ｖ
等の値を得ることはできない。したがって、レベルシフ
ト量を０．７Ｖより小さくしたい場合には図２の回路は
不都合であり、この様な場合には入力出力の電位差がな
いバッファを用いる必要があり、図３はその一例であ
る。
ホロワ型のトランジスタを用いると、入力インピーダン
スが高く出力インピーダンスが低いというバッファの機
能が簡単に得られる。しかしながら、一般に、トランジ
スタのベース・エミッタ間電圧は約０．７Ｖであり、し
たがって、常に出力電圧は入力電圧より０．７Ｖ低くな
り、それより小さいレベルシフト量、例えば、０．３Ｖ
等の値を得ることはできない。したがって、レベルシフ
ト量を０．７Ｖより小さくしたい場合には図２の回路は
不都合であり、この様な場合には入力出力の電位差がな
いバッファを用いる必要があり、図３はその一例であ
る。
【００４０】実施例３ 図３のレベルシフト回路は、入出力のレベルシフト量を
０．７Ｖより小さくしたい場合に使用される回路であ
る。図３において、８，９は図１に示されるバッファと
して入出力電圧差がトランジスタのベース・エミッタ間
電圧である約０．７Ｖ以下になるような回路を用いた例
であり、その他の部分は図２と全く同一である。
０．７Ｖより小さくしたい場合に使用される回路であ
る。図３において、８，９は図１に示されるバッファと
して入出力電圧差がトランジスタのベース・エミッタ間
電圧である約０．７Ｖ以下になるような回路を用いた例
であり、その他の部分は図２と全く同一である。
【００４１】図４は、図３のバッファ８，９として、入
出力電圧差がトランジスタのベース・エミッタ間電圧の
約０．７Ｖ以下になるような回路の具体例を示す図であ
る。図４のバッファにおいては、オペアンプ２４の出力
をＮＰＮトランジスタＱ23のベースに接続し、そのトラ
ンジスタのエミッタを定電流源２５及びオペアンプ２４
の反転端子に接続し、オペアンプの非反転端子を入力端
子としている。この回路はオペアンプの２つの入力の電
位差がゼロになるように動作するので、入力１６と出力
１７の電位差もゼロである。また、ＮＰＮトランジスタ
のエミッタが出力に接続されているので出力インピーダ
ンスは低い。
出力電圧差がトランジスタのベース・エミッタ間電圧の
約０．７Ｖ以下になるような回路の具体例を示す図であ
る。図４のバッファにおいては、オペアンプ２４の出力
をＮＰＮトランジスタＱ23のベースに接続し、そのトラ
ンジスタのエミッタを定電流源２５及びオペアンプ２４
の反転端子に接続し、オペアンプの非反転端子を入力端
子としている。この回路はオペアンプの２つの入力の電
位差がゼロになるように動作するので、入力１６と出力
１７の電位差もゼロである。また、ＮＰＮトランジスタ
のエミッタが出力に接続されているので出力インピーダ
ンスは低い。
【００４２】上述のように、図４は、バッファ８，９を
マクロに機能的に描いた図である。一方、図５は、バッ
ファ８，９を集積回路のレベルで具体的に描いた図であ
る。これらの図において、入力端子１６又は１８は、図
３における信号入力端子１又は直流成分抽出回路３の出
力端子（抽出端子）５にそれぞれ接続される。出力端子
１７又は１９は、図３における抵抗Ｒ1又はＲ2にそれぞ
れ接続される。入力端子１６と出力端子１７の電位差は
非常に小さいため、所望のレベルシフト量が０．７Ｖよ
り小さく設定する必要がある場合に対応できる。
マクロに機能的に描いた図である。一方、図５は、バッ
ファ８，９を集積回路のレベルで具体的に描いた図であ
る。これらの図において、入力端子１６又は１８は、図
３における信号入力端子１又は直流成分抽出回路３の出
力端子（抽出端子）５にそれぞれ接続される。出力端子
１７又は１９は、図３における抵抗Ｒ1又はＲ2にそれぞ
れ接続される。入力端子１６と出力端子１７の電位差は
非常に小さいため、所望のレベルシフト量が０．７Ｖよ
り小さく設定する必要がある場合に対応できる。
【００４３】実施例４ 前記実施例では、入力信号に対して出力信号の電位が低
くなるようなレベルシフト回路の具体例を示したが、逆
に入力信号のＤＣレベルに対して出力信号のＤＣレベル
を高くしたい場合には、図６、図７及び図８のようなレ
ベルシフト回路が考えられる。図６、図７及び図８にお
いて、図１〜図３と同一番号の部分は同一部分または要
素を表す。
くなるようなレベルシフト回路の具体例を示したが、逆
に入力信号のＤＣレベルに対して出力信号のＤＣレベル
を高くしたい場合には、図６、図７及び図８のようなレ
ベルシフト回路が考えられる。図６、図７及び図８にお
いて、図１〜図３と同一番号の部分は同一部分または要
素を表す。
【００４４】図６は図１と同様な回路であるが、図１と
図６は電流源がアースに接続されているか、電源に接続
されているかの点で異なる。すなわち、図１において
は、アース側に電流源が接続され、図６においては電源
側に電流源が接続される。図６においては、このような
構成にすることによって、入力信号よりもＤＣレベルの
高い出力電圧を得ることができる。
図６は電流源がアースに接続されているか、電源に接続
されているかの点で異なる。すなわち、図１において
は、アース側に電流源が接続され、図６においては電源
側に電流源が接続される。図６においては、このような
構成にすることによって、入力信号よりもＤＣレベルの
高い出力電圧を得ることができる。
【００４５】図７は、図６の回路を実際の半導体集積回
路として構成する場合のさらに具体的なレベルシフト回
路図である。図７において、図６の番号と同一の番号の
部分は同一部分または要素を表す。
路として構成する場合のさらに具体的なレベルシフト回
路図である。図７において、図６の番号と同一の番号の
部分は同一部分または要素を表す。
【００４６】図６、図７の回路の動作について、簡単に
以下に説明する。基本的な動作は図２の場合と同様であ
るので図２と異なる部分についてのみ説明する。低いＤ
Ｃ電圧を有する入力電圧は入力端子１に加えられる。出
力端子は電源電圧に近い位置から引き出されているの
で、入力電圧と交流振幅は同じで、ＤＣレベルのみをほ
ぼ電源電圧に近い値までシフトすることができる。
以下に説明する。基本的な動作は図２の場合と同様であ
るので図２と異なる部分についてのみ説明する。低いＤ
Ｃ電圧を有する入力電圧は入力端子１に加えられる。出
力端子は電源電圧に近い位置から引き出されているの
で、入力電圧と交流振幅は同じで、ＤＣレベルのみをほ
ぼ電源電圧に近い値までシフトすることができる。
【００４７】図８のレベルシフト回路は、入出力のレベ
ルシフト量を０．７Ｖより小さくしたい場合に使用され
る回路である。図８において、８，９は図６に示される
バッファとして入出力電圧差がトランジスタのベース・
エミッタ間電圧の約０．７Ｖ以下になるような回路を用
いた例であり、その他の部分は図７と全く同一である。
ルシフト量を０．７Ｖより小さくしたい場合に使用され
る回路である。図８において、８，９は図６に示される
バッファとして入出力電圧差がトランジスタのベース・
エミッタ間電圧の約０．７Ｖ以下になるような回路を用
いた例であり、その他の部分は図７と全く同一である。
【００４８】バッファ８，９の具体的な回路は図５で説
明した回路と同様であり、図３の回路が出力電圧が入力
電圧よりも低い回路で用いられ、図８の回路が出力電圧
が入力電圧よりも高い回路で用いられる点が異なる。
明した回路と同様であり、図３の回路が出力電圧が入力
電圧よりも低い回路で用いられ、図８の回路が出力電圧
が入力電圧よりも高い回路で用いられる点が異なる。
【００４９】上述のように、図５のバッファ８，９の入
力端子１６又は１８は、図８における信号入力端子１又
は直流成分抽出回路３の抽出端子５にそれぞれ接続され
る。出力端子１７又は１９は、図３における抵抗Ｒ1又
はＲ2にそれぞれ接続される。入力端子１６と出力端子
１７の電位差は非常に小さいため、所望のレベルシフト
量が０．７Ｖより小さく設定する必要がある場合に対応
できる。
力端子１６又は１８は、図８における信号入力端子１又
は直流成分抽出回路３の抽出端子５にそれぞれ接続され
る。出力端子１７又は１９は、図３における抵抗Ｒ1又
はＲ2にそれぞれ接続される。入力端子１６と出力端子
１７の電位差は非常に小さいため、所望のレベルシフト
量が０．７Ｖより小さく設定する必要がある場合に対応
できる。
【００５０】
【発明の効果】以上説明したように、本発明によれば、
入力信号のＤＣ成分が変動した場合でも、無調整で出力
信号のＤＣ成分が変動しないレベルシフト回路が得られ
る。
入力信号のＤＣ成分が変動した場合でも、無調整で出力
信号のＤＣ成分が変動しないレベルシフト回路が得られ
る。
【００５１】また、本発明によれば、入力端子の入力電
圧のＤＣ成分を直流成分抽出回路によって抽出し、その
抽出された電圧によって得られた電圧と基準電圧とをオ
ペアンプによって比較し、そのオペアンプの出力によっ
て一端がアースされた電流源を制御し入力信号のＤＣ成
分のシフト量を修正して一定のＤＣ出力電圧が得られる
ように制御できる。
圧のＤＣ成分を直流成分抽出回路によって抽出し、その
抽出された電圧によって得られた電圧と基準電圧とをオ
ペアンプによって比較し、そのオペアンプの出力によっ
て一端がアースされた電流源を制御し入力信号のＤＣ成
分のシフト量を修正して一定のＤＣ出力電圧が得られる
ように制御できる。
【００５２】また、本発明によれば、オペアンプの出力
によって一端が電源に接続された電流源を制御すること
によって、入力電圧のＤＣレベルよりもシフトレベルが
高いＤＣ出力電圧を得ることができる。
によって一端が電源に接続された電流源を制御すること
によって、入力電圧のＤＣレベルよりもシフトレベルが
高いＤＣ出力電圧を得ることができる。
【００５３】また、本発明によれば、バッファの入出力
レベル差をトランジスタのベースとエミッタ間の電圧Ｖ
BEよりも小さくすることによって、レベルシフト回路の
入出力のシフトレベル差をＶBEよりも小さくなるように
制御できる。
レベル差をトランジスタのベースとエミッタ間の電圧Ｖ
BEよりも小さくすることによって、レベルシフト回路の
入出力のシフトレベル差をＶBEよりも小さくなるように
制御できる。
【００５４】また、本発明によれば、直流成分抽出回路
にローパスフィルタ、ピークホールド回路またはサンプ
ルホールド回路を使用することができ、直流成分の抽出
が容易に行える。
にローパスフィルタ、ピークホールド回路またはサンプ
ルホールド回路を使用することができ、直流成分の抽出
が容易に行える。
【図１】 本発明の一実施例を示す図である。
【図２】 図１のバッファをＮＰＮトランジスタで構成
した具体的な回路を示す図である。
した具体的な回路を示す図である。
【図３】 図１のバッファを電圧降下のない回路とした
場合の具体的な回路を示す図である。
場合の具体的な回路を示す図である。
【図４】 図３中のバッファの具体的回路例を示す図で
ある。
ある。
【図５】 図４のバッファのさらに具体的な回路例を示
す図である。
す図である。
【図６】 本発明の他の実施例を示す図であり、入力信
号に対して出力信号のＤＣレベルを高くしたい場合に用
いる回路を示す図である。
号に対して出力信号のＤＣレベルを高くしたい場合に用
いる回路を示す図である。
【図７】 図６のバッファをＰＮＰトランジスタで構成
した具体的な回路を示す図である。
した具体的な回路を示す図である。
【図８】 図６のバッファを電圧降下のない回路とした
場合の具体的な回路を示す図である。
場合の具体的な回路を示す図である。
【図９】 従来のレベルシフト回路の一例を示す図であ
る。
る。
【図１０】 従来のレベルシフト回路の他の例を示す図
である。
である。
【図１１】 従来のレベルシフト回路のさらに他の例を
示す図である。
示す図である。
【図１２】 レベルシフト回路の入力電圧のレベル変動
を示す図である。
を示す図である。
１ 入力端子 ２ 出力端子 ３ 直流成分抽出回路、 ４ オペアンプの反転端子 ５ 直流成分抽出回路の抽出端子 ６ 基準端子 ８，９ バッファ １０ オペアンプ、 １１，１２ 定電流源 １３ インタフェース部分 １６，１８ 入力端子 １７，１９ 出力端子 Ｑ1・・・Ｑ15、Ｑ22，Ｑ23 トランジスタ Ｒ1，Ｒ2 抵抗
Claims (10)
- 【請求項１】 入力信号を第１のバッファ、第１の抵抗
及び第１の定電流源からなる第１の回路に加え、入力信
号から抽出されたＤＣ成分を第２のバッファ、第２の抵
抗及び第２の定電流源からなる第２の回路に加え、前記
ＤＣ成分から第２の抵抗による電圧降下分を引いた電圧
と基準電圧をオペアンプに印加し、その出力で第１の定
電流源及び第２の定電流源を制御することによって、入
力信号のＤＣ成分の変動が修正された一定のシフトレベ
ルを有する出力電圧を得ることを特徴とするレベルシフ
ト回路。 - 【請求項２】 入力端子は第１のバッファの一端に接続
され、この第１のバッファの他端は第１の抵抗の一端に
接続され、この第１の抵抗の他端は第１の定電流源の一
端に接続され、この第１の定電流源の他端はアースに接
続され、出力端子はこの第１の抵抗の他端と第１の定電
流源の一端に接続され、入力端子に直流成分抽出回路の
一端が接続され、この直流成分抽出回路の他端は第２の
バッファの一端に接続され、この第２のバッファの他端
は第２の抵抗の一端に接続され、この第２の抵抗の他端
は第２の定電流源の一端に接続され、この第２の定電流
源の他端はアースに接続され、この第２の抵抗の他端は
オペアンプの反転端子に接続され、このオペアンプの非
反転端子は基準電圧が印加される基準端子に接続され、
このオペアンプの出力は第１および第２の定電流源の電
流値を制御する制御端子に接続され、入力信号のＤＣ成
分の変動が修正された一定のシフトレベルを有する出力
電圧を得ることを特徴とするレベルシフト回路。 - 【請求項３】 入力端子は第１のバッファの一端に接続
され、この第１のバッファの他端は第１の抵抗の一端に
接続され、この第１の抵抗の他端は第１の定電流源の一
端に接続され、この第１の定電流源の他端は電源に接続
され、出力端子はこの第１の抵抗の他端に接続され、入
力端子に直流成分抽出回路の一端が接続され、この直流
成分抽出回路の他端は第２のバッファの一端に接続さ
れ、この第２のバッファの他端は第２の抵抗の一端に接
続され、この第２の抵抗の他端は第２の定電流源の一端
に接続され、この第２の定電流源の他端は電源に接続さ
れ、この第２の抵抗の他端はオペアンプの反転端子に接
続され、このオペアンプの非反転端子は基準電圧が印加
される基準端子に接続され、このオペアンプの出力は第
１および第２の定電流源の電流値を制御する制御端子に
接続され、入力信号のＤＣ成分の変動が修正された一定
のシフトレベルを有する出力電圧を得ることを特徴とす
るレベルシフト回路。 - 【請求項４】 請求項１または２記載のレベルシフト回
路において、 第１および第２のバッファは、その入力がトランジスタ
のベースに接続され、その出力がトランジスタのエミッ
タに接続され、電源がトランジスタのコレクタに接続さ
れ、 第１および第２の定電流源はミラー回路で構成されるこ
とを特徴とするレベルシフト回路。 - 【請求項５】 請求項３記載のレベルシフト回路におい
て、 第１および第２のバッファは、その入力がトランジスタ
のベースに接続され、その出力がトランジスタのエミッ
タに接続され、アースがトランジスタのコレクタに接続
され、 第１および第２の定電流源はミラー回路で構成されるこ
とを特徴とするレベルシフト回路。 - 【請求項６】 請求項１、２または３記載のレベルシフ
ト回路において、 第１および第２のバッファは、その入力レベルと出力レ
ベルの差がトランジスタのベースとエミッタ間の電圧Ｖ
BEよりも小さく、 第１および第２の定電流源はミラー回路で構成されるこ
とを特徴とするレベルシフト回路。 - 【請求項７】 請求項６記載のレベルシフト回路におい
て、 第１または第２のバッファ回路は、電源がトランジスタ
のコレクタに接続され、そのトランジスタのエミッタが
定電流源の一端に接続され、この定電流源の他端はアー
スに接続され、このバッファ回路の出力端子はトランジ
スタのエミッタに接続され、この接続点はオペアンプの
反転端子に接続され、このバッファ回路の入力端子はオ
ペアンプの非反転端子に接続され、このオペアンプの出
力端子はトランジスタのベースに接続されることを特徴
とするレベルシフト回路。 - 【請求項８】 請求項１又は２記載のレベルシフト回路
において、 前記オペアンプは、第１、第２のＮＰＮトランジスタと
第３、第４のＰＮＰトランジスタから構成され、第１の
ＮＰＮトランジスタのベースはオペアンプの非反転端子
を構成し、第２のＮＰＮトランジスタのベースはオペア
ンプの反転端子を構成し、第２のＮＰＮトランジスタの
コレクタはオペアンプの出力端子を構成し、第３及び第
４のＰＮＰトランジスタのエミッタは電源に接続され、
第３及び第４のＰＮＰトランジスタのコレクタは第１及
び第２のＮＰＮトランジスタのコレクタにそれぞれ接続
され、第３及び第４のＰＮＰトランジスタのベースは共
通に接続され、第３と第４のＰＮＰトランジスタのベー
スの共通接続点は第３のＰＮＰトランジスタのコレクタ
に接続されることを特徴とするレベルシフト回路。 - 【請求項９】 請求項３記載のレベルシフト回路におい
て、 前記オペアンプは、第１、第２のＰＮＰトランジスタと
第３、第４のＮＰＮトランジスタから構成され、第１の
ＰＮＰトランジスタのベースはオペアンプの非反転端子
を構成し、第２のＰＮＰトランジスタのベースはオペア
ンプの反転端子を構成し、第２のＰＮＰトランジスタの
コレクタはオペアンプの出力端子を構成し、第３及び第
４のＮＰＮトランジスタのエミッタはアースに接続さ
れ、第３及び第４のＮＰＮトランジスタのコレクタは第
１及び第２のＰＮＰトランジスタのコレクタにそれぞれ
接続され、第３及び第４のＮＰＮトランジスタのベース
は共通に接続され、第３と第４のＮＰＮトランジスタの
ベースの共通接続点は第３のＮＰＮトランジスタのコレ
クタと接続されることを特徴とするレベルシフト回路。 - 【請求項１０】 請求項１，２，３，６，７又は８記載
のレベルシフト回路において、 直流成分抽出回路はローパスフィルタ、ピークホールド
回路またはサンプルホールド回路から構成されることを
特徴とするレベルシフト回路。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6325303A JPH08181546A (ja) | 1994-12-27 | 1994-12-27 | レベルシフト回路 |
| US08/490,615 US5576638A (en) | 1994-12-27 | 1995-06-15 | Level shift circuit with DC component extraction and controlled current mirrors |
| DE19526028A DE19526028C2 (de) | 1994-12-27 | 1995-07-17 | Potentialschieberschaltung |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6325303A JPH08181546A (ja) | 1994-12-27 | 1994-12-27 | レベルシフト回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08181546A true JPH08181546A (ja) | 1996-07-12 |
Family
ID=18175316
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6325303A Pending JPH08181546A (ja) | 1994-12-27 | 1994-12-27 | レベルシフト回路 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5576638A (ja) |
| JP (1) | JPH08181546A (ja) |
| DE (1) | DE19526028C2 (ja) |
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| JP2020195103A (ja) * | 2019-05-30 | 2020-12-03 | 株式会社日立製作所 | 増幅回路 |
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| BR0006099A (pt) * | 1999-05-06 | 2001-04-03 | Koninkl Philips Electronics Nv | Arranjo de circuito, e, dispositivo para ler e/ou escrever informação em uma portadora de informação óptica |
| US6404223B1 (en) | 2001-01-22 | 2002-06-11 | Mayo Foundation For Medical Education And Research | Self-terminating current mirror transceiver logic |
| JP2006073955A (ja) * | 2004-09-06 | 2006-03-16 | Fujitsu Ltd | 半導体装置、設計装置、レイアウト設計方法、プログラム及び記録媒体 |
| TWI458261B (zh) * | 2011-12-27 | 2014-10-21 | Acbel Polytech Inc | Digital controller with level conversion function and its level conversion circuit |
| KR101355339B1 (ko) * | 2012-10-30 | 2014-02-05 | 엘에스산전 주식회사 | 양방향 디시-디시 컨버터 제어 장치 및 그 제어 방법 |
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| US4405901A (en) * | 1981-02-23 | 1983-09-20 | Tokyo Shibaura Denki Kabushiki Kaisha | Signal processing circuit |
| US4703199A (en) * | 1985-04-03 | 1987-10-27 | Intersil, Inc. | Non-restricted level shifter |
| JPH01226213A (ja) * | 1988-03-04 | 1989-09-08 | Mitsubishi Electric Corp | ドライバ回路 |
| JPH01236812A (ja) * | 1988-03-17 | 1989-09-21 | Nec Corp | レベルシフト回路 |
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1994
- 1994-12-27 JP JP6325303A patent/JPH08181546A/ja active Pending
-
1995
- 1995-06-15 US US08/490,615 patent/US5576638A/en not_active Expired - Fee Related
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