JPH01226213A - ドライバ回路 - Google Patents
ドライバ回路Info
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- JPH01226213A JPH01226213A JP63052047A JP5204788A JPH01226213A JP H01226213 A JPH01226213 A JP H01226213A JP 63052047 A JP63052047 A JP 63052047A JP 5204788 A JP5204788 A JP 5204788A JP H01226213 A JPH01226213 A JP H01226213A
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Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L25/00—Baseband systems
- H04L25/02—Details ; arrangements for supplying electrical power along data transmission lines
- H04L25/08—Modifications for reducing interference; Modifications for reducing effects due to line faults ; Receiver end arrangements for detecting or overcoming line faults
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/0175—Coupling arrangements; Interface arrangements
- H03K19/0185—Coupling arrangements; Interface arrangements using field effect transistors only
- H03K19/018557—Coupling arrangements; Impedance matching circuits
- H03K19/018571—Coupling arrangements; Impedance matching circuits of complementary type, e.g. CMOS
- H03K19/018578—Coupling arrangements; Impedance matching circuits of complementary type, e.g. CMOS with at least one differential stage
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/22—Circuits having more than one input and one output for comparing pulses or pulse trains with each other according to input signal characteristics, e.g. slope, integral
- H03K5/24—Circuits having more than one input and one output for comparing pulses or pulse trains with each other according to input signal characteristics, e.g. slope, integral the characteristic being amplitude
- H03K5/2472—Circuits having more than one input and one output for comparing pulses or pulse trains with each other according to input signal characteristics, e.g. slope, integral the characteristic being amplitude using field effect transistors
- H03K5/2481—Circuits having more than one input and one output for comparing pulses or pulse trains with each other according to input signal characteristics, e.g. slope, integral the characteristic being amplitude using field effect transistors with at least one differential stage
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
この発明は、出力負荷の変動に応じて、それぞれの出力
負荷インピーダンスに対して予め定められた出力電圧を
導出するドライバ回路に関するものである。
負荷インピーダンスに対して予め定められた出力電圧を
導出するドライバ回路に関するものである。
［従来の技術］
第８図は、ＣＣＩＴＴ勧告１．４３０に示されるｌ５Ｄ
Ｎ （Ｉｎｔｅｇｒａｔｅｄ ５ｅｒｖｉｃｅｓ
Ｄｉｇｉｔａｌ Ｎｅｔｗｏｒｋ）の基本インターフ
ェイスの構成を示す図である。このｌ５ＤＮ基本インタ
ーフェイスは、１９２Ｋｂ ｐＳのデータレートで既存
の２線式の電話線（加入者線）を用いて高速ディジタル
通信を行なうために使用されるものである。
Ｎ （Ｉｎｔｅｇｒａｔｅｄ ５ｅｒｖｉｃｅｓ
Ｄｉｇｉｔａｌ Ｎｅｔｗｏｒｋ）の基本インターフ
ェイスの構成を示す図である。このｌ５ＤＮ基本インタ
ーフェイスは、１９２Ｋｂ ｐＳのデータレートで既存
の２線式の電話線（加入者線）を用いて高速ディジタル
通信を行なうために使用されるものである。
第８図において、局３００と網終端装置（Ｎｅｔｗｏｒ
ｋ Ｔｅｒｍｉｎａｔ ｔｏｎ）２００とは加入者線
５００を介して接続されており、網終端装置２００には
最大８台までの端末装置（Ｔｅｒｍｉｎａｌ Ｅｑｕ
ｉｐｍｅｎｔ）１００が宅内バス４００を介して接続さ
れている。網終端装置２００および各端末装置１００に
はそれぞれ宅内バス４００を駆動するためのドライバ回
路（ライン・ドライバ）１０が設けられている。８台の
端末装置１００のドライバ回路１０の出力は互いに並列
に網終端装置２００の入力に接続され、網終端装置２０
０のドライバ回路１０の出力は８台の端末装置１００の
入力に接続されている。したかって、各ドライバ回路１
０の出力負荷インピーダンスは、他の端末装置１００ま
たは網終端装置２００の動作状態に応じて変化する。
ｋ Ｔｅｒｍｉｎａｔ ｔｏｎ）２００とは加入者線
５００を介して接続されており、網終端装置２００には
最大８台までの端末装置（Ｔｅｒｍｉｎａｌ Ｅｑｕ
ｉｐｍｅｎｔ）１００が宅内バス４００を介して接続さ
れている。網終端装置２００および各端末装置１００に
はそれぞれ宅内バス４００を駆動するためのドライバ回
路（ライン・ドライバ）１０が設けられている。８台の
端末装置１００のドライバ回路１０の出力は互いに並列
に網終端装置２００の入力に接続され、網終端装置２０
０のドライバ回路１０の出力は８台の端末装置１００の
入力に接続されている。したかって、各ドライバ回路１
０の出力負荷インピーダンスは、他の端末装置１００ま
たは網終端装置２００の動作状態に応じて変化する。
ＣＣＩＴＴ勧告１．４３０により、負荷インピーダンス
が５，６Ω、５０Ωおよび４００Ωである場合について
ドライバ回路の出力パルス波形の許容値を示すパルスマ
スクか規定されている。第９Ａ図は５０Ω負荷時のパル
スマスクを示し、第９Ｂ図は４００Ω負荷時のパルスマ
スクを示している。第９Ａ図および第９Ｂ図は、ハツチ
ングで囲まれた許容領域内に出力パルスの波形が含まれ
ていなければならないことを意味している。また、５．
６Ω負荷時の出力パルスの振幅値（ピーク値）は、第９
Ａ図に示すＮＯＭＩＮＡＬ ＰＵＬＳＥの振幅値の２
０％（１５０ｍＶ）以下でなければならないと規定され
ている。第９Ａ図および第９Ｂ図から、出力パルスの振
幅値は、５．６Ω負荷時には１５０ｍＶ以下でなければ
ならず、５０Ω負荷時には６７５〜８２５ｍＶの範囲内
、４００Ω負荷時には６７５〜１２００ｍＶの範囲内で
なければならないことがわかる。したがって、ドライバ
回路１０の出力電圧を負荷インピーダンスに応じて変化
させなければならないことになる。
が５，６Ω、５０Ωおよび４００Ωである場合について
ドライバ回路の出力パルス波形の許容値を示すパルスマ
スクか規定されている。第９Ａ図は５０Ω負荷時のパル
スマスクを示し、第９Ｂ図は４００Ω負荷時のパルスマ
スクを示している。第９Ａ図および第９Ｂ図は、ハツチ
ングで囲まれた許容領域内に出力パルスの波形が含まれ
ていなければならないことを意味している。また、５．
６Ω負荷時の出力パルスの振幅値（ピーク値）は、第９
Ａ図に示すＮＯＭＩＮＡＬ ＰＵＬＳＥの振幅値の２
０％（１５０ｍＶ）以下でなければならないと規定され
ている。第９Ａ図および第９Ｂ図から、出力パルスの振
幅値は、５．６Ω負荷時には１５０ｍＶ以下でなければ
ならず、５０Ω負荷時には６７５〜８２５ｍＶの範囲内
、４００Ω負荷時には６７５〜１２００ｍＶの範囲内で
なければならないことがわかる。したがって、ドライバ
回路１０の出力電圧を負荷インピーダンスに応じて変化
させなければならないことになる。
第１０図は、上記の規定を満足するドライバ回路の一例
を示し、たとえば昭和６１年度電子通信学会総合全国大
会予稿集（２０１３，Ｐ９−４２）に示されているもの
である。
を示し、たとえば昭和６１年度電子通信学会総合全国大
会予稿集（２０１３，Ｐ９−４２）に示されているもの
である。
第１０図において、入力信号Ｉ＋がｒＨＪレベルになる
と、バイポーラトランジスタＱ７のベースとバイポーラ
トランジスタＱ８のベースとの間に電位差ΔＶが生じる
。バイポーラトランジスタはオン時にベース・エミッタ
間電圧が約０，６Ｖで一定になるという性質を有するの
で、この電位差Δ■はそのままパルストランスＰＴＩの
１次側端子間に与えられる。これにより、この電位差Δ
Ｖを巻線比で割った値の電圧が２次側の出力端子０１、
．０２間に現われる。このため、出力端子０１．０２間
に接続される負荷のインピーダンスが異なっても等しい
電圧が出力されることになる。
と、バイポーラトランジスタＱ７のベースとバイポーラ
トランジスタＱ８のベースとの間に電位差ΔＶが生じる
。バイポーラトランジスタはオン時にベース・エミッタ
間電圧が約０，６Ｖで一定になるという性質を有するの
で、この電位差Δ■はそのままパルストランスＰＴＩの
１次側端子間に与えられる。これにより、この電位差Δ
Ｖを巻線比で割った値の電圧が２次側の出力端子０１、
．０２間に現われる。このため、出力端子０１．０２間
に接続される負荷のインピーダンスが異なっても等しい
電圧が出力されることになる。
したがって、出力端子０１，０２間に現われる電圧が７
５０ｍＶとなるように回路定数を設定すれば、５０Ω負
荷時および４００Ω負荷時のパルスマスクを満足するこ
とができる。
５０ｍＶとなるように回路定数を設定すれば、５０Ω負
荷時および４００Ω負荷時のパルスマスクを満足するこ
とができる。
一方、負荷インピーダンスが小さくなると、出力端子０
１，０２間の電圧を一定の電圧に保とうとするためにパ
ルストランスＰＴＩに流れる電流が大きくなろうとする
。しかし、バイポーラトランジスタＱ９およびＱＩＯに
は、それぞれダイオードＤ１およびＤ２によってベース
電位が与えられており、そのため、それらのトランジス
タＱ９およびＱＩＯには成る値以上の電流は流れない。
１，０２間の電圧を一定の電圧に保とうとするためにパ
ルストランスＰＴＩに流れる電流が大きくなろうとする
。しかし、バイポーラトランジスタＱ９およびＱＩＯに
は、それぞれダイオードＤ１およびＤ２によってベース
電位が与えられており、そのため、それらのトランジス
タＱ９およびＱＩＯには成る値以上の電流は流れない。
このように、トランジスタＱ９およびＱＩＯに流れる電
流が制限されることにより、５．６Ω負荷時における出
力パルスの電圧が１５０ｍＶ以下に抑えられる。なお、
５０Ω負荷時および４００Ω負荷時には、これらのトラ
ンジスタＱ９およびＱ１０に流れる電流が少ないので、
上記の電流制限の機構は働かない。
流が制限されることにより、５．６Ω負荷時における出
力パルスの電圧が１５０ｍＶ以下に抑えられる。なお、
５０Ω負荷時および４００Ω負荷時には、これらのトラ
ンジスタＱ９およびＱ１０に流れる電流が少ないので、
上記の電流制限の機構は働かない。
また、入力信号■−をｒＨＪレベルにすると、出力端子
０１，０２からは逆方向のパルスが出力される。したが
って、このドライバ回路においては、正負両極性のパル
スを出力することができる。
０１，０２からは逆方向のパルスが出力される。したが
って、このドライバ回路においては、正負両極性のパル
スを出力することができる。
［発明が解決しようとする課題］
しかしながら、上記のドライバ回路はバイポーラトラン
ジスタにより構成されるので、このドライバ回路を他の
ディジタル回路とともにＬＳＩ化するためには、他のデ
ィジタル回路をバイポーラにより構成するか、あるいは
、高価なり１−ＣＭＯＳプロセス等の特殊プロセスを用
いてＭＯＳか−６＝ らなるディジタル回路とバイポーラからなるドライバ回
路とを混在させなければならない。大規模なディジタル
回路に関しては、０ＭＯ８により構成した方がコストが
安くなり、しかも高密度化および低消費電力化が可能に
なる。したがって、上記いずれの方法によってもドライ
バ回路を他のディジタル回路と共にＬＳＩ化するために
はコストが高くなるという問題がある。
ジスタにより構成されるので、このドライバ回路を他の
ディジタル回路とともにＬＳＩ化するためには、他のデ
ィジタル回路をバイポーラにより構成するか、あるいは
、高価なり１−ＣＭＯＳプロセス等の特殊プロセスを用
いてＭＯＳか−６＝ らなるディジタル回路とバイポーラからなるドライバ回
路とを混在させなければならない。大規模なディジタル
回路に関しては、０ＭＯ８により構成した方がコストが
安くなり、しかも高密度化および低消費電力化が可能に
なる。したがって、上記いずれの方法によってもドライ
バ回路を他のディジタル回路と共にＬＳＩ化するために
はコストが高くなるという問題がある。
また、ＣＣＩＴＴ勧告■、４３０のパルスマスクを満足
するドライバ回路の他の例が第１１図に示される。この
ドライバ回路は、１９８８ ＩＥＥＥ Ｉｎｔｅｒ
ｎａｔｉｏｎａｌ ５ｏｌｉｄ−３ｔａｔｅ Ｃ１
ｒｃｕｉｔｓ Ｃｏｎｆｅｒｅｎｃｅ ＤＩＧＥＳ
Ｔ ＯＦ ＴＥＣＨＮＩＣＡＬ ＰＡＰＥＲ８ｐ
ｐ、１０８−１０９． ｐ。
するドライバ回路の他の例が第１１図に示される。この
ドライバ回路は、１９８８ ＩＥＥＥ Ｉｎｔｅｒ
ｎａｔｉｏｎａｌ ５ｏｌｉｄ−３ｔａｔｅ Ｃ１
ｒｃｕｉｔｓ Ｃｏｎｆｅｒｅｎｃｅ ＤＩＧＥＳ
Ｔ ＯＦ ＴＥＣＨＮＩＣＡＬ ＰＡＰＥＲ８ｐ
ｐ、１０８−１０９． ｐ。
３１７に示されている。このドライバ回路は、２つの制
御可能な電流源Ｊ１およびＪ２、第１のカレントミラー
回路を構成するＭＯ８Ｉ−ランジスタＱ１１．Ｑ１２お
よび第２のカレントミラー回路を構成するＭＯＳ）ラン
ジスタＱ１３．Ｑ１４を含む。電流源Ｊ１に与える制御
信号または電流源Ｊ１２に与える制御信号に応じて、パ
ルストランスＴｘの２次側に接続される出力端子０１．
０２間にパルスが出力される。
御可能な電流源Ｊ１およびＪ２、第１のカレントミラー
回路を構成するＭＯ８Ｉ−ランジスタＱ１１．Ｑ１２お
よび第２のカレントミラー回路を構成するＭＯＳ）ラン
ジスタＱ１３．Ｑ１４を含む。電流源Ｊ１に与える制御
信号または電流源Ｊ１２に与える制御信号に応じて、パ
ルストランスＴｘの２次側に接続される出力端子０１．
０２間にパルスが出力される。
このドライバ回路においては、電流制御によりパルスの
電圧が調整される。そして、パルストランスＴｘに流れ
る電流は抵抗Ｒ６〜Ｒ８やＭＯＳトランジスタＱ１１〜
Ｑ１４の抵抗値により決定される。しかし、製造工程に
おいて、これらの素子の抵抗値を正確に所定の値に設定
するのは困難であると考えられる。また、これらの素子
の抵抗値は温度によっても変化する。したがって、調整
が必要となる。一般に、回路に流れる電流を正確に一定
に保つことは、電圧を正確に一定に保つことに比べて回
路技術上困難である。
電圧が調整される。そして、パルストランスＴｘに流れ
る電流は抵抗Ｒ６〜Ｒ８やＭＯＳトランジスタＱ１１〜
Ｑ１４の抵抗値により決定される。しかし、製造工程に
おいて、これらの素子の抵抗値を正確に所定の値に設定
するのは困難であると考えられる。また、これらの素子
の抵抗値は温度によっても変化する。したがって、調整
が必要となる。一般に、回路に流れる電流を正確に一定
に保つことは、電圧を正確に一定に保つことに比べて回
路技術上困難である。
この発明の目的は、出力負荷インピーダンスの変動に応
じて、それぞれの出力負荷インピーダンスに対して予め
定められた出力電圧を正確に出力することができ、かつ
ＣＭＯＳディジタル回路と低コストで混在可能なドライ
バ回路を得ることである。
じて、それぞれの出力負荷インピーダンスに対して予め
定められた出力電圧を正確に出力することができ、かつ
ＣＭＯＳディジタル回路と低コストで混在可能なドライ
バ回路を得ることである。
［課題を解決するための手段］
上記の目的を達成するためにこの発明に係るドライバ回
路は、１対の入力端子、１対の出力端子、変圧手段、第
１の比較手段、第１の電界効果素子、第２の比較手段、
および第２の電界効果素子を備えている。変圧手段は、
１対の入力端子に接続される１対の１次側端子および１
対の出力端子に接続される１対の２次側端子を有する。
路は、１対の入力端子、１対の出力端子、変圧手段、第
１の比較手段、第１の電界効果素子、第２の比較手段、
および第２の電界効果素子を備えている。変圧手段は、
１対の入力端子に接続される１対の１次側端子および１
対の出力端子に接続される１対の２次側端子を有する。
第１の比較手段は、１対の入力端子間の電圧を所定の第
１の基準電圧と比較し、それらの差に対応する出力電圧
を導出する。第１の電界効果素子は、第１の比較手段の
出力電圧を受ける制御端子を有し、１対の入力端子間の
電圧が第１の基準電圧と等しくなるように変圧手段に流
れる電流を制御する。第２の比較手段は、第１の比較手
段の出力電圧を所定の第２の基準電圧と比較し、それら
の差に対応する出力電圧を導出する。第２の電界効果素
子は、第２の比較手段の出力電圧を受ける制御端子を有
し、第１の比較手段の出力−圧の絶対値が所定の＝
９ − 値を越えないように制御する。
１の基準電圧と比較し、それらの差に対応する出力電圧
を導出する。第１の電界効果素子は、第１の比較手段の
出力電圧を受ける制御端子を有し、１対の入力端子間の
電圧が第１の基準電圧と等しくなるように変圧手段に流
れる電流を制御する。第２の比較手段は、第１の比較手
段の出力電圧を所定の第２の基準電圧と比較し、それら
の差に対応する出力電圧を導出する。第２の電界効果素
子は、第２の比較手段の出力電圧を受ける制御端子を有
し、第１の比較手段の出力−圧の絶対値が所定の＝
９ − 値を越えないように制御する。
［作用］
この発明に係るドライバ回路の第１の電界効果素子は、
第１の比較手段の出力電圧に応答して１対の入力端子間
の電圧が第１の基準電圧と等しくなるように変圧手段の
１次側に流れる電流を制御する。これにより、１対の出
力端子間に接続される負荷のインピーダンスが変動して
も、その出力端子間の電圧は一定に保たれる。
第１の比較手段の出力電圧に応答して１対の入力端子間
の電圧が第１の基準電圧と等しくなるように変圧手段の
１次側に流れる電流を制御する。これにより、１対の出
力端子間に接続される負荷のインピーダンスが変動して
も、その出力端子間の電圧は一定に保たれる。
また、負荷インピーダンスが低くなると、出力端子間の
電圧を一定に保とうとして変圧手段の１次側に流れる電
流も増加し、それにより、第１の比較手段の出力電圧も
増加する。しかし、負荷インピーダンスが一定の値より
も低くなると、第２の比較手段の出力電圧が所定の値を
越えないように第２の電界効果素子が制御するので、変
圧手段の１次側に流れる電流は一定の値を越えないよう
制限される。このため、出力端子間の電圧は一定の値を
越えないことになる。゛したがって、負荷インピーダン
スがある程度大きい場合には、出力型圧が予め定められ
た一定の電圧になるように制御され、負荷インピーダン
スが小さい場合には、出力電圧が予め定められた一定の
電圧を越えないように制御される。
電圧を一定に保とうとして変圧手段の１次側に流れる電
流も増加し、それにより、第１の比較手段の出力電圧も
増加する。しかし、負荷インピーダンスが一定の値より
も低くなると、第２の比較手段の出力電圧が所定の値を
越えないように第２の電界効果素子が制御するので、変
圧手段の１次側に流れる電流は一定の値を越えないよう
制限される。このため、出力端子間の電圧は一定の値を
越えないことになる。゛したがって、負荷インピーダン
スがある程度大きい場合には、出力型圧が予め定められ
た一定の電圧になるように制御され、負荷インピーダン
スが小さい場合には、出力電圧が予め定められた一定の
電圧を越えないように制御される。
なお、回路技術上、正確な基準電圧を発生させることは
容易であり、また電圧比は温度や電源電圧の変動に対し
ても一定にすることが可能である。
容易であり、また電圧比は温度や電源電圧の変動に対し
ても一定にすることが可能である。
この発明に係るドライバ回路においては、電圧比較によ
って出力端子間の電圧制御を行なっているので、電圧制
御が正確に行なわれる。
って出力端子間の電圧制御を行なっているので、電圧制
御が正確に行なわれる。
［実施例〕
以下、この発明の一実施例を図面を用いて説明する。
第１図は、この発明の一実施例によるドライバ回路の構
成を示す回路図である。
成を示す回路図である。
このドライバ回路は、演算増幅器からなる第１の比較器
１、演算増幅器からなる第２の比較器２、パルストラン
ス３、スイッチ素子４、Ｎチャネル型ＭＯ８ＦＥＴＭＩ
、Ｍ２．Ｍ５、およびＰチャネル型ＭＯ９ＦＥＴＭ３．
Ｍ４．Ｍ６を含む。Ｍ−１１＝ Ｏ８ＦＥＴＭＩはノードＮ１とノードＮ３との間に結合
され、そのゲートには入力信号■１＋が与えられる。Ｍ
Ｏ８ＦＥＴＭ２はノードＮ２とノードＮ３との間に結合
され、そのゲートには入力信号１１−が与えられる。Ｍ
Ｏ８ＦＥＴＭ３は電源電位ＶＯＯとノードＮ１との間に
結合され、そのゲートには入力信号Ｉ２−が与えられる
。ＭＯ８ＦＥＴＭ４は電源電位ＶＤＤとノードＮ２との
間に結合さされ、そのゲートには入力信号Ｉ２ヤが与え
られる。また、パルストランス３の１次側の端子は、そ
れぞれノードＮ１およびノードＮ２に接続されている。
１、演算増幅器からなる第２の比較器２、パルストラン
ス３、スイッチ素子４、Ｎチャネル型ＭＯ８ＦＥＴＭＩ
、Ｍ２．Ｍ５、およびＰチャネル型ＭＯ９ＦＥＴＭ３．
Ｍ４．Ｍ６を含む。Ｍ−１１＝ Ｏ８ＦＥＴＭＩはノードＮ１とノードＮ３との間に結合
され、そのゲートには入力信号■１＋が与えられる。Ｍ
Ｏ８ＦＥＴＭ２はノードＮ２とノードＮ３との間に結合
され、そのゲートには入力信号１１−が与えられる。Ｍ
Ｏ８ＦＥＴＭ３は電源電位ＶＯＯとノードＮ１との間に
結合され、そのゲートには入力信号Ｉ２−が与えられる
。ＭＯ８ＦＥＴＭ４は電源電位ＶＤＤとノードＮ２との
間に結合さされ、そのゲートには入力信号Ｉ２ヤが与え
られる。また、パルストランス３の１次側の端子は、そ
れぞれノードＮ１およびノードＮ２に接続されている。
パルストランス３の２次側の端子はそれぞれ出力端子０
１および０２に接続されている。パルストランス３の巻
数比はｎ：１である。スイッチ素子４の端子ａはノード
Ｎ１に接続され、端子すはノードＮ２に接続されている
。
１および０２に接続されている。パルストランス３の巻
数比はｎ：１である。スイッチ素子４の端子ａはノード
Ｎ１に接続され、端子すはノードＮ２に接続されている
。
第１の比較器１の非反転入力端子にはスイッチ素子４の
切換端子Ｃから被制御電圧Ｖｒが与えられ、反転入力端
子には第１の基準電圧Ｖｒｅｆ１が与えられる。第２の
比較器２の反転入力端子には第１の比較器１の出力電圧
ｖＧが与えられ、非反転入力端子には第２の基準電圧Ｖ
ｒｅｆ２が与えられる。さらに、ＭＯ８ＦＥＴＭ５はノ
ードＮ３と接地電位との間に接続され、そのゲートには
第１の比較器１の出力電圧ｖＧが与えられる。ＭＯ８Ｆ
ＥＴＭ６は第１の比較器１の出力端子と接地電位との間
に結合され、そのゲートには第２の比較器２の出力電圧
が与えられる。ディジタル制御回路５は、制御入力に応
答して上記の４つの入力信号ＩＩ＋、１１ 、Ｉ２＋
、Ｉ２−を出力するものである。基準電圧発生回路６は
、第１の基準電圧Ｖｒｅｆ、および第２の基準電圧Ｖｒ
ｅｆ２を発生するものである。
切換端子Ｃから被制御電圧Ｖｒが与えられ、反転入力端
子には第１の基準電圧Ｖｒｅｆ１が与えられる。第２の
比較器２の反転入力端子には第１の比較器１の出力電圧
ｖＧが与えられ、非反転入力端子には第２の基準電圧Ｖ
ｒｅｆ２が与えられる。さらに、ＭＯ８ＦＥＴＭ５はノ
ードＮ３と接地電位との間に接続され、そのゲートには
第１の比較器１の出力電圧ｖＧが与えられる。ＭＯ８Ｆ
ＥＴＭ６は第１の比較器１の出力端子と接地電位との間
に結合され、そのゲートには第２の比較器２の出力電圧
が与えられる。ディジタル制御回路５は、制御入力に応
答して上記の４つの入力信号ＩＩ＋、１１ 、Ｉ２＋
、Ｉ２−を出力するものである。基準電圧発生回路６は
、第１の基準電圧Ｖｒｅｆ、および第２の基準電圧Ｖｒ
ｅｆ２を発生するものである。
次に、このドライバ回路の動作について説明する。入力
信号１１＋およびＩ２−がｒＨＪレベルでありかつ入力
信号１１−および工２＋がｒＬＪレベルであるときには
、ＭＯ８ＦＥＴＭＩおよびＭ４がオンし、電流が電源電
位ＶＤＤからＭＯ８ＦＥＴＭ４、パルストランス３、Ｍ
Ｏ８ＦＥＴＭ１およびＭＯ３ＦＥＴＭ５を経由して接地
電位に流れる。これにより、出力端子０１，０２間に正
のパルスが出力される。
信号１１＋およびＩ２−がｒＨＪレベルでありかつ入力
信号１１−および工２＋がｒＬＪレベルであるときには
、ＭＯ８ＦＥＴＭＩおよびＭ４がオンし、電流が電源電
位ＶＤＤからＭＯ８ＦＥＴＭ４、パルストランス３、Ｍ
Ｏ８ＦＥＴＭ１およびＭＯ３ＦＥＴＭ５を経由して接地
電位に流れる。これにより、出力端子０１，０２間に正
のパルスが出力される。
逆に、入力信号１１−およびＩ２＋がｒＨＪレベルであ
りかつ入力信号１１＋およびＩ２−がｒＬＪレベルであ
るときには、ＭＯ８ＦＥＴＭ２およびＭ３がオンし、電
流が電源電位ＶＤＤからＭＯ８ＦＥＴＭ３、パルストラ
ンス３、ＭＯ８ＦＥＴＭ２およびＭＯ８ＦＥＴＭ５を経
由して接地電位に流れる。これにより、出力端子０１，
０２間に負のパルスが出力される。このように、このド
ライバ回路は、正負両極性のパルスを出力することがで
きる。
りかつ入力信号１１＋およびＩ２−がｒＬＪレベルであ
るときには、ＭＯ８ＦＥＴＭ２およびＭ３がオンし、電
流が電源電位ＶＤＤからＭＯ８ＦＥＴＭ３、パルストラ
ンス３、ＭＯ８ＦＥＴＭ２およびＭＯ８ＦＥＴＭ５を経
由して接地電位に流れる。これにより、出力端子０１，
０２間に負のパルスが出力される。このように、このド
ライバ回路は、正負両極性のパルスを出力することがで
きる。
スイッチ素子４、第１の比較器１、第２の比較器２、お
よびＭＯ３ＦＥＴＭ６が制御系を構成している。この制
御系は、正負両方のパルスに対して共通に用いられ、正
負のパルスをバランス良く発生させるために有利な構成
となっている。スイッチ素子４は、正のパルスを出力す
る場合には端子ａの側に切換えられ、負のパルスを出力
する場合には端子すの側に切換えられる。
よびＭＯ３ＦＥＴＭ６が制御系を構成している。この制
御系は、正負両方のパルスに対して共通に用いられ、正
負のパルスをバランス良く発生させるために有利な構成
となっている。スイッチ素子４は、正のパルスを出力す
る場合には端子ａの側に切換えられ、負のパルスを出力
する場合には端子すの側に切換えられる。
次に、この制御系による出力パルスの高さの制御につい
て説明する。なお、ここでは、正のパルスが出力される
場合について説明する。
て説明する。なお、ここでは、正のパルスが出力される
場合について説明する。
パルストランス３の巻線比がｎ：１であるので、出力端
子０１，０２間に出力されるパルスの高さのｎ倍がノー
ドＮ２の電位ｖ２とノードＮ１の電位ｖ１の差になって
いる。正のパルスを出力する場合は、Ｖ２＞Ｖｌとなる
。ＭＯＳＦＥＴＭ４のオン抵抗が十分小さいとすると、
ノードＮ２の電位ｖ２は電源電位ＶＤＤと等しくなる。
子０１，０２間に出力されるパルスの高さのｎ倍がノー
ドＮ２の電位ｖ２とノードＮ１の電位ｖ１の差になって
いる。正のパルスを出力する場合は、Ｖ２＞Ｖｌとなる
。ＭＯＳＦＥＴＭ４のオン抵抗が十分小さいとすると、
ノードＮ２の電位ｖ２は電源電位ＶＤＤと等しくなる。
したがって、パルストランス３の１次側に印加される電
圧は、 Ｖ２−Ｖ１＝Ｖｏｏ Ｖｌ と考えられる。ここで、所望の出力電圧をｖ８ｘｐとす
ると、この出力電圧ｖｅｘＰと（Ｖｏ ｏ−Ｖｌ）／ｎ
とが等しくなるように制御すればよい。
圧は、 Ｖ２−Ｖ１＝Ｖｏｏ Ｖｌ と考えられる。ここで、所望の出力電圧をｖ８ｘｐとす
ると、この出力電圧ｖｅｘＰと（Ｖｏ ｏ−Ｖｌ）／ｎ
とが等しくなるように制御すればよい。
（ＶｏＤ−Ｖｌ）／ｎを出力電圧ｖｅｘｐと比較し、（
Ｖｏｏ Ｖｌ）／ｎの方が大きいならば電流を減少さ
せ、（Ｖｏ ｏ−Ｖｌ）／ｎの方が小さいならば電流を
増大させる。この電流制御を行なうのが第１の比較器１
である。
Ｖｏｏ Ｖｌ）／ｎの方が大きいならば電流を減少さ
せ、（Ｖｏ ｏ−Ｖｌ）／ｎの方が小さいならば電流を
増大させる。この電流制御を行なうのが第１の比較器１
である。
正のパルスを出力する場合にはスイッチ素子４は端子ａ
の側に切換えられているので、Ｖ ｒ −Ｖｌとなり、
第１の比較器１の非反転入力端子にはノードＮ１の電位
ｖ１が与えられる。Ｖｌ＞Ｖｒｅｆｌであれば第１の比
較器１の出力電圧すなわちＭＯ８ＦＥＴＭ５のゲート電
圧ＶＧは高くなる。
の側に切換えられているので、Ｖ ｒ −Ｖｌとなり、
第１の比較器１の非反転入力端子にはノードＮ１の電位
ｖ１が与えられる。Ｖｌ＞Ｖｒｅｆｌであれば第１の比
較器１の出力電圧すなわちＭＯ８ＦＥＴＭ５のゲート電
圧ＶＧは高くなる。
これにより、パルストランス３の１次側にはより多くの
電流が流れるようになる。逆に、ｖｌくＶｒｅｆ、であ
れば第１の比較器１の出力電圧ｖＧは低くなり、パルス
トランス３の１次側に流れる電流が少なくなる。このよ
うにして、Ｖｌ＝Ｖｒｅｆ、となるようにパルストラン
ス３に流れる電流が制御される。そこで、第１の基準電
圧Ｖｒｅｆ、を Ｖｒｅｆ、−ｖ、ｏ ＶｅＸｐ ’ｎとなるように設
定しておけば、 Ｖｌ−Ｖｒｅｆ、 悶ｖＤＤ Ｖｅｘｌｌ”ｎＶＤＯ
Ｖｌ−Ｖ２ ｘｐ ６ｎ ｖ２−■１′＝、Ｖ８ｘρ φｎ ６°、（Ｖ２ Ｖｌ）／ｎ＝Ｖｅ ｘ ｐとなり、出
力パルスの高さがＶ、ｘ ｐとなるように制御される。
電流が流れるようになる。逆に、ｖｌくＶｒｅｆ、であ
れば第１の比較器１の出力電圧ｖＧは低くなり、パルス
トランス３の１次側に流れる電流が少なくなる。このよ
うにして、Ｖｌ＝Ｖｒｅｆ、となるようにパルストラン
ス３に流れる電流が制御される。そこで、第１の基準電
圧Ｖｒｅｆ、を Ｖｒｅｆ、−ｖ、ｏ ＶｅＸｐ ’ｎとなるように設
定しておけば、 Ｖｌ−Ｖｒｅｆ、 悶ｖＤＤ Ｖｅｘｌｌ”ｎＶＤＯ
Ｖｌ−Ｖ２ ｘｐ ６ｎ ｖ２−■１′＝、Ｖ８ｘρ φｎ ６°、（Ｖ２ Ｖｌ）／ｎ＝Ｖｅ ｘ ｐとなり、出
力パルスの高さがＶ、ｘ ｐとなるように制御される。
なお、負のパルスを出力する場合にはＶｒ−Ｖ２となる
点が異なるだけで制御方法は上記の場合と同様である。
点が異なるだけで制御方法は上記の場合と同様である。
上記のようにして、たとえば５０Ω負荷時および４００
Ω負荷時の出力パルスの高さを７５０ｍＶに制御するこ
とができる。
Ω負荷時の出力パルスの高さを７５０ｍＶに制御するこ
とができる。
次に、負荷がたとえば５．６Ωのように小さくなると、
出力電圧を一定に保とうとしてパルストランス３に流れ
る電流が増加しようとする。しかし、５゜６Ω負荷時に
は、出力パルスの高さが１５０ｍＶ以下になるように規
定されているので、電流の増加を阻止する必要がある。
出力電圧を一定に保とうとしてパルストランス３に流れ
る電流が増加しようとする。しかし、５゜６Ω負荷時に
は、出力パルスの高さが１５０ｍＶ以下になるように規
定されているので、電流の増加を阻止する必要がある。
低負荷時に出力パルスの高さを一定値以下に制御するの
が第２の比較器２である。
が第２の比較器２である。
第２の比較器２は第１の比較器１の出力電圧ＶＧを第２
の基準電圧ｖｒｅｆ２と比較する。ｖＧ＜Ｖｒｅｆ２の
ときには第２の比較器２の出力型圧は高く、ＭＯ８ＦＥ
ＴＭ６はオフしている。ＶＧ＞Ｖｒｅｆ２のときには第
２の比較器２の出力電圧は低くなり、ＭＯ８ＦＥＴＭ６
はオンし、第１の比較器１の出力電圧すなわちＭＯ８Ｆ
ＥＴＭ５のゲート電圧ｖＧを下げるように働く。このよ
うにして、出力電圧ｖＧが第２の基準電圧Ｖｒｅｆ２以
上にならないように制御される。このため、ＭＯ８ＦＥ
ＴＭ５に流れ得る電流は第２の基準電圧Ｖｒｅｆ２によ
り制御されることになり、負荷が小さい場合にパルスの
高さがある値以上にならないように制御される。
の基準電圧ｖｒｅｆ２と比較する。ｖＧ＜Ｖｒｅｆ２の
ときには第２の比較器２の出力型圧は高く、ＭＯ８ＦＥ
ＴＭ６はオフしている。ＶＧ＞Ｖｒｅｆ２のときには第
２の比較器２の出力電圧は低くなり、ＭＯ８ＦＥＴＭ６
はオンし、第１の比較器１の出力電圧すなわちＭＯ８Ｆ
ＥＴＭ５のゲート電圧ｖＧを下げるように働く。このよ
うにして、出力電圧ｖＧが第２の基準電圧Ｖｒｅｆ２以
上にならないように制御される。このため、ＭＯ８ＦＥ
ＴＭ５に流れ得る電流は第２の基準電圧Ｖｒｅｆ２によ
り制御されることになり、負荷が小さい場合にパルスの
高さがある値以上にならないように制御される。
以上のように、負荷がある程度大きい場合には第１の比
較器１の働きによって出力パルスの高さが一定に調整さ
れ、負荷が小さい場合には第２の比較器２の働きによっ
て出力パルスの高さが一定値を越えないように制限され
る。これにより、前述のＣＣＩＴＴ勧告１．４３０に定
められるパルスマスクを満たすドライバ回路が実現され
る。
較器１の働きによって出力パルスの高さが一定に調整さ
れ、負荷が小さい場合には第２の比較器２の働きによっ
て出力パルスの高さが一定値を越えないように制限され
る。これにより、前述のＣＣＩＴＴ勧告１．４３０に定
められるパルスマスクを満たすドライバ回路が実現され
る。
なお、第１゛の基準電圧Ｖｒｅｆ、を調整することによ
り出力パルスの高さを調整することができ、また、第２
の基準電圧Ｖｒｅｆ２を調整することにより出力電流の
制限値を変更することができる。
り出力パルスの高さを調整することができ、また、第２
の基準電圧Ｖｒｅｆ２を調整することにより出力電流の
制限値を変更することができる。
第２図は、第１図に示される第１の比較器１の回路構成
を示す図である。
を示す図である。
この第１の比較器１は、Ｐチャネル型ＭＯ８ＦＥＴＱ３
１〜Ｑ３６およびＮチャネル型ＭＯ８ＦＥＴＱ３７〜Ｑ
４２からなるＣＭＯ８回路により構成されている。ＭＯ
ＳＦＥＴＱ３７のゲートに被制御電圧Ｖｒが与えられ、
ＭＯＳＦＥＴＱ４１のゲートには第１の基準電圧Ｖｒｅ
ｆ’ｌが与えられ、ＭＯＳＦＥＴＱ３５とＭＯＳＦＥＴ
Ｑ４０との接続点から出力電圧ｖＧが導出される。
１〜Ｑ３６およびＮチャネル型ＭＯ８ＦＥＴＱ３７〜Ｑ
４２からなるＣＭＯ８回路により構成されている。ＭＯ
ＳＦＥＴＱ３７のゲートに被制御電圧Ｖｒが与えられ、
ＭＯＳＦＥＴＱ４１のゲートには第１の基準電圧Ｖｒｅ
ｆ’ｌが与えられ、ＭＯＳＦＥＴＱ３５とＭＯＳＦＥＴ
Ｑ４０との接続点から出力電圧ｖＧが導出される。
なお、この第１の比較器１においては、ＭＯＳＦＥＴＱ
３１．Ｑ３２．Ｑ３５．Ｑ３６のゲートには制御信号φ
０が与えられる。この制御信号φＯは通常は接地レベル
となっているが、スタンバイ時にＶＤＤ レベルにされ
ることにより電源電位ＶＤＤから接地電位に流れる電流
が遮断される。
３１．Ｑ３２．Ｑ３５．Ｑ３６のゲートには制御信号φ
０が与えられる。この制御信号φＯは通常は接地レベル
となっているが、スタンバイ時にＶＤＤ レベルにされ
ることにより電源電位ＶＤＤから接地電位に流れる電流
が遮断される。
これにより電流消費の節減か図られる。
第３図は、第１図に示される第２の比較器２の回路構成
を示す図である。
を示す図である。
この第２の比較器２は、Ｐチャネル型ＭＯ８ＦＥＴＱ４
３．Ｑ４４およびＮチャネル型ＭＯ８ＦＥＴＱ４５〜Ｑ
４７からなるＣＭＯ８回路により構成されている。ＭＯ
ＳＦＥＴＱ４５のゲートには第１の比較器１の出力電圧
ｖＧが与えられ、ＭＯＳＦＥＴＱ４６のゲートには第２
の基準電圧Ｖｒｅｆ２が与えられ、ＭＯＳＦＥＴＱ４３
とＭＣｌ５ＦＥＴＱ４５との接続点から出力電圧が導出
される。ＭＯＳＦＥＴＱ４７のゲートには制御信号φ１
が与えられる。この制御信号φ１は通常はＶ００レベル
となっているが、スタンバイ時に接地レベルにされるこ
とにより消費電流の節減が図られる。
３．Ｑ４４およびＮチャネル型ＭＯ８ＦＥＴＱ４５〜Ｑ
４７からなるＣＭＯ８回路により構成されている。ＭＯ
ＳＦＥＴＱ４５のゲートには第１の比較器１の出力電圧
ｖＧが与えられ、ＭＯＳＦＥＴＱ４６のゲートには第２
の基準電圧Ｖｒｅｆ２が与えられ、ＭＯＳＦＥＴＱ４３
とＭＣｌ５ＦＥＴＱ４５との接続点から出力電圧が導出
される。ＭＯＳＦＥＴＱ４７のゲートには制御信号φ１
が与えられる。この制御信号φ１は通常はＶ００レベル
となっているが、スタンバイ時に接地レベルにされるこ
とにより消費電流の節減が図られる。
第４図は、第１図に示されるスイッチ素子４の回路構成
を示す図である。
を示す図である。
このスイッチ素子４は、Ｎチャネル型ＭＯ８ＦＥＴＱ４
８．Ｑ４９およびＰチャネル型ＭＯ８ＦＥＴＱ５０．Ｑ
５１からなるＣＭＯ３回路により構成されている。ＭＯ
ＳＦＥＴＱ４８のゲートには入力信号ｒ１＋が与えられ
、ＭＯＳＦＥＴＱ５０のゲートにはその反転信号■１＋
が与えられる。
８．Ｑ４９およびＰチャネル型ＭＯ８ＦＥＴＱ５０．Ｑ
５１からなるＣＭＯ３回路により構成されている。ＭＯ
ＳＦＥＴＱ４８のゲートには入力信号ｒ１＋が与えられ
、ＭＯＳＦＥＴＱ５０のゲートにはその反転信号■１＋
が与えられる。
ＭＯＳＦＥＴＱ４９のゲートには入力信号Ｉ １’が与
えられ、ＭＯＳＦＥＴＱ５１のゲートにはその反転信号
■］−が与えられる。入力信号１１＋が「Ｈ」レベルの
ときには端子ａが端子Ｃに接続される。入力信号１１−
がｒＨＪレベルのときには端子すが端子Ｃに接続される
。
えられ、ＭＯＳＦＥＴＱ５１のゲートにはその反転信号
■］−が与えられる。入力信号１１＋が「Ｈ」レベルの
ときには端子ａが端子Ｃに接続される。入力信号１１−
がｒＨＪレベルのときには端子すが端子Ｃに接続される
。
第５図は、第１図に示されるディジタル制御回路５の回
路構成を示す図である。
路構成を示す図である。
このディジタル制御回路５は、インバータ６１〜７５、
ＮＡＮＤゲートグー〜７９、Ｐチャネル型ＭＯ３）ラン
ジスタＱ６１〜Ｑ６４およびＮチャネル型ＭＯＳトラン
ジスタＱ６５〜Ｑ６８からなるＣＭＯ３回路により構成
されている。インバータ６１には正パルス出力信号ＡＭ
Ｉ Ｘ １が与えられ、インバータ６２には負パルス
出力信号ＡＭＩＸ２が与えられる。インバータ７２には
タロツク信号ＣＬＫが与えられ、インバータ７４にはス
タンバイ信号５ＴＤＢＹが与えられる。スタンバ＝ ２
１− イモード時には、スタンバイ信号５ＴＤＢＹがｒＨＪレ
ベルになる。
ＮＡＮＤゲートグー〜７９、Ｐチャネル型ＭＯ３）ラン
ジスタＱ６１〜Ｑ６４およびＮチャネル型ＭＯＳトラン
ジスタＱ６５〜Ｑ６８からなるＣＭＯ３回路により構成
されている。インバータ６１には正パルス出力信号ＡＭ
Ｉ Ｘ １が与えられ、インバータ６２には負パルス
出力信号ＡＭＩＸ２が与えられる。インバータ７２には
タロツク信号ＣＬＫが与えられ、インバータ７４にはス
タンバイ信号５ＴＤＢＹが与えられる。スタンバ＝ ２
１− イモード時には、スタンバイ信号５ＴＤＢＹがｒＨＪレ
ベルになる。
インバータ６４からＭＯＳＦＥＴＭＩへの入力信号１１
＋が出力され、インバータ６３からＭＯＳＦＥＴＭ２へ
の入力信号■１−が出力される。
＋が出力され、インバータ６３からＭＯＳＦＥＴＭ２へ
の入力信号■１−が出力される。
また、インバータ６６からＭＯＳＦＥＴＭ３への入力信
号■２−が出力され、インバータ６５からＭＯＳＦＥＴ
Ｍ４への入力信号Ｉ２＋が出力される。インバータ７３
からクロック信号ＣＬＫと同相の制御信号φ３が出力さ
れ、インバータ７２からクロック信号ＣＬＫと逆相の制
御信号φ４が出力される。インバータ７５からスタンバ
イ信号５ＴＤＢＹと同相の制御信号φ０が制され、イン
バータ７４からスタンバイ信号５ＴＤＢＹと逆相の制御
信号φ１が出力される。
号■２−が出力され、インバータ６５からＭＯＳＦＥＴ
Ｍ４への入力信号Ｉ２＋が出力される。インバータ７３
からクロック信号ＣＬＫと同相の制御信号φ３が出力さ
れ、インバータ７２からクロック信号ＣＬＫと逆相の制
御信号φ４が出力される。インバータ７５からスタンバ
イ信号５ＴＤＢＹと同相の制御信号φ０が制され、イン
バータ７４からスタンバイ信号５ＴＤＢＹと逆相の制御
信号φ１が出力される。
次に、このディジタル制御回路５の動作を第６図のタイ
ミングチャートを参照しながら説明する。
ミングチャートを参照しながら説明する。
正パルス出力信号ＡＭＩＸＩがｒＨＪレベル、負パルス
出力信号ＡＭＩＸ２がｒＬＪレベルのときには、入力信
号■１＋および■２−がｒＨＪレベルとなり、入力信号
工１−およびＩ２＋がｒＬＪレベルとなる。これにより
、ＭＯ８ＦＥＴＭＩおよびＭ４がオンし、ＭＯ８ＦＥＴ
Ｍ２およびＭ３がオフし、出力端子０１，０２間には正
のパルスが出力される。逆に、正パルス型信号ＡＭＩＸ
ＩがｒＬＪレベル、負パルス出力信号ＡＭＩＸ２がｒＨ
Ｊレベルのときには、入力信号１１−およびＩ２＋がｒ
ＨＪレベルとなり、入力信号１１＋およびＩ２−がｒＬ
Ｊレベルとなる。これにより、ＭＯ８ＦＥＴＭ２および
Ｍ３がオンし、ＭＯ８ＦＥＴＭ１およびＭ４がオフし、
出力端子０１，０２間には負のパルスが出力される。
出力信号ＡＭＩＸ２がｒＬＪレベルのときには、入力信
号■１＋および■２−がｒＨＪレベルとなり、入力信号
工１−およびＩ２＋がｒＬＪレベルとなる。これにより
、ＭＯ８ＦＥＴＭＩおよびＭ４がオンし、ＭＯ８ＦＥＴ
Ｍ２およびＭ３がオフし、出力端子０１，０２間には正
のパルスが出力される。逆に、正パルス型信号ＡＭＩＸ
ＩがｒＬＪレベル、負パルス出力信号ＡＭＩＸ２がｒＨ
Ｊレベルのときには、入力信号１１−およびＩ２＋がｒ
ＨＪレベルとなり、入力信号１１＋およびＩ２−がｒＬ
Ｊレベルとなる。これにより、ＭＯ８ＦＥＴＭ２および
Ｍ３がオンし、ＭＯ８ＦＥＴＭ１およびＭ４がオフし、
出力端子０１，０２間には負のパルスが出力される。
だたし正パルス出力信号ＡＭＩＸＩおよび負パルス出力
信号ＡＭＩＸ２が共にｒＬＪレベルのときには、入力信
号１１＋および１１−がｒＬＪレベル、入力信号Ｉ２＋
およびＩ２−がｒＨＪレベルとなり、ＭＯ３ＦＥＴＭＩ
〜Ｍ４がすべてオフする。これにより、出力端子０１，
０２間は高インピーダンス状態になる。このため、パル
スを導出しない端末装置が他の端末装置に影響を与える
ことはない。
信号ＡＭＩＸ２が共にｒＬＪレベルのときには、入力信
号１１＋および１１−がｒＬＪレベル、入力信号Ｉ２＋
およびＩ２−がｒＨＪレベルとなり、ＭＯ３ＦＥＴＭＩ
〜Ｍ４がすべてオフする。これにより、出力端子０１，
０２間は高インピーダンス状態になる。このため、パル
スを導出しない端末装置が他の端末装置に影響を与える
ことはない。
ところで、パルスを出力している状態から、すべてのＭ
Ｏ８ＦＥＴＭＩ〜Ｍ４がオフする状態に突然移行すると
、一般に、パルスの終端にアンダーシュートが発生する
。第５図のディジタル制御回路５においては、このアン
ダーシュートの発生を防止するために、遅延回路部６０
が設けられている。これにより、入力信号■１＋および
ＩｆがｒＬＪレベルに立下がってＭＯ８ＦＥＴＭＩおよ
びＭ２がオフした後、入力信号Ｉ２ヤおよびＩ２−がク
ロック信号ＣＬＫの１周期分子の期間だけｒＬＪレベル
に立下がる。このため、ＭＯ８ＦＥＴＭ３およびＭ４は
Ｔの期間オンし、その後オフし、これによってアンダー
シュートの発生が防止される。
Ｏ８ＦＥＴＭＩ〜Ｍ４がオフする状態に突然移行すると
、一般に、パルスの終端にアンダーシュートが発生する
。第５図のディジタル制御回路５においては、このアン
ダーシュートの発生を防止するために、遅延回路部６０
が設けられている。これにより、入力信号■１＋および
ＩｆがｒＬＪレベルに立下がってＭＯ８ＦＥＴＭＩおよ
びＭ２がオフした後、入力信号Ｉ２ヤおよびＩ２−がク
ロック信号ＣＬＫの１周期分子の期間だけｒＬＪレベル
に立下がる。このため、ＭＯ８ＦＥＴＭ３およびＭ４は
Ｔの期間オンし、その後オフし、これによってアンダー
シュートの発生が防止される。
なお、上記実施例においては正負両方のパルスを発生す
ることができるように構成されているが、正あるいは負
のいずれか一方のパルスのみを発生すればよい場合には
、ＭＯ８ＦＥＴＭＩ、Ｍ４の組またはＭＯ８ＦＥＴＭ２
．Ｍ３の組のいずれか一方およびスイッチ素子４は必要
ない。この場合、第１の比較器１の非反転入力端子はノ
ードＮ１およびＮ２のうち電位の低い方に接続する。
ることができるように構成されているが、正あるいは負
のいずれか一方のパルスのみを発生すればよい場合には
、ＭＯ８ＦＥＴＭＩ、Ｍ４の組またはＭＯ８ＦＥＴＭ２
．Ｍ３の組のいずれか一方およびスイッチ素子４は必要
ない。この場合、第１の比較器１の非反転入力端子はノ
ードＮ１およびＮ２のうち電位の低い方に接続する。
また、上記実施例においては、パルストランス３の１次
側に印加される電圧Ｖ２−ＶｌをＶＤＤ−Ｖｌで近似し
ているが、さらに正確性が要求される場合には、第７図
に示す回路を用いればよい。
側に印加される電圧Ｖ２−ＶｌをＶＤＤ−Ｖｌで近似し
ているが、さらに正確性が要求される場合には、第７図
に示す回路を用いればよい。
第７図において、正パルスを出力する場合には、スイッ
チ素子４を実線で示されるように切換える。
チ素子４を実線で示されるように切換える。
これにより、ノードＮ１の電位ｖ１は抵抗Ｒ１２を介し
て演算増幅器６の反転入力端子に与えられ、ノードＮ２
の電位ｖ２は抵抗Ｒ１１を介して演算増幅器６の非反転
入力端子に与えられる。また、負パルスを出力する場合
には、スイッチ素子４を破線で示されるように切換える
。これにより、Ｎ１の電位Ｖ１は抵抗Ｒ１１を介して演
算増幅器６の非反転入力端子に与えられ、ノードＮ２の
電位■２は抵抗Ｒ１２を介して演算増幅器６の反転入力
端子に与えられる。演算増幅器６から出力される被制御
電圧ＶｒはＶｌ−Ｖ２になる。
て演算増幅器６の反転入力端子に与えられ、ノードＮ２
の電位ｖ２は抵抗Ｒ１１を介して演算増幅器６の非反転
入力端子に与えられる。また、負パルスを出力する場合
には、スイッチ素子４を破線で示されるように切換える
。これにより、Ｎ１の電位Ｖ１は抵抗Ｒ１１を介して演
算増幅器６の非反転入力端子に与えられ、ノードＮ２の
電位■２は抵抗Ｒ１２を介して演算増幅器６の反転入力
端子に与えられる。演算増幅器６から出力される被制御
電圧ＶｒはＶｌ−Ｖ２になる。
＝ ２５−
このように、第１図のドライバ回路は、第２図〜第５図
のＣＭＯ３回路により構成することができる。したがっ
て、上記実施例のドライバ回路は他のＣＭＯＳディジタ
ル回路と低コストで混在可能となる。
のＣＭＯ３回路により構成することができる。したがっ
て、上記実施例のドライバ回路は他のＣＭＯＳディジタ
ル回路と低コストで混在可能となる。
［発明の効果コ
以上のようにこの発明によれば、出力端子間に接続され
る負荷インピーダンスが変動しても出力電圧が予め定め
られた一定の電圧に保たれ、かつ出力負荷インピーダン
スが一定の値以下になった場合には出力電圧が予め定め
られた電圧を越えないように制御される。また、この発
明のドライバ回路は２つの比較手段と２つの電界効果素
子によって構成されるのでＣＭＯ８回路により構成する
ことができ、他のディジタルＣＭＯ８回路との混在が低
コストにより実現される。さらに、電圧比較により出力
電圧の調整を行なっているので、温度変化、電源電圧の
変動に影響されず正確な電圧調整が可能となり、トリミ
ングも不要である。
る負荷インピーダンスが変動しても出力電圧が予め定め
られた一定の電圧に保たれ、かつ出力負荷インピーダン
スが一定の値以下になった場合には出力電圧が予め定め
られた電圧を越えないように制御される。また、この発
明のドライバ回路は２つの比較手段と２つの電界効果素
子によって構成されるのでＣＭＯ８回路により構成する
ことができ、他のディジタルＣＭＯ８回路との混在が低
コストにより実現される。さらに、電圧比較により出力
電圧の調整を行なっているので、温度変化、電源電圧の
変動に影響されず正確な電圧調整が可能となり、トリミ
ングも不要である。
第１図はこの発明の一実施例によるドライバ回路の回路
構成を示す図である。第２図は第１図に示される第１の
比較器の回路構成を示す図である。 第３図は第１図に示される第２の比較器の回路構成を示
す図である。第４図は第１図に示されるスイッチ素子の
回路構成を示す図である。第５図は第１図に示されるデ
ィジタル制御回路の回路構成を示す図である。第６図は
第５図に示されるディジタル制御回路の動作を説明する
ためのタイミングチャートである。第７図は第１図に示
されるスイッチ素子およびその周辺部の変更例を示す図
である。第８図はｌ５ＤＮの基本インターフェイスの構
成を示す図である。第９Ａ図および第９Ｂ図はＣＣＩＴ
Ｔ勧告１．４３０による出力パルス・マスク図であり、
第９Ａ図は５０Ω負荷時のパルスマスクを示し、第９Ｂ
図は４００Ω負荷時のパルスマスクを示している。第１
０図は従来のドライバ回路の一例の構成を示す図である
。第１１図は従来のドライバ回路の他の例の構成を示す
図である。 図において、１は第１の比較器、２は第２の比較器、３
はパルストランス、４はスイッチ素子、５はディジタル
制御回路、６は基準電圧発生回路、Ｍｌ、Ｍ２．Ｍ５は
Ｎチャネル型ＭＯ８ＦＥＴ。 Ｍ３．Ｍ４．Ｍ６はＰチャネル型ＭＯ８ＦＥＴである。 なお、各図中、同一符号は同一または相当部分を示す。
構成を示す図である。第２図は第１図に示される第１の
比較器の回路構成を示す図である。 第３図は第１図に示される第２の比較器の回路構成を示
す図である。第４図は第１図に示されるスイッチ素子の
回路構成を示す図である。第５図は第１図に示されるデ
ィジタル制御回路の回路構成を示す図である。第６図は
第５図に示されるディジタル制御回路の動作を説明する
ためのタイミングチャートである。第７図は第１図に示
されるスイッチ素子およびその周辺部の変更例を示す図
である。第８図はｌ５ＤＮの基本インターフェイスの構
成を示す図である。第９Ａ図および第９Ｂ図はＣＣＩＴ
Ｔ勧告１．４３０による出力パルス・マスク図であり、
第９Ａ図は５０Ω負荷時のパルスマスクを示し、第９Ｂ
図は４００Ω負荷時のパルスマスクを示している。第１
０図は従来のドライバ回路の一例の構成を示す図である
。第１１図は従来のドライバ回路の他の例の構成を示す
図である。 図において、１は第１の比較器、２は第２の比較器、３
はパルストランス、４はスイッチ素子、５はディジタル
制御回路、６は基準電圧発生回路、Ｍｌ、Ｍ２．Ｍ５は
Ｎチャネル型ＭＯ８ＦＥＴ。 Ｍ３．Ｍ４．Ｍ６はＰチャネル型ＭＯ８ＦＥＴである。 なお、各図中、同一符号は同一または相当部分を示す。
Claims (1)
- 【特許請求の範囲】 １対の入力端子、 １対の出力端子、 前記１対の入力端子に接続される１対の１次側端子およ
び前記１対の出力端子に接続される１対の２次側端子を
有する変圧手段、 前記１対の入力端子間の電圧を所定の第１の基準電圧と
比較しそれらの差に対応する出力電圧を導出する第１の
比較手段、 前記第１の比較手段の前記出力電圧を受ける制御端子を
有し、前記１対の入力端子間の電圧が前記第１の基準電
圧と等しくなるように前記変圧手段に流れる電流を制御
する第１の電界効果素子、前記第１の比較手段の前記出
力電圧を所定の第２の基準電圧と比較しそれらの差に対
応する出力電圧を導出する第２の比較手段、および 前記第２の比較手段の前記出力電圧を受ける制御端子を
有し、前記第１の比較手段の前記出力電圧の絶対値が所
定の値を越えないように制御する第２の電界効果素子を
備えた、ドライバ回路。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63052047A JPH01226213A (ja) | 1988-03-04 | 1988-03-04 | ドライバ回路 |
| US07/318,284 US4972517A (en) | 1988-03-04 | 1989-03-03 | Driver circuit receiving input voltage and providing corresponding output voltage |
| DE3906927A DE3906927A1 (de) | 1988-03-04 | 1989-03-03 | Treiberschaltung |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63052047A JPH01226213A (ja) | 1988-03-04 | 1988-03-04 | ドライバ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01226213A true JPH01226213A (ja) | 1989-09-08 |
Family
ID=12903902
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63052047A Pending JPH01226213A (ja) | 1988-03-04 | 1988-03-04 | ドライバ回路 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US4972517A (ja) |
| JP (1) | JPH01226213A (ja) |
| DE (1) | DE3906927A1 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08214032A (ja) * | 1993-03-09 | 1996-08-20 | Internatl Business Mach Corp <Ibm> | 電力低下保護機能を有するシングルポートのネットワーク・ノード・トランシーバ |
| US7795931B2 (en) | 2007-12-17 | 2010-09-14 | Seiko Epson Corporation | Operational comparator, differential output circuit, and semiconductor integrated circuit |
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| IT1232421B (it) * | 1989-07-26 | 1992-02-17 | Cselt Centro Studi Lab Telecom | Sistema automatico per l adattamento dell impedenza d uscita di cir cuiti di pilotaggio veloci in tecnologia cmos |
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| US5164960A (en) * | 1990-02-15 | 1992-11-17 | Advanced Micro Devices Inc. | Medium attachment unit for use with twisted pair local area network |
| US5257287A (en) * | 1990-02-15 | 1993-10-26 | Advanced Micro Devices, Inc. | Automatic polarity detection and correction method and apparatus employing linkpulses |
| US5263049A (en) * | 1990-02-15 | 1993-11-16 | Advanced Micro Devices Inc. | Method and apparatus for CMOS differential drive having a rapid turn off |
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| US5283482A (en) * | 1992-07-06 | 1994-02-01 | Ncr Corporation | CMOS circuit for receiving ECL signals |
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| DE3342735A1 (de) * | 1982-11-26 | 1984-05-30 | Tokyo Shibaura Denki K.K., Kawasaki, Kanagawa | Impedanzwandlerschaltung |
| GB2133946B (en) * | 1983-01-14 | 1986-02-26 | Itt Ind Ltd | Memory output circuit |
| JPS60134651A (ja) * | 1983-12-23 | 1985-07-17 | Fujitsu Ltd | 差動信号ドライバ |
| JPH0644705B2 (ja) * | 1984-07-20 | 1994-06-08 | 株式会社日立製作所 | 半導体回路 |
| US4788458A (en) * | 1987-07-15 | 1988-11-29 | Rockwell International Corporation | Two wire interface circuit |
-
1988
- 1988-03-04 JP JP63052047A patent/JPH01226213A/ja active Pending
-
1989
- 1989-03-03 US US07/318,284 patent/US4972517A/en not_active Expired - Fee Related
- 1989-03-03 DE DE3906927A patent/DE3906927A1/de active Granted
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Also Published As
| Publication number | Publication date |
|---|---|
| US4972517A (en) | 1990-11-20 |
| DE3906927A1 (de) | 1989-09-14 |
| DE3906927C2 (ja) | 1991-04-25 |
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