JP4876987B2 - 受信回路 - Google Patents

Description

本発明は、受信回路に関するものである。

近年の通信速度の高速化に伴い、通信回路における終端抵抗にもより高い精度が要求されている。通信回路に適用される終端抵抗の例としては、特許文献１に開示されたものがある。図５は、特許文献１に示された終端回路の構成を示す回路図である。この終端回路１００は、信号ライン１０１を終端するための回路であり、終端抵抗部１０２と、参照抵抗部１０３とを備えている。終端抵抗部１０２は、信号ライン１０１と接地電位線との間に直列に接続された固定抵抗１０２ａ、及び可変抵抗としてのＦＥＴ１０２ｂによって構成されている。また、参照抵抗部１０３は、電源電位線Ｖ_ＤＤと接地電位線との間に直列に接続された固定抵抗１０３ａ、及び可変抵抗としてのＦＥＴ１０３ｂによって構成されており、参照抵抗部１０３と接地電位線との間には定電流源１０４が接続されている。そして、参照抵抗部１０３と定電流源１０４との間の電位がオペアンプ１０５へ入力され、参照電圧Ｖ_ＲＥＦとの差がＦＥＴ１０２ｂ及び１０３ｂのゲートへ入力される。この終端回路１００においては、オペアンプ１０５を含む帰還回路の作用により、参照抵抗部１０３の抵抗値が所定値に近づくようＦＥＴ１０３ｂのゲート電圧が制御され、このゲート電圧と同じ電圧がＦＥＴ１０２ｂのゲートへ入力されることにより、終端抵抗部１０２の抵抗値が上記所定値に近づく。

なお、上記回路と同様の構成を有する終端回路が、特許文献２に開示されている。
米国特許出願公開第２００２／０１４５４４３号明細書 特表平９−５０９８０６号公報

しかしながら、図５に示す終端回路１００の構成では、次の理由により終端抵抗の精度が抑えられてしまう。すなわち、終端回路１００においては、オペアンプ１０５を含む帰還回路に終端抵抗部１０２が含まれていない。従って、製造誤差等によって固定抵抗１０２ａ及び１０３ａの抵抗値またはＦＥＴ１０２ｂ及び１０３ｂの抵抗値が互いに一致しないことにより、或いは信号ライン１０１の電圧変動により、終端抵抗部１０２の抵抗値の精度が低下してしまう。

本発明は、上記した問題点を鑑みてなされたものであり、精度の高い終端回路を備える受信回路を提供することを目的とする。

上記した課題を解決するために、本発明による受信回路は、差動信号を受信する受信回路であって、差動信号の正相信号を受ける第１の端子及び逆相信号を受ける第２の端子と、第１の端子と第２の端子との間に直列に接続された第１及び第２の抵抗と、一方の電流端子が第１の端子に接続され、他方の電流端子が第１の定電位線に接続された第１のトランジスタと、一方の電流端子が第２の端子に接続され、他方の電流端子が第１の定電位線に接続された第２のトランジスタと、第１の定電位線とは電位が異なる第２の定電位線と第１及び第２の抵抗の相互接続点との間に接続された定電流源と、第１及び第２のトランジスタの各制御端子に、相互接続点の電位が所定電位に近づくような制御電圧を提供する制御電圧生成部とを備えることを特徴とする。

上記受信回路では、第１のトランジスタが一方の信号ライン（第１の端子）の終端抵抗として機能しており、第２のトランジスタが他方の信号ライン（第２の端子）の終端抵抗として機能しており、第１及び第２の抵抗が信号ライン間の終端抵抗となっている。この受信回路においては、第１のトランジスタ及び第１の抵抗からなる直列抵抗成分と、第２のトランジスタ及び第２の抵抗からなる直列抵抗成分とが、第１の定電位線と相互接続点との間で並列に接続されている。従って、この並列抵抗回路に定電流源による電流が流れる際の電圧降下に相当する電位が、相互接続点の電位となる。すなわち、相互接続点の電位は、第１及び第２のトランジスタの電流端子間の抵抗値を含む終端抵抗値を反映した値となる。上記受信回路では、この相互接続点の電位が所定電位に近づくように制御電圧生成部が第１及び第２のトランジスタへ制御電圧を提供するので、第１及び第２のトランジスタそれぞれの電流端子間の抵抗値を含む終端抵抗値が或る所定値に精度良く制御される。このように、上記受信回路によれば、トランジスタや抵抗素子の誤差、或いは信号ラインの電圧変動に関わらず、精度が高い終端回路を実現することができる。

また、受信回路は、第１及び第２のトランジスタのそれぞれに直列接続された第３及び第４の抵抗を更に備えることを特徴としてもよい。これにより、一方の信号ライン（第１の端子）の終端抵抗が第１のトランジスタ及び第３の抵抗によって構成され、他方の信号ライン（第２の端子）の終端抵抗が第２のトランジスタ及び第４の抵抗によって構成されるので、終端抵抗値の可変幅を更に狭くして終端抵抗値をより高精度に制御できる。

また、受信回路は、第１の定電位線が正の電源電位線であり、第２の定電位線が接地電位線であることを特徴としてもよい。或いは、第１の定電位線が接地電位線であり、第２の定電位線が正の電源電位線であることを特徴としてもよい。この何れかの構成によって、上記受信回路を好適に実現できる。

本発明によれば、精度の高い終端回路を備える受信回路を提供できる。

以下、添付図面を参照しながら本発明による受信回路の実施の形態を詳細に説明する。なお、図面の説明において同一の要素には同一の符号を付し、重複する説明を省略する。

（第１の実施の形態）
図１は、本発明に係る受信回路の第１実施形態の構成を示す回路図である。同図に示す受信回路１ａは、差動信号ＳＤを受信する回路であって、差動信号ＳＤのうち正相信号ＳＰを外部から受信する第１の端子２と、差動信号ＳＤのうち逆相信号ＳＮを外部から受信する第２の端子３と、正相信号ＳＰ及び逆相信号ＳＮを増幅して受信信号Ｓｉｎを生成する増幅器４と、端子２及び増幅器４を互いに結ぶ信号ライン５、並びに端子３及び増幅器４を互いに結ぶ信号ライン６を終端するための終端回路７とを備える。なお、本実施形態の受信回路１ａは、一つのＩＣチップ内に集積されることが好ましい。

終端回路７は、第１の抵抗１１ａ、第２の抵抗１１ｂ、第３の抵抗１１ｃ、及び第４の抵抗１１ｄと、トランジスタ１２ａ及び１２ｂと、定電流源１３と、制御電圧生成部１４とを有する。抵抗１１ａ〜１１ｄは、例えばＩＣチップ内に形成されたシート抵抗によって構成されている。

抵抗１１ａ及び１１ｂは、第１の端子２と第２の端子３との間（本実施形態では、信号ライン５と信号ライン６との間）に直列に接続されており、第１の端子２と第２の端子３との間の終端抵抗として機能する。抵抗１１ａ及び１１ｂの抵抗値は、互いに同じ値となっている。従って、抵抗１１ａ及び１１ｂの相互接続点Ａにおける電位Ｖｍｏｎは、第１の端子２及び第２の端子３の中間の電位となる。なお、第１の端子２及び第２の端子３へ入力されるのが差動信号ＳＤ（正相信号ＳＰ、逆相信号ＳＮ）なので、相互接続点Ａの電位Ｖｍｏｎは差動信号ＳＤの状態には殆ど影響されない。

トランジスタ１２ａは、本実施形態における第１のトランジスタであり、第１の端子２と第１の定電位線（正の電源電位線Ｖｃｃ）との間の可変終端抵抗素子として設けられている。具体的には、トランジスタ１２ａの一方の電流端子（ドレイン）は信号ライン５に接続されており、他方の電流端子（ソース）は電源電位線Ｖｃｃに接続されている。本実施形態では抵抗１１ｃがトランジスタ１２ａに対し直列に接続されており、トランジスタ１２ａの一方の電流端子（ドレイン）は抵抗１１ｃを介して信号ライン５に接続されている。従って、第１の端子２は、トランジスタ１２ａ及び抵抗１１ｃによって終端される。

トランジスタ１２ｂは、本実施形態における第２のトランジスタであり、第２の端子３と第１の定電位線（正の電源電位線Ｖｃｃ）との間の可変終端抵抗素子として設けられている。具体的には、トランジスタ１２ｂの一方の電流端子（ドレイン）は信号ライン６に接続されている。また、トランジスタ１２ｂの他方の電流端子（ソース）は電源電位線Ｖｃｃに接続されており、トランジスタ１２ａの他方の電流端子（ソース）と共通電位となっている。本実施形態では、抵抗１１ｃと等しい抵抗値を有する抵抗１１ｄがトランジスタ１２ｂに対し直列に接続されており、トランジスタ１２ｂの一方の電流端子（ドレイン）は抵抗１１ｄを介して信号ライン６に接続されている。従って、第２の端子３は、トランジスタ１２ｂ及び抵抗１１ｄによって終端される。

トランジスタ１２ａ及び１２ｂは、そのゲート長やゲート幅といった寸法が互いに等しくなるようにＩＣチップ内に形成されている。また、図１にはトランジスタ１２ａ，１２ｂとしてｎチャネルＭＯＳ型ＦＥＴを図示しているが、他のタイプのＦＥＴやバイポーラトランジスタを代わりに用いてもよい。また、抵抗１１ｃ及び１１ｄは、トランジスタ１２ａ及び１２ｂの他方の電流端子（ソース）側に接続されてもよい。

定電流源１３は、電源電位線Ｖｃｃとは電位が異なる第２の定電位線（本実施形態では接地電位線ＧＮＤ）と抵抗１１ａ及び１１ｂの相互接続点Ａとの間に接続されており、接地電位線ＧＮＤと相互接続点Ａとの間に所定の大きさの定電流Ｉ１を流す。本実施形態の終端回路７においては、トランジスタ１２ａ、抵抗１１ａ及び１１ｃからなる直列抵抗成分と、トランジスタ１２ｂ、抵抗１１ｂ及び１１ｄからなる直列抵抗成分とが、電源電位線Ｖｃｃと相互接続点Ａとの間で並列に接続されており、これらの直列抵抗成分の抵抗値は実質的に等しく設定されている。従って、トランジスタ１２ａ、抵抗１１ａ及び１１ｃを流れる電流Ｉ２の大きさ、並びにトランジスタ１２ｂ、抵抗１１ｂ及び１１ｄを流れる電流Ｉ３の大きさは、それぞれ定電流Ｉ１の１／２となる。なお、定電流Ｉ１の大きさは、受信回路１ａの温度や電源電圧Ｖｃｃの大きさに依らず一定であることが好ましい。

制御電圧生成部１４は、トランジスタ１２ａ及び１２ｂの各制御端子（ゲート）に制御電圧Ｖｇを提供する。制御電圧生成部１４は、抵抗１１ａ及び１１ｂの相互接続点Ａの電位Ｖｍｏｎを入力し、この電位Ｖｍｏｎが所定電位に近づくように制御電圧Ｖｇを生成する。本実施形態の制御電圧生成部１４は、差動増幅器１５を含む。差動増幅器１５の非反転入力端は相互接続点Ａに接続されており、反転入力端は参照電圧Ｖｒｅｆを発生する定電圧源１６に接続されている。差動増幅器１５は、相互接続点Ａの電位Ｖｍｏｎと参照電圧Ｖｒｅｆとの電位差を増幅し、制御電圧Ｖｇとしてトランジスタ１２ａ及び１２ｂへ出力する。トランジスタ１２ａ及び１２ｂのドレイン−ソース間抵抗は、この制御電圧Ｖｇが高くなると減少し、低くなると増加する。

以上の構成を備える受信回路１ａの作用及び効果について説明する。いま、第１の端子２と第２の端子３との間を終端する抵抗１１ａ及び１１ｂの抵抗値をそれぞれＲａｂ／２とし、トランジスタ１２ａ及び抵抗１１ｃからなる直列抵抗値をＲａｃとし、トランジスタ１２ｂ及び抵抗１１ｄからなる直列抵抗値をＲｂｃ（＝Ｒａｃ）とする。この場合、相互接続点Ａと電源電位線Ｖｃｃとの間の抵抗値Ｒｘは、

と表される。

端子２，３へ入力される信号が差動信号であれば相互接続点Ａは仮想接地点となるので、相互接続点Ａの電位Ｖｍｏｎに対する受信信号の影響は殆ど無い。従って、トランジスタ１２ａ及び抵抗１１ａ，１１ｃを流れる電流Ｉ２、並びにトランジスタ１２ｂ及び抵抗１１ｂ，１１ｄを流れる電流Ｉ３による電圧降下によって相互接続点Ａの電位Ｖｍｏｎが定まる。換言すれば、相互接続点Ａの電位Ｖｍｏｎは、トランジスタ１２ａ，１２ｂの電流端子間（ソース−ドレイン間）の抵抗値を反映した値となる。終端回路７においては、この電位Ｖｍｏｎと参照電圧Ｖｒｅｆとの差を差動増幅器１５により増幅し、差動増幅器１５の出力を制御電圧Ｖｇとしてトランジスタ１２ａ，１２ｂの制御端子（ゲート）に帰還させることによって、抵抗値Ｒａｃ，Ｒｂｃの自動制御を実現している。

参照電圧Ｖｒｅｆは、電源電位線Ｖｃｃの電位から目標電圧Ｖｔｇｔを差し引いた電圧を供給する。目標電圧Ｖｔｇｔは、抵抗値Ｒｘ及び定電流Ｉ１の積とほぼ同値になるよう設定される。

ここで、終端回路７による終端抵抗値Ｒｄｉｆｆは、Δ−Ｙ変換公式から

と表される。抵抗値のプロセス変動率（製造誤差）をａ（例えば０．７≦ａ≦１．３、変動無しのとき１．０）とおき、抵抗値Ｒａｃ及びＲｄｉｆｆにプロセス変動を加味した値をそれぞれＲａｃ_２及びＲｄｉｆｆ_２とすると、（２）式は、

となる。本実施形態の終端回路７においては、差動増幅器１５による帰還制御によって、抵抗値Ｒｘがプロセス変動に依らず一定となるように制御される。従って、Ｒａｃ_２は、

と表される。（４）式を（３）式に代入すると、

となる。なお、（５）式からわかるように、或る抵抗値Ｒｄｉｆｆ_２を実現するための抵抗値Ｒａｂ及びＲｘの組み合わせは複数存在する。従って、例えば差動伝送における一般的な特性インピーダンスである１００Ωに抵抗値Ｒｄｉｆｆ_２を設定する場合においても、抵抗値Ｒａｂ及びＲｘの任意の組み合わせによってその抵抗値を実現できる。

図２は、プロセス変動を加味した差動入力抵抗値（終端抵抗値）Ｒｄｉｆｆ_２と、プロセス変動率ａとの関係（（５）式参照）を示している。図２において、グラフＧ１はＲａｂ＝２００［Ω］、Ｒｘ＝１００［Ω］としたものであり、グラフＧ２はＲａｂ＝２０４［Ω］、Ｒｘ＝１０２［Ω］としたものであり、グラフＧ３はＲａｂ＝１５０［Ω］、Ｒｘ＝１１２．５［Ω］としたものである。なお、グラフＧ４は、比較のため、集積回路のシート抵抗のみで終端抵抗を構成した場合を示している。

グラフＧ１〜Ｇ３を参照すると、グラフＧ４と比較してプロセス変動による終端抵抗値の変動幅が効果的に狭められていることがわかる。すなわち、グラフＧ１の場合、０．７≦ａ≦１．３のプロセス変動に対して終端抵抗値の変動幅が設計値（１００Ω）の１０％以下であり、プロセス変動による終端抵抗値の変動が極めて効果的に抑えられている。また、グラフＧ２の場合、０．７≦ａ≦１．３のプロセス変動に対して終端抵抗値の変動範囲が１０２Ωを頂点として変化しており、プロセス変動がゼロの場合に終端抵抗値が誤差を含んでしまうが、終端抵抗値の変動幅に関してはグラフＧ１と同様に小さく抑えられている。また、グラフＧ３の場合、グラフＧ１及びＧ２の場合と比較してその効果は小さいが、従来型（グラフＧ４）と比較して終端抵抗値の変動幅を小さく抑えることができる。

また、図３は、受信回路１ａにおけるリターンロス［ｄＢ］とプロセス変動率ａとの関係を示している。図３において、グラフＧ５〜Ｇ８は、それぞれ図２のグラフＧ１〜Ｇ４に対応している。なお、リターンロスＬＯＳＳ［ｄＢ］は、次の（６）式によって算出される。（６）式において、Ｚ０は特性インピーダンスであり、Ｚｉは実際の終端抵抗値（図２における縦軸の値）である。

図３に示すように、グラフＧ６の場合（すなわちＲａｂ＝２０４［Ω］、Ｒｘ＝１０２［Ω］）では、０．８≦ａ≦１．２のプロセス変動に対してほぼ−４０ｄＢ以下のリターンロスを確保できることがわかる。また、グラフＧ５（Ｒａｂ＝２００［Ω］、Ｒｘ＝１００［Ω］）の場合、及びグラフＧ７の場合（Ｒａｂ＝１５０［Ω］、Ｒｘ＝１１２．５［Ω］）においても、従来型（グラフＧ８）と比較してリターンロスが少なくとも０．７≦ａ≦１．３の範囲で低下していることがわかる。

本実施形態の受信回路１ａの作用効果を端的に述べると、以下のとおりである。受信回路１ａにおいては、相互接続点Ａの電位Ｖｍｏｎが、トランジスタ１２ａの電流端子間（ソース−ドレイン間）抵抗、及び抵抗１１ａ，１１ｃからなる直列抵抗値と、トランジスタ１２ｂの電流端子間抵抗、及び抵抗１１ｂ，１１ｄからなる直列抵抗値とを反映した値となる。受信回路１ａでは、この電位Ｖｍｏｎが所定電位に近づくように制御電圧生成部１４（差動増幅器１５）がトランジスタ１２ａ，１２ｂへ制御電圧Ｖｇを提供するので、トランジスタ１２ａ，１２ｂの電流端子間の抵抗値が制御され、上記した直列抵抗値が或る所定値に精度良く制御される。このように、本実施形態の受信回路１ａによれば、図５に示した回路とは異なり終端抵抗部分が帰還回路に含まれるので、トランジスタや抵抗素子の誤差、或いは信号ラインの電圧変動に関わらず、精度が高い終端回路７を実現することができる。

また、本実施形態のように、終端回路７は、トランジスタ１２ａ，１２ｂのそれぞれに直列接続された抵抗１１ｃ，１１ｄを備えることが好ましい。これにより、第１の端子２の終端抵抗がトランジスタ１２ａ及び抵抗１１ｃによって構成され、第２の端子３の終端抵抗がトランジスタ１２ｂ及び抵抗１１ｄによって構成されるので、終端抵抗値の可変幅を更に狭くして終端抵抗値をより高精度に制御できる。

なお、終端回路７の高周波特性に関しては、トランジスタ１２ａ，１２ｂの寸法に依存する。Ｒｘを１００Ω、Ｒａｂを２００Ωに設定した場合、Ｒａｃ及びＲｂｃはそれぞれ１００Ωとなるが、プロセス変動に対するトランジスタ１２ａ，１２ｂの抵抗値の制御範囲を考慮してＲａｃ，Ｒｂｃの１／２の抵抗値をトランジスタ１２ａ，１２ｂに割り当てた場合、トランジスタ１２ａ，１２ｂに要求される電流端子間抵抗は５０Ωとなる。これに対し、図５に示した終端回路１００は片相終端回路なので、同様の終端条件（差動で１００Ω、片相で５０Ω）を実現しようとした場合、同様に５０Ωの１／２の抵抗値をトランジスタに割り当てると、トランジスタに要求される電流端子間抵抗は２５Ωとなり、更に小さくなってしまう。

ここで、例えばＭＯＳ型ＦＥＴの深い三極管領域における電流端子間抵抗値Ｒｍｏｓは、

と表される。（７）式において、μは電子の移動度、Ｃ_ＯＸはゲート絶縁層の容量、Ｗはゲート幅、Ｌはゲート長、Ｖｇｓはゲート−ソース間電圧、ＶｔｈはＭＯＳ型ＦＥＴのしきい値電圧である。（７）式より、電流端子間抵抗値を小さくする為には、Ｗ／Ｌを大きくする必要がある（プロセス条件は同一）。しかしながら、Ｗ／Ｌを大きくすると各端子における寄生容量が大きくなってしまい、高周波特性を劣化させることとなる。このことから、本実施形態の終端回路７は、図５に示した従来の終端回路１００と比較して高周波特性に優れており、受信回路１ａに特に好適であることがわかる。

（第２の実施の形態）
図４は、本発明に係る受信回路の第２実施形態の構成を示す回路図である。同図に示す受信回路１ｂは、第１の端子２及び第２の端子３、増幅器４、及び終端回路８を備える。なお、これらのうち、終端回路８を除く他の構成については上記第１実施形態と同様なので詳細な説明を省略する。

終端回路８は、第１実施形態と同様に構成された第１の抵抗１１ａ及び第２の抵抗１１ｂを有する。また、終端回路８は、第１実施形態とは異なる構成の第３の抵抗１１ｅ及び第４の抵抗１１ｆ、トランジスタ１２ｃ及び１２ｄ、定電流源１７、並びに制御電圧生成部１８を有する。

トランジスタ１２ｃは、本実施形態における第１のトランジスタであり、第１の端子２と第１の定電位線（本実施形態では接地電位線ＧＮＤが第１の定電位線となっている）との間の可変終端抵抗素子として設けられている。具体的には、トランジスタ１２ｃの一方の電流端子（ソース）は信号ライン５に接続されており、他方の電流端子（ドレイン）は接地電位線ＧＮＤに接続されている。本実施形態では抵抗１１ｅがトランジスタ１２ｃに対し直列に接続されており、トランジスタ１２ｃの他方の電流端子（ドレイン）は抵抗１１ｅを介して接地電位線ＧＮＤに接続されている。従って、第１の端子２は、トランジスタ１２ｃ及び抵抗１１ｅによって終端される。

トランジスタ１２ｄは、本実施形態における第２のトランジスタであり、第２の端子３と第１の定電位線（接地電位線ＧＮＤ）との間の可変終端抵抗素子として設けられている。具体的には、トランジスタ１２ｄの一方の電流端子（ソース）は信号ライン６に接続されており、他方の電流端子（ドレイン）は接地電位線ＧＮＤに接続されている。本実施形態では、抵抗１１ｅと等しい抵抗値を有する抵抗１１ｆがトランジスタ１２ｄに対し直列に接続されており、トランジスタ１２ｄの他方の電流端子（ドレイン）は抵抗１１ｆを介して接地電位線ＧＮＤに接続されている。従って、第２の端子３は、トランジスタ１２ｄ及び抵抗１１ｆによって終端される。

なお、トランジスタ１２ｃ及び１２ｄは、そのゲート長やゲート幅といった寸法が互いに等しくなるようにＩＣチップ内に形成されている。また、図４にはトランジスタ１２ｃ，１２ｄとしてｎチャネルＭＯＳ型ＦＥＴを図示しているが、他のタイプのＦＥＴやバイポーラトランジスタを代わりに用いてもよい。また、抵抗１１ｅ及び１１ｄは、トランジスタ１２ｃ及び１２ｄの一方の電流端子（ソース）側に接続されてもよい。

定電流源１７は、接地電位線ＧＮＤとは電位が異なる第２の定電位線（本実施形態では正の電源電位線Ｖｃｃ）と相互接続点Ａとの間に接続されており、電源電位線Ｖｃｃと相互接続点Ａとの間に所定の大きさの定電流Ｉ４を流す。本実施形態の終端回路８においては、トランジスタ１２ｃ、抵抗１１ａ及び１１ｅからなる直列抵抗成分と、トランジスタ１２ｄ、抵抗１１ｂ及び１１ｆからなる直列抵抗成分とが、相互接続点Ａと接地電位線ＧＮＤとの間で並列に接続されており、これらの直列抵抗成分の抵抗値は実質的に等しく設定されている。従って、トランジスタ１２ｃ、抵抗１１ａ及び１１ｅを流れる電流Ｉ５の大きさ、並びにトランジスタ１２ｄ、抵抗１１ｂ及び１１ｆを流れる電流Ｉ６の大きさは、それぞれ定電流Ｉ４の１／２となる。なお、定電流Ｉ４の大きさは、受信回路１ｂの温度や電源電圧Ｖｃｃの大きさに依らず一定であることが好ましい。

制御電圧生成部１８は、トランジスタ１２ｃ及び１２ｄの各制御端子（ゲート）に制御電圧Ｖｇを提供する。制御電圧生成部１８は、相互接続点Ａの電位Ｖｍｏｎを入力し、この電位Ｖｍｏｎが所定電位に近づくように制御電圧Ｖｇを生成する。本実施形態の制御電圧生成部１８は、差動増幅器１９を含む。差動増幅器１９の非反転入力端は相互接続点Ａに接続されており、反転入力端は参照電圧Ｖｒｅｆを発生する定電圧源２０に接続されている。差動増幅器１９は、相互接続点Ａの電位Ｖｍｏｎと参照電圧Ｖｒｅｆとの電位差を増幅し、制御電圧Ｖｇとしてトランジスタ１２ｃ及び１２ｄへ出力する。トランジスタ１２ｃ及び１２ｄのドレイン−ソース間抵抗は、この制御電圧Ｖｇが高くなると減少し、低くなると増加する。

本実施形態の受信回路１ｂの作用効果について説明する。受信回路１ｂにおいては、トランジスタ１２ｃ及び抵抗１１ｅが第１の端子２の終端抵抗として機能しており、トランジスタ１２ｄ及び抵抗１１ｆが第２の端子３の終端抵抗として機能している。この受信回路１ｂにおいては、トランジスタ１２ｃ、抵抗１１ａ及び１１ｅからなる直列抵抗成分と、トランジスタ１２ｄ、抵抗１１ｂ及び１１ｆからなる直列抵抗成分とが、第１の定電位線（接地電位線ＧＮＤ）と相互接続点Ａとの間で並列に接続されている。従って、この並列抵抗回路に定電流Ｉ４が流れる際の電圧降下に相当する電位が、相互接続点Ａの電位Ｖｍｏｎとなる。

すなわち、相互接続点Ａの電位Ｖｍｏｎは、トランジスタ１２ｃの電流端子間（ソース−ドレイン間）抵抗、及び抵抗１１ａ，１１ｅからなる直列抵抗値と、トランジスタ１２ｄの電流端子間抵抗、及び抵抗１１ｂ，１１ｆからなる直列抵抗値とを反映した値となる。受信回路１ｂでは、この電位Ｖｍｏｎが所定電位に近づくように制御電圧生成部１８（差動増幅器１９）がトランジスタ１２ｃ，１２ｄへ制御電圧Ｖｇを提供するので、トランジスタ１２ｃ，１２ｄの電流端子間の抵抗値が制御され、上記した直列抵抗値が或る所定値に精度良く制御される。このように、本実施形態の受信回路１ｂによれば、終端抵抗部分が帰還回路に含まれるので、トランジスタや抵抗素子の誤差、或いは信号ラインの電圧変動に関わらず、精度が高い終端回路８を実現することができる。

本発明による受信回路は、上記した実施形態に限られるものではなく、他に様々な変形が可能である。例えば、上記実施形態においては第１及び第２の定電位線をそれぞれ電源電位線及び接地電位線（またはその逆）としているが、互いに電位が異なる定電位線であれば、これらに限られるものではない。また、上記実施形態において、第１及び第２のトランジスタ、第１〜第４の抵抗等は一つのＩＣチップ内に形成されると説明したが、本発明において、これらは個別の部品として存在してもよい。

図１は、本発明に係る受信回路の第１実施形態の構成を示す回路図である。 図２は、プロセス変動を加味した差動入力抵抗値（終端抵抗値）と、プロセス変動率との関係を示している。 図３は、受信回路におけるリターンロスとプロセス変動率との関係を示している。 図４は、本発明に係る受信回路の第２実施形態の構成を示す回路図である。 図５は、特許文献１に示された終端回路の構成を示す回路図である。

符号の説明

１ａ，１ｂ…受信回路、２…第１の端子、３…第２の端子、４…増幅器、５，６…信号ライン、７，８…終端回路、１１ａ〜１１ｆ…抵抗、１２ａ〜１２ｄ…トランジスタ、１３，１７…定電流源、１４，１８…制御電圧生成部、１５，１９…差動増幅器、１６，２０…定電圧源、Ａ…相互接続点、ＳＤ…差動信号、ＳＮ…逆相信号、ＳＰ…正相信号、Ｖｇ…制御電圧。

Claims (4)

1. 差動信号を受信する受信回路であって、
   前記差動信号の正相信号を受ける第１の端子及び逆相信号を受ける第２の端子と、
   前記第１の端子と前記第２の端子との間に直列に接続され互いに等しい抵抗値を有する第１及び第２の抵抗と、
   一方の電流端子が前記第１の端子に接続され、他方の電流端子が第１の定電位線に接続された第１のトランジスタと、
   一方の電流端子が前記第２の端子に接続され、他方の電流端子が前記第１の定電位線に接続された第２のトランジスタと、
   前記第１の定電位線とは電位が異なる第２の定電位線と前記第１及び第２の抵抗の相互接続点との間に接続された定電流源と、
   前記第１及び第２のトランジスタの各制御端子に、前記相互接続点の電位が所定電位に近づくような制御電圧を提供する制御電圧生成部と
   を備え、
   前記所定電位は、前記第１のトランジスタ及び前記第２のトランジスタの動作抵抗Ｒｘと、前記第１及び前記第２の抵抗が直列に接続された時の抵抗値Ｒａｂとが、以下の式
   

   

   （ａ×Ｒａｂは、前記第１の抵抗及び前記第２の抵抗の各抵抗値がプロセス変動を受けた時の抵抗値であり、ａはプロセス変動率である。Ｒｄｉｆｆ _２ は、前記プロセス変動を加味した前記受信回路の終端抵抗値である。）を満足するように設定されることを特徴とする、受信回路。
2. 前記第１及び第２のトランジスタのそれぞれに直列接続された第３及び第４の抵抗を更に備えることを特徴とする、請求項１に記載の受信回路。
3. 前記第１の定電位線が正の電源電位線であり、前記第２の定電位線が接地電位線であり、前記第１及び第２のトランジスタがｎチャネルＭＯＳ型ＦＥＴであることを特徴とする、請求項１または２に記載の受信回路。
4. 前記第１の定電位線が接地電位線であり、前記第２の定電位線が正の電源電位線であり、前記第１及び第２のトランジスタがｎチャネルとは異なるタイプのＭＯＳ型ＦＥＴであることを特徴とする、請求項１または２に記載の受信回路。

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