JP2009171338A - 減衰補償回路 - Google Patents

Abstract

【課題】増幅器の利得がばらつくのを抑えること。増幅器の帯域が制限されるのを防ぐこと。増幅器の小型化を図ること。
【解決手段】減衰補償回路は、検知器および安定器７を備える。検知器は、増幅器の入力端子に接続された容量に対応するダミー容量を有し、そのダミー容量をダミー信号が通過する際の減衰量を検知することによって、増幅対象の信号が増幅器に接続された前記容量を通過する際の減衰量を検知する。安定器は、二つのダミー増幅器７１，７２を有し、これら二つのダミー増幅器の入力電圧に、検知器により検知された減衰量に対応する電圧差を設ける。そして、安定器は、二つのダミー増幅器の入力電圧差とダミー増幅器の利得の積が二つのダミー増幅器の出力電圧差に等しくなるように、ダミー増幅器の利得を設定するバイアス電圧を制御し、そのバイアス電圧を増幅器に供給する。
【選択図】図６

Description

この発明は、増幅器の減衰を補償する減衰補償回路に関する。

従来、ＭＯＳＦＥＴを用いた増幅装置において、増幅利得の変動を抑圧する基準電流・電圧回路が公知である。この基準電流・電圧回路は、第１ＭＯＳＦＥＴと、このＦＥＴとほぼ同じ特性で、ソースとドレインのうち、何れか一方に基準抵抗が接続された第２のＭＯＳＦＥＴを有し、これらのＭＯＳＦＥＴのソース同士、または、第１のＭＯＳＦＥＴのソースと第２のＭＯＳＦＥＴのソースに接続した基準抵抗を共通接続するとともに、これらのＭＯＳＦＥＴに流れる電流比率が予め設定された値を保ち、かつ、第１のＭＯＳＦＥＴのゲート−ソース間電圧と第２のＭＯＳＦＥＴのゲート−ソース間電圧の差電圧とほぼ同じ電位が、基準抵抗の両端に印加するようにこれらのＭＯＳＦＥＴを流れる電流の合成電流を制御する制御手段を設け、制御した合成電流を基準電流として、および上記共通接続としたこれらのＭＯＳＦＥＴのソース側端子に現れる電圧を基準電圧として使用するように構成されている（例えば、下記特許文献１参照。）。

また、容量を介して増幅器に増幅対象の信号が入力する構成の利得可変増幅回路が公知である。この増幅回路は、ドレインが第１の抵抗を介して電源端子部に接続されるソースが第２の抵抗を介して接地端子に接続される第１のＦＥＴと、前記第１の抵抗に並列接続される第２のＦＥＴとを含み、第１のＦＥＴのゲート端子に容量を介して前段の回路から信号が入力する（例えば、下記特許文献２参照。）。

特開平１０−４９２４４号公報 特開昭６３−１２３２０６号公報

しかしながら、前記特許文献２に開示された増幅回路のように、増幅対象の信号が容量を介してＦＥＴのゲート端子に入力する構成では、ゲート端子に接続された容量（以下、Ｇ接続容量とし、その容量値をＣ２とする）と、ゲート−ソース間の寄生容量（以下、ＧＳ間寄生容量とし、その容量値をＣｇｓとする）およびゲート−ドレイン間の寄生容量（以下、ＧＤ間寄生容量とし、その容量値をＣｇｄとする）とによって入力信号が容量分割される。そのため、入力信号は、［Ｃ２／（Ｃ２＋Ｃｇｓ＋Ｃｇｄ）］の減衰量で減衰されてゲート端子に入力する。

一般に、高速信号を通すため、Ｇ接続容量は、ＭＩＭ（配線間容量）で構成されることが多い。一方、ＧＳ間寄生容量およびＧＤ間寄生容量は、バルクに対する容量である。そのため、Ｇ接続容量と、ＧＳ間寄生容量およびＧＤ間寄生容量とが独立してばらつき、それによって［Ｃ２／（Ｃ２＋Ｃｇｓ＋Ｃｇｄ）］がばらつくことになり、増幅器全体の利得が一定にならない。前記特許文献１に開示された基準電流・電圧回路を用いた場合も同様である。

ＧＳ間寄生容量とＧＤ間寄生容量の和に対してＧ接続容量を十分に大きくすれば、［Ｃ２／（Ｃ２＋Ｃｇｓ＋Ｃｇｄ）］がばらつくのを抑えることができる。しかし、Ｇ接続容量を大きくすると、Ｇ接続容量の寄生容量が大きくなるため、増幅器の帯域が制限されてしまう。また、一般にＭＩＭでは、面積効率が悪いため、集積回路の小型化を妨げる要因となってしまう。

増幅器の利得がばらつくのを抑えることができる減衰補償回路を提供することを目的とする。また、増幅器の帯域が制限されるのを防ぐことができる減衰補償回路を提供することを目的とする。また、増幅器の小型化を図ることができる減衰補償回路を提供することを目的とする。

この減衰補償回路は、検知器および安定器を備える。検知器は、増幅器の入力端子に接続されたＧ接続容量に対応するダミー容量を有し、そのダミー容量をダミー信号が通過する際の減衰量を検知することによって、増幅対象の信号が前記Ｇ接続容量を通過する際の減衰量を検知する。安定器は、第１ダミー増幅器および第２ダミー増幅器を有し、これら二つのダミー増幅器の入力電圧に、検知器により検知された減衰量に対応する電圧差を設ける。そして、安定器は、二つのダミー増幅器の入力電圧差とダミー増幅器の利得の積が二つのダミー増幅器の出力電圧差に等しくなるように、ダミー増幅器の利得を設定するバイアス電圧を制御し、そのバイアス電圧を増幅器に供給する。

従って、ダミー増幅器の利得が、二つのダミー増幅器の出力電圧差を入力電圧差で除した値となり、これと同じになるように、増幅器の利得が制御される。それによって、増幅器の容量結合による減衰量が補償されるので、増幅器全体の利得が安定する。また、増幅器のＧ接続容量を大きくしなくても増幅器全体の利得が安定するので、Ｇ接続容量の寄生容量が大きくなるのを抑えることができる。また、増幅器のＧ接続容量を小さくすることができる。

この減衰補償回路によれば、増幅器の利得がばらつくのを抑えることができるという効果を奏する。また、増幅器の帯域が制限されるのを防ぐことができるという効果を奏する。また、増幅器を小型化することができるという効果を奏する。

以下に添付図面を参照して、この減衰補償回路の好適な実施の形態を詳細に説明する。各図面において、各部の容量値、抵抗値、電圧値および電流値を括弧内に示す。なお、本発明は、以下の実施の形態に限定されるものではない。

（全体構成の概略）
図１は、実施の形態にかかる減衰補償回路および増幅器の概略を示すブロック図である。図１に示すように、減衰補償回路（以下、単に補償回路とする）１は、生成器２、検知器４、論理器６および安定器７を備えている。増幅器９は、外部からの入力信号を容量分割し、増幅して出力する。生成器２には、クロック信号ＣＬＫが入力する。生成器２は、クロック信号ＣＬＫに基づいて例えば３個のタイミング信号Ｔ１，Ｔ２，Ｔ３を生成する。検知器４は、増幅器９の容量分割による入力信号の減衰量を検出し、検出信号Ｓ１，Ｓ２，Ｓ３を生成する。

検知器４の動作は、生成器２で生成されたタイミング信号Ｔ１，Ｔ２，Ｔ３により制御される。論理器６は、検知器４から出力された検出信号Ｓ１，Ｓ２，Ｓ３を論理処理してコードＣｏｎ１，Ｃｏｎ２，Ｃｏｎ３，Ｃｏｎ４に変換する。安定器７は、論理器６から出力された制御信号Ｃｏｎ１，Ｃｏｎ２，Ｃｏｎ３，Ｃｏｎ４によるコードに基づいて、増幅器９に供給するバイアス電圧Ｖｂｉａｓを制御する。増幅器９の容量分割による減衰量に応じて安定器７によってバイアス電圧Ｖｂｉａｓが制御されることによって、増幅器９の容量分割による減衰量が補償され、利得が一定に保たれる。

（増幅器の構成）
図２は、増幅器の一例を示す回路図である。図２に示すように、増幅器９は、増幅用トランジスタ９０、第１Ｇ接続容量９１、第１抵抗９２および第２抵抗９３を備えている。増幅用トランジスタ９０、第１抵抗９２および第２抵抗９３からなる増幅回路は、第１Ｇ接続容量９１を介して前段の図示しない回路に結合される。この増幅回路は、例えば無線通信装置の送信用パワーアンプやそのパワーアンプを駆動するドライバに用いられる。増幅用トランジスタ９０のドレイン端子は、増幅器９の出力端子と、第１抵抗９２を介して電源に接続されている。増幅用トランジスタ９０のソース端子は、接地されている。増幅用トランジスタ９０のゲート端子は、Ｇ接続容量９１を介して増幅器９の入力端子に接続されている。第１Ｇ接続容量９１の容量値をＣ２とする。

また、増幅用トランジスタ９０のゲート端子には、第２抵抗９３を介して安定器７から利得設定用のバイアス電圧Ｖｂｉａｓが印加される。増幅用トランジスタ９０はソース接地型増幅器であるので、増幅対象の信号が入力するゲート端子の電圧と利得を設定するための端子の電圧は同じになる。従って、増幅用トランジスタ９０のゲート端子を、利得を設定するための端子として利用することができる。増幅器９では、第１Ｇ接続容量９１と、増幅用トランジスタ９０のＧＳ間寄生容量およびＧＤ間寄生容量とによって入力信号が容量分割される。従って、入力信号は、第１Ｇ接続容量９１を通過することによって、次の（１）式で表される減衰量で減衰されて増幅用トランジスタ９０のゲート端子に入力する。
Ｃ２／（Ｃ２＋Ｃｇｓ＋Ｃｇｄ） ・・・（１）

（生成器の構成）
図３は、生成器の一例を示す回路図である。図３に示すように、生成器２は、第１ラッチ回路２０、第２ラッチ回路２１、Ｄフリップフロップ回路２２、第１〜第４のインバータ２３，２４，２５，２６、第１ノアゲート２７および第２ノアゲート２８を備えている。第１ラッチ回路２０のクロック端子には、クロック信号ＣＬＫが入力する。第２ラッチ回路２１のクロック端子には、第１インバータ２３を介してクロック信号ＣＬＫの反転信号が入力する。

第２ラッチ回路２１の入力端子は、第１ラッチ回路２０の出力端子に接続されている。第２インバータ２４の入力端子は、第２ラッチ回路２１の出力端子に接続されている。第２インバータ２４の出力端子は、第１ラッチ回路２０の入力端子およびＤフリップフロップ回路２２のクロック端子に接続されている。Ｄフリップフロップ回路２２のＱ端子は、第４インバータ２６の入力端子および第３インバータ２５の入力端子に接続されている。第３インバータ２５の出力端子は、Ｄフリップフロップ回路２２のＤ端子に接続されている。

第４インバータ２６は、ダミー信号となる第１タイミング信号Ｔ１を出力する。第１ノアゲート２７の二つの入力端子は、Ｄフリップフロップ回路２２のＱ端子および第２インバータ２４の出力端子にそれぞれ接続されている。第１ノアゲート２７は、第２タイミング信号Ｔ２を出力する。第２ノアゲート２８の三つの入力端子は、第３インバータ２５の出力端子、第２インバータ２４の出力端子および第１ラッチ回路２０の出力端子にそれぞれ接続されている。第２ノアゲート２８は、第３タイミング信号Ｔ３を出力する。

（検知器の構成）
図４は、検知器の一例を示す回路図である。図４に示すように、検知器４は、第３ダミー増幅用トランジスタ４１を備えた第３ダミー増幅器４０、ダミー容量である第２Ｇ接続容量４２、リセット用トランジスタ４３、第１〜第４の分圧抵抗４４，４５，４６，４７、第１〜第３のコンパレータ４８，４９，５０および第３〜第５のラッチ回路５１，５２，５３を備えている。第２Ｇ接続容量４２は、第３ダミー増幅用トランジスタ４１のゲート端子に接続されている。第２Ｇ接続容量４２の容量値をＣ１とする。

第１タイミング信号Ｔ１は、第２Ｇ接続容量４２を介して第３ダミー増幅用トランジスタ４１のゲート端子に入力する。第３ダミー増幅用トランジスタ４１のソース端子およびドレイン端子は、接地されている。第１タイミング信号Ｔ１の電圧は、電源電圧ＶＤＤまたは接地電圧ＶＳＳである。第１タイミング信号Ｔ１は、第２Ｇ接続容量４２を通過する際に、第２Ｇ接続容量４２と第３ダミー増幅用トランジスタ４１のＧＳ間寄生容量およびＧＤ間寄生容量とによって容量分割される。

従って、第３ダミー増幅用トランジスタ４１のＧＳ間寄生容量およびＧＤ間寄生容量の各容量値をそれぞれＣｇｓおよびＣｇｄとすると、第３ダミー増幅用トランジスタ４１のゲート電圧は、第１タイミング信号Ｔ１を次の（２）式で表される減衰量で減衰させた電圧となる。
Ｃ１／（Ｃ１＋Ｃｇｓ＋Ｃｇｄ） ・・・（２）

第２Ｇ接続容量４２と前記増幅器９の第１Ｇ接続容量９１を同様のＭＩＭ容量で構成して両者の容量値Ｃ１とＣ２を同じにするとともに、第３ダミー増幅用トランジスタ４１と増幅器９の増幅用トランジスタ９０を同じサイズとし、同一プロセスで近接させて形成することにより、第１タイミング信号Ｔ１の減衰量と増幅器９の入力信号の減衰量が同じになる（上記（２）式および前記（１）式参照）。つまり、第２Ｇ接続容量４２および第３ダミー増幅用トランジスタ４１によって、増幅器９における容量分割による入力信号の減衰量のばらつきを監視することができる。

そこで、第２Ｇ接続容量４２と第１Ｇ接続容量９１、および第３ダミー増幅用トランジスタ４１と増幅用トランジスタ９０は、それぞれ、上述した条件を満たすように形成される。そして、第３ダミー増幅用トランジスタ４１のゲート電圧がモニタ信号Ｍｏｎとして引き出され、検知器４の後段に設けられている分圧抵抗４４，４５，４６，４７およびコンパレータ４８，４９，５０によりモニタ信号Ｍｏｎの電圧（以下、モニタ電圧Ｖｍｏｎとする）が検出される。

モニタ電圧Ｖｍｏｎは、リセット用トランジスタ４３によりリセットされる。リセット用トランジスタ４３のソース端子は、接地されている。リセット用トランジスタ４３のドレイン端子は、第３ダミー増幅用トランジスタ４１のゲート端子に接続されている。リセット用トランジスタ４３のゲート端子には、第２タイミング信号Ｔ２が入力する。

第１〜第４の分圧抵抗４４，４５，４６，４７は、この順に電源と接地の間に直列に接続されている。第１〜第３の分圧抵抗４４，４５，４６の抵抗値をＲｒ１とし、第４分圧抵抗４７の抵抗値をＲｒ２とする。また、第１分圧抵抗４４と第２分圧抵抗４５の間のノードの電圧を第１基準電圧Ｖｒｅｆ１とし、第２分圧抵抗４５と第３分圧抵抗４６の間のノードの電圧を第２基準電圧Ｖｒｅｆ２とし、第３分圧抵抗４６と第４分圧抵抗４７の間のノードの電圧を第３基準電圧Ｖｒｅｆ３とする。

この場合、第１基準電圧Ｖｒｅｆ１、第２基準電圧Ｖｒｅｆ２および第３基準電圧Ｖｒｅｆ３は、それぞれ、次の（３）式、（４）式および（５）式で表される。
Ｖｒｅｆ１＝ＶＤＤ×（２Ｒｒ１＋Ｒｒ２）／（３Ｒｒ１＋Ｒｒ２） ・・・（３）
Ｖｒｅｆ２＝ＶＤＤ×（Ｒｒ１＋Ｒｒ２）／（３Ｒｒ１＋Ｒｒ２） ・・・（４）
Ｖｒｅｆ３＝ＶＤＤ×Ｒｒ２／（３Ｒｒ１＋Ｒｒ２） ・・・（５）

第１コンパレータ４８は、モニタ電圧Ｖｍｏｎと第１基準電圧Ｖｒｅｆ１を比較し、モニタ電圧Ｖｍｏｎの方が第１基準電圧Ｖｒｅｆ１よりも高いときにＨレベルの信号を出力し、モニタ電圧Ｖｍｏｎの方が第１基準電圧Ｖｒｅｆ１よりも低いときにＬレベルの信号を出力する。第２コンパレータ４９は、モニタ電圧Ｖｍｏｎと第２基準電圧Ｖｒｅｆ２を比較し、同様にＨレベルまたはＬレベルの信号を出力する。第３コンパレータ５０は、モニタ電圧Ｖｍｏｎと第３基準電圧Ｖｒｅｆ３を比較し、同様にＨレベルまたはＬレベルの信号を出力する。

第３タイミング信号Ｔ３は、第３〜第５のラッチ回路５１，５２，５３の各クロック端子に入力する。第３ラッチ回路５１は、第１コンパレータ４８から出力される論理をラッチし、第１検出信号Ｓ１を出力する。第４ラッチ回路５２は、第２コンパレータ４９から出力される論理をラッチし、第２検出信号Ｓ２を出力する。第５ラッチ回路５３は、第３コンパレータ５０から出力される論理をラッチし、第３検出信号Ｓ３を出力する。

（論理器の構成）
図５は、論理器の一例を示す回路図である。図５に示すように、論理器６は、第１〜第４のアンドゲート６０，６１，６２，６３を備えている。第４アンドゲート６３は、第１検出信号Ｓ１、第２検出信号Ｓ２および第３検出信号Ｓ３がすべてＨレベルでないときにのみ第１制御信号Ｃｏｎ１をＨレベルとする。第３アンドゲート６２は、第３検出信号Ｓ３のみがＨレベルであるときにのみ第２制御信号Ｃｏｎ２をＨレベルとする。第２アンドゲート６１は、第２検出信号Ｓ２および第３検出信号Ｓ３のみがＨレベルであるときにのみ第３制御信号Ｃｏｎ３をＨレベルとする。第１アンドゲート６０は、第１検出信号Ｓ１、第２検出信号Ｓ２および第３検出信号Ｓ３がすべてＨレベルであるときにのみ第４制御信号Ｃｏｎ４をＨレベルとする。

（安定器の構成）
図６は、安定器の一例を示す回路図である。図６に示すように、安定器７は、バイアス回路７０、第３抵抗７３および第１ダミー増幅用トランジスタ７４を備えた第１ダミー増幅器７１、第４抵抗７５および第２ダミー増幅用トランジスタ７６を備えた第２ダミー増幅器７２、第１および第２の電流源７７，８６、第１〜第４の制御用抵抗７８，７９，８０，８１、第１〜第４のスイッチ用トランジスタ８２，８３，８４，８５、第５および第６の抵抗８７，８９、並びにオペアンプ８８を備えている。

第１ダミー増幅用トランジスタ７４のドレイン端子は、第３抵抗７３を介して電源に接続されている。第１ダミー増幅用トランジスタ７４のソース端子は、接地されている。第１ダミー増幅用トランジスタ７４のゲート端子は、第１制御用抵抗７８の一端に接続されている。第１制御用抵抗７８の他端は、第１スイッチ用トランジスタ８２のソース端子および第２制御用抵抗７９の一端に接続されている。第２制御用抵抗７９の他端は、第２スイッチ用トランジスタ８３のソース端子および第３制御用抵抗８０の一端に接続されている。第３制御用抵抗８０の他端は、第３スイッチ用トランジスタ８４のソース端子および第４制御用抵抗８１の一端に接続されている。第４制御用抵抗８１の他端は、第４スイッチ用トランジスタ８５のソース端子に接続されている。

第１〜第４のスイッチ用トランジスタ８２，８３，８４，８５の各ドレイン端子と電源の間には、第１電流源７７が接続されている。第１スイッチ用トランジスタ８２のゲート端子には、第１制御信号Ｃｏｎ１が入力する。第２スイッチ用トランジスタ８３のゲート端子には、第２制御信号Ｃｏｎ２が入力する。第３スイッチ用トランジスタ８４のゲート端子には、第３制御信号Ｃｏｎ３が入力する。第４スイッチ用トランジスタ８５のゲート端子には、第４制御信号Ｃｏｎ４が入力する。

第２ダミー増幅用トランジスタ７６のドレイン端子は、第４抵抗７５を介して電源に接続されている。第２ダミー増幅用トランジスタ７６のソース端子は、接地されている。第２ダミー増幅用トランジスタ７６のゲート端子は、第１〜第４のスイッチ用トランジスタ８２，８３，８４，８５の各ドレイン端子に共通に接続されている。オペアンプ８８の反転入力端子は、第５抵抗８７を介して第２ダミー増幅用トランジスタ７６のドレイン端子に接続されている。オペアンプ８８の反転入力端子と電源の間には、第２電流源８６が接続されている。オペアンプ８８非反転入力端子は、第１ダミー増幅用トランジスタ７４のドレイン端子に接続されている。

オペアンプ８８の出力端子は、第６抵抗８９を介して第１ダミー増幅用トランジスタ７４のゲート端子に接続されている。また、第１ダミー増幅用トランジスタ７４のゲート端子は、バイアス回路７０に接続されており、バイアス回路７０により第１ダミー増幅用トランジスタ７４のゲート電圧にバイアスが与えられる。第１ダミー増幅用トランジスタ７４および第２ダミー増幅用トランジスタ７６はいずれもソース接地型増幅器であるので、それぞれのゲート端子は、信号の入力端子であるとともに、利得を設定するための端子としても利用される。

第１ダミー増幅用トランジスタ７４および第２ダミー増幅用トランジスタ７６と増幅器９の増幅用トランジスタ９０は、同じサイズであり、同一プロセスで近接して形成される。また、第３抵抗７３および第４抵抗７５と増幅器９の第１抵抗９２は、同様に構成されており、例えば同じ抵抗値を有する。また、第１制御用抵抗７８の抵抗値を［Ｒｒ２−０．５Ｒｒ１］とし、第２〜第４の制御用抵抗７９，８０，８１の抵抗値をＲｒ１とする。また、第５抵抗８７の抵抗値を［Ｒｒ２＋３Ｒｒ１］とする。

（バイアス回路の構成）
図７は、バイアス回路の一例を示す回路図である。図７に示すように、バイアス回路７０は、第７抵抗１００、トランジスタ１０１および第１容量１０２を備えている。トランジスタ１０１のドレイン端子は、第７抵抗１００を介して電源に接続されているとともに、自身のゲート端子に接続されている。トランジスタ１０１のソース端子は、接地されている。第１容量１０２は、トランジスタ１０１のドレイン端子と接地の間に接続されている。トランジスタ１０１のドレイン電圧がバイアス電圧Ｖｂｉａｓとして第１ダミー増幅用トランジスタ７４のゲート端子に印加される。なお、バイアス回路７０として、前記特許文献１に開示された基準電流・電圧回路を用いてもよい。

（補償回路の動作）
図８は、補償回路の動作を説明するタイミングチャートである。図８に示すように、時刻ｔ０〜ｔ１では、第１タイミング信号Ｔ１の電圧は接地電圧ＶＳＳであり、第２タイミング信号Ｔ２の電圧がＨレベルであり、第３タイミング信号Ｔ３の電圧はＬレベルである。第２タイミング信号Ｔ２の電圧がＨレベルであるので、リセット用トランジスタ４３が導通状態であり、補償回路１はリセットされている。従って、モニタ電圧Ｖｍｏｎは接地電圧ＶＳＳである。

時刻ｔ１でクロック信号ＣＬＫの立ち下がりエッジに同期して第２タイミング信号Ｔ２の電圧がＬレベルに切り替わると、リセットが解除され、リセット用トランジスタ４３が非導通状態となる。しかし、クロック信号ＣＬＫの次の立ち上がりエッジまでの時刻ｔ１〜ｔ２では、第１タイミング信号Ｔ１の電圧が接地電圧ＶＳＳのままであるので、モニタ電圧Ｖｍｏｎも接地電圧ＶＳＳのままである。

時刻ｔ２でクロック信号ＣＬＫの立ち上がりエッジに同期して第１タイミング信号Ｔ１の電圧が電源電圧ＶＤＤに切り替わると、これに引かれてモニタ電圧Ｖｍｏｎが上昇する。このとき、リセット用トランジスタ４３が非導通状態のままであるので、第３ダミー増幅用トランジスタ４１のゲート端子と第２Ｇ接続容量４２の接続ノードから流れる電荷はない。従って、第３ダミー増幅用トランジスタ４１のＧＳ間寄生容量およびＧＤ間寄生容量には、第２Ｇ接続容量４２に蓄えられる電荷と同じ量の電荷が蓄えられる。

この電荷量をＱとすると、Ｑは次の（６）式で表される。（６）式より、モニタ電圧Ｖｍｏｎは（７）式で表される。ただし、Ｃ１は第２Ｇ接続容量４２の容量値であり、ＣｇｓおよびＣｇｄは第３ダミー増幅用トランジスタ４１のＧＳ間寄生容量およびＧＤ間寄生容量の各容量値である。
Ｑ＝（ＶＤＤ−Ｖｍｏｎ）Ｃ１＝（Ｖｍｏｎ−ＶＳＳ）（Ｃｇｓ＋Ｃｇｄ） ・・・（６）
Ｖｍｏｎ＝｛Ｃ１×ＶＤＤ＋（Ｃｇｓ＋Ｃｇｄ）×ＶＳＳ｝／（Ｃ１＋Ｃｇｓ＋Ｃｇｄ） ・・・（７）

モニタ電圧Ｖｍｏｎが電源電圧ＶＤＤと第１基準電圧Ｖｒｅｆ１の間にある場合、第１〜第３のコンパレータ４８，４９，５０はＨレベルの信号を出力する。モニタ電圧Ｖｍｏｎが第１基準電圧Ｖｒｅｆ１と第２基準電圧Ｖｒｅｆ２の間にある場合、第１コンパレータ４８はＬレベルの信号を出力し、第２および第３のコンパレータ４９，５０はＨレベルの信号を出力する。モニタ電圧Ｖｍｏｎが第２基準電圧Ｖｒｅｆ２と第３基準電圧Ｖｒｅｆ３の間にある場合、第１および第２のコンパレータ４８，４９はＬレベルの信号を出力し、第３のコンパレータ５０はＨレベルの信号を出力する。モニタ電圧Ｖｍｏｎが第３基準電圧Ｖｒｅｆ３と接地電圧ＶＳＳの間にある場合、第１〜第３のコンパレータ４８，４９，５０はＬレベルの信号を出力する。

時刻ｔ２以降、第１タイミング信号Ｔ１の電圧が接地電圧ＶＳＳに切り替わる時刻ｔ５までの間において、時刻ｔ３〜時刻ｔ４で第３タイミング信号Ｔ３の電圧がＨレベルとなる。このとき、第３〜第５のラッチ回路５１，５２，５３は、第１〜第３のコンパレータ４８，４９，５０の出力値をラッチし、第１〜第３のコンパレータ４８，４９，５０の次の出力値をラッチするまで、その値を保持して第１検出信号Ｓ１、第２検出信号Ｓ２および第３検出信号Ｓ３として出力する。

時刻ｔ５で第１タイミング信号Ｔ１の電圧が接地電圧ＶＳＳに切り替わった後、時刻ｔ６で第２タイミング信号Ｔ２の電圧が再びＨレベルになると、補償回路１は再びリセットされる。以後、同様の動作を繰り返す。図８には、モニタ電圧Ｖｍｏｎが第２基準電圧Ｖｒｅｆ２と第３基準電圧Ｖｒｅｆ３の間にある場合の例が示されている。

モニタ電圧Ｖｍｏｎが電源電圧ＶＤＤと第１基準電圧Ｖｒｅｆ１の間にある場合、第１検出信号Ｓ１、第２検出信号Ｓ２および第３検出信号Ｓ３がＨレベルとなるので、論理器６から出力される制御信号Ｃｏｎ１，Ｃｏｎ２，Ｃｏｎ３，Ｃｏｎ４によるコードは"０００１"となる。この４ビットのコードの表記においては、左から順に第１制御信号Ｃｏｎ１、第２制御信号Ｃｏｎ２、第３制御信号Ｃｏｎ３および第４制御信号Ｃｏｎ４の値である。

モニタ電圧Ｖｍｏｎが第１基準電圧Ｖｒｅｆ１と第２基準電圧Ｖｒｅｆ２の間にある場合、論理器６の出力コードは"００１０"となる。モニタ電圧Ｖｍｏｎが第２基準電圧Ｖｒｅｆ２と第３基準電圧Ｖｒｅｆ３の間にある場合、論理器６の出力コードは"０１００"となる。モニタ電圧Ｖｍｏｎが第３基準電圧Ｖｒｅｆ３と接地電圧ＶＳＳの間にある場合、論理器６の出力コードは"１０００"となる。

安定器７では、論理器６の出力コードに応じて第１〜第４のスイッチ用トランジスタ８２，８３，８４，８５のうちのいずれか一つが導通状態となる。このようにして、第２Ｇ接続容量４２の容量値と、第３ダミー増幅用トランジスタ４１のＧＳ間寄生容量の容量値とＧＤ間寄生容量の容量値の和の情報が検知器４から安定器７に伝えられる。

論理器６の出力コードが"０００１"である場合、第４スイッチ用トランジスタ８５のみが導通状態となるので、次の（８）式が成り立つ。同様に、論理器６の出力コードが"００１０"である場合、"０１００"である場合、"１０００"である場合には、それぞれ、第３スイッチ用トランジスタ８４のみ、第２スイッチ用トランジスタ８３のみ、第１スイッチ用トランジスタ８２のみが導通状態となるので、次の（９）式、（１０）および（１１）式が成り立つ。

ただし、Ｖｃは第１ダミー増幅用トランジスタ７４の入力電圧であるとともに、利得を設定するためのバイアス電圧である。また、Ｖｄは第２ダミー増幅用トランジスタ７６の入力電圧であるとともに、利得を設定するためのバイアス電圧である。また、Ｉｂは第１電流源７７が流す微小電流の値である。
Ｖｄ−Ｖｃ＝Ｉｂ（Ｒｒ２＋２．５Ｒｒ１） ・・・（８）
Ｖｄ−Ｖｃ＝Ｉｂ（Ｒｒ２＋１．５Ｒｒ１） ・・・（９）
Ｖｄ−Ｖｃ＝Ｉｂ（Ｒｒ２＋０．５Ｒｒ１） ・・・（１０）
Ｖｄ−Ｖｃ＝Ｉｂ（Ｒｒ２−０．５Ｒｒ１） ・・・（１１）

第１ダミー増幅用トランジスタ７４の相互コンダクタンスｇｍは、電圧Ｖｃによって決まる。また、第２ダミー増幅用トランジスタ７６の相互コンダクタンスｇｍは、電圧Ｖｄによって決まる。［Ｖｄ−Ｖｃ］は微少であるので、第１ダミー増幅器７１の利得と第２ダミー増幅器７２の利得は、ほぼ同じであると見なすことができる。この利得を−Ａで表すと、次の（１２）式および（１３）式が成り立つ。ただし、Ｖｅは第１ダミー増幅用トランジスタ７４のドレイン電圧であり、Ｖｆは第２ダミー増幅用トランジスタ７６のドレイン電圧である。
Ｖｅ＝−Ａ×Ｖｃ ・・・（１２）
Ｖｆ＝−Ａ×Ｖｄ ・・・（１３）

上記（１２）式および（１３）式の左辺同士および右辺同士をそれぞれ引き算して整理すると、次の（１４）式が得られる。
−Ａ（Ｖｄ−Ｖｃ）＝Ｖｆ−Ｖｅ ・・・（１４）

また、安定器７では、オペアンプ８８の出力が第６抵抗８９を経由して第１ダミー増幅器７１の入力にフィードバックされているので、オペアンプ８８の非反転入力端子の入力電圧Ｖｅ（第１ダミー増幅用トランジスタ７４のドレイン電圧と同じ）と反転入力端子の入力電圧Ｖｇが等しくなるように帰還がかかる。従って、上記（１４）式のＶｅをＶｇに置き換えると、次の（１５）式が得られる。
−Ａ（Ｖｄ−Ｖｃ）＝−（Ｖｇ−Ｖｆ） ・・・（１５）

第２電流源８６が第１電流源７７と同じ電流量の電流を流す構成とすると、第２電流源８６により第５抵抗８７に電流Ｉｂが流れるので、次の（１６）式が成り立つ。
Ｖｇ−Ｖｆ＝Ｉｂ（Ｒｒ２＋３Ｒｒ１） ・・・（１６）

前記（１５）式に上記（１６）式および前記（８）式を代入し、利得Ａについて解くと次の（１７）式が得られる。同様に、（８）式の代わりに、前記（９）式、（１０）式または（１１）式を代入すると、次の（１８）〜（２０）式が得られる。
Ａ＝（Ｒｒ２＋３Ｒｒ１）／（Ｒｒ２＋２．５Ｒｒ１） ・・・（１７）
Ａ＝（Ｒｒ２＋３Ｒｒ１）／（Ｒｒ２＋１．５Ｒｒ１） ・・・（１８）
Ａ＝（Ｒｒ２＋３Ｒｒ１）／（Ｒｒ２＋０．５Ｒｒ１） ・・・（１９）
Ａ＝（Ｒｒ２＋３Ｒｒ１）／（Ｒｒ２−０．５Ｒｒ１） ・・・（２０）

つまり、第１ダミー増幅用トランジスタ７４の利得は、モニタ電圧Ｖｍｏｎに応じて上記（１７）〜（２０）式のいずれかに調整される。換言すれば、そのような利得が得られるように、第１ダミー増幅用トランジスタ７４のゲート電圧が制御される。第１ダミー増幅用トランジスタ７４のゲート電圧と同じ電圧が、増幅器９の増幅用トランジスタ９０の利得を設定するためのバイアス電圧Ｖｂｉａｓとして、増幅用トランジスタ９０のゲート端子に与えられる。

第１ダミー増幅用トランジスタ７４と増幅器９の増幅用トランジスタ９０、および安定器７の第３抵抗７３と増幅器９の第１抵抗９２が、それぞれ、上述した同様のものであるという条件を満たすことによって、増幅用トランジスタ９０の利得が第１ダミー増幅用トランジスタ７４の利得と同じになる。従って、増幅用トランジスタ９０の利得は、前記（１７）〜（２０）式のいずれかに調整される。

一方、増幅器９において、入力信号が第１Ｇ接続容量９１を通過することによる減衰量をＡｌｏｓｓとすると、減衰量Ａｌｏｓｓは次の（２１）式で表される。ただし、Ｃ２は第１Ｇ接続容量９１の容量値であり、ＣｇｓおよびＣｇｄは増幅用トランジスタ９０のＧＳ間寄生容量およびＧＤ間寄生容量の各容量値である。
Ａｌｏｓｓ＝Ｃ２／（Ｃ２＋Ｃｇｄ＋Ｃｇｓ） ・・・（２１）

従って、増幅器９の入力端子から出力端子までの増幅器全体の利得をＡｔｏｔａｌとすると、全体の利得Ａｔｏｔａｌは次の（２２）式で表される。
Ａｔｏｔａｌ＝Ａｌｏｓｓ×Ａ ・・・（２２）

上記（２２）式、前記（２１）式および前記（１７）〜（２０）式より、増幅器９の全体の利得Ａｔｏｔａｌは次の（２３）〜（２６）式で表される。
・Ｖｒｅｆ１＜Ｖｍｏｎ＜ＶＤＤの場合
Ａｔｏｔａｌ＝｛Ｃ２／（Ｃ２＋Ｃｇｄ＋Ｃｇｓ）｝×｛（Ｒｒ２＋３Ｒｒ１）／（Ｒｒ２＋２．５Ｒｒ１）｝ ・・・（２３）
・Ｖｒｅｆ２＜Ｖｍｏｎ＜Ｖｒｅｆ１の場合
Ａｔｏｔａｌ＝｛Ｃ２／（Ｃ２＋Ｃｇｄ＋Ｃｇｓ）｝×｛（Ｒｒ２＋３Ｒｒ１）／（Ｒｒ２＋１．５Ｒｒ１）｝ ・・・（２４）
・Ｖｒｅｆ３＜Ｖｍｏｎ＜Ｖｒｅｆ２の場合
Ａｔｏｔａｌ＝｛Ｃ２／（Ｃ２＋Ｃｇｄ＋Ｃｇｓ）｝×｛（Ｒｒ２＋３Ｒｒ１）／（Ｒｒ２＋０．５Ｒｒ１）｝ ・・・（２５）
・ＶＳＳ＜Ｖｍｏｎ＜Ｖｒｅｆ３の場合
Ａｔｏｔａｌ＝｛Ｃ２／（Ｃ２＋Ｃｇｄ＋Ｃｇｓ）｝×｛（Ｒｒ２＋３Ｒｒ１）／（Ｒｒ２−０．５Ｒｒ１）｝ ・・・（２６）

一例として、モニタ電圧Ｖｍｏｎが第２基準電圧Ｖｒｅｆ２と第３基準電圧Ｖｒｅｆ３の間にある場合について、具体的な数値を挙げて説明する。なお、本発明は、以下の数値に限定されるものではない。増幅器９において、第１Ｇ接続容量９１の容量値Ｃ２を１００ｆＦとし、増幅用トランジスタ９０の［Ｃｇｓ＋Ｃｇｄ］を５０ｆＦとする。また、検知器４において、第２Ｇ接続容量４２の容量値Ｃ１を１００ｆＦとし、第３ダミー増幅用トランジスタ４１の［Ｃｇｓ＋Ｃｇｄ］を５０ｆＦとする。

また、電源電圧ＶＤＤを１．２Ｖとし、接地電圧ＶＳＳを０Ｖとする。また、抵抗値Ｒｒ１を１．５ｋΩとし、抵抗値Ｒｒ２を７．５ｋΩとする。この場合、前記（３）〜（５）式より、第１基準電圧Ｖｒｅｆ１、第２基準電圧Ｖｒｅｆ２および第３基準電圧Ｖｒｅｆ３は、それぞれ、１．０５Ｖ、０．９Ｖおよび０．７５Ｖとなる。前記（７）式に各数値を代入すると、モニタ電圧Ｖｍｏｎは０．８Ｖである。従って、前記（１９）式に各数値を代入すると、第１ダミー増幅用トランジスタ７４の利得は１．４５倍となる。また、前記（２１）式に各数値を代入すると、増幅器９における容量分割による減衰量は０．６７倍である。

従って、前記（２２）式または前記（２５）式より、増幅器９の全体の利得は０．９７倍となる。つまり、容量分割による減衰量を補償して、ほぼ１倍の利得が得られることがわかる。増幅器９の第１抵抗９２の抵抗値を、第１ダミー増幅器７１の第３抵抗７３の抵抗値および第２ダミー増幅器７２の第４抵抗７５の抵抗値に対して２倍にすれば、増幅器９の利得は第１ダミー増幅器７１の利得および第２ダミー増幅器７２の利得の１．９４倍になる。

ここで、増幅器９の１倍や２倍よりもわずかに小さいのは、モニタ電圧Ｖｍｏｎと第１〜第３の基準電圧（Ｖｒｅｆ１、Ｖｒｅｆ２、Ｖｒｅｆ３）を比較し、その大小関係に基づいて容量分割による減衰量をデジタル化して処理しているからである。従って、モニタ電圧Ｖｍｏｎを比較する際の基準電圧間の電圧差を小さくして、基準電圧の数を増やすことによって、精度をより高めることができる。その一方で、基準電圧の数を増やすと分圧抵抗の抵抗値が大きくなり、回路面積が増大するので、補償回路１を小型化する場合には、基準電圧の数を減らせばよい。

増幅器９の帯域に及ぼす影響は以下の通りである。例えば、製造プロセスにおいて、ＭＩＭで構成された第１Ｇ接続容量９１の容量値Ｃ２と増幅用トランジスタ９０の［Ｃｇｓ＋Ｃｇｄ］とが相対的に±３０％ばらつくと仮定する。そして、この製造プロセスで作製した増幅器９の利得のばらつきを±１．５％以内に抑える場合を想定する。

入力信号が第１Ｇ接続容量９１を通過することによる減衰量をＡｌｏｓｓとすると、補償回路１がない場合には、次の（２７）式および（２８）式を満たす必要がある。ただし、Ａｌｏｓｓ（ｔｙｐ）は、利得のばらつきがない場合の減衰量であり、Ａｌｏｓｓ（ｍａｘ）は、利得が＋１．５％ばらついた場合の減衰量であり、Ａｌｏｓｓ（ｍｉｎ）は、利得が−１．５％ばらついた場合の減衰量である。
Ａｌｏｓｓ（ｍａｘ）／Ａｌｏｓｓ（ｔｙｐ）＝｛Ｃ２／（Ｃ２＋０．７（Ｃｇｄ＋Ｃｇｓ））｝／｛Ｃ２／（Ｃ２＋Ｃｇｄ＋Ｃｇｓ）｝＜１．０１５
∴Ｃ２＞１８．６（Ｃｇｄ＋Ｃｇｓ） ・・・（２７）
Ａｌｏｓｓ（ｍｉｎ）／Ａｌｏｓｓ（ｔｙｐ）＝｛Ｃ２／（Ｃ２＋１．３（Ｃｇｄ＋Ｃｇｓ））｝／｛Ｃ２／（Ｃ２＋Ｃｇｄ＋Ｃｇｓ）｝＞０．９９５
∴Ｃ２＞１７．４（Ｃｇｄ＋Ｃｇｓ） ・・・（２８）

従って、第１Ｇ接続容量９１の容量値Ｃ２を、増幅用トランジスタ９０の［Ｃｇｓ＋Ｃｇｄ］の１８．６倍にする必要がある。第１Ｇ接続容量９１の寄生容量が第１Ｇ接続容量９１の１割であるとすると、その容量値は［Ｃｇｓ＋Ｃｇｄ］の１．８６倍となる。この場合、第１Ｇ接続容量９１の寄生容量が０である場合と比べて、増幅器の帯域は０．３５倍であり、第１Ｇ接続容量９１を通過する信号の伝達利得は０．９５倍である。従って、ＧＢ積は０．３３倍（＝０．３５×０．９５）となる。

それに対して、補償回路１がある場合、第１Ｇ接続容量９１の容量値Ｃ２を、増幅用トランジスタ９０の［Ｃｇｓ＋Ｃｇｄ］の５倍にすると、第１Ｇ接続容量９１の寄生容量の容量値は［Ｃｇｓ＋Ｃｇｄ］の０．５倍となる。この場合、第１Ｇ接続容量９１の寄生容量が０である場合と比べて、増幅器の帯域は０．８３倍となり、第１Ｇ接続容量９１を通過する信号の伝達利得は０．６７倍となる。従って、ＧＢ積は０．５６倍（＝０．８３×０．６７）となる。従って、補償回路１を設けた場合のＧＢ積は、補償回路１を設けない場合の１．７倍（＝０．５６／０．３３）となり、増幅器９の特性を改善できることがわかる。また、補償回路１がない場合に比べて、第１Ｇ接続容量９１を小さくすることができるので、増幅器９の小型化を図ることができる。

（一般化した増幅器の構成）
図９は、増幅器を一般化した例を示す回路図である。図９に示すように、増幅器９では、増幅回路１１０の入力端子ｉｎに第１Ｇ接続容量９１が接続される。増幅回路１１０の入力容量Ｃｉｎは、図２に示す増幅用トランジスタ９０の［Ｃｇｓ＋Ｃｇｄ］に相当する。増幅回路１１０の利得設定端子Ｇｓｅｔには、安定器７からバイアス電圧Ｖｂｉａｓが供給される。増幅回路１１０の出力端子ｏｕｔは、増幅器９の出力端子に接続される。

（増幅器を一般化した場合の検知器の構成）
図１０は、増幅器を一般化した場合の検知器を示す回路図である。図１０に示すように、検知器４では、第３ダミー増幅器４０として、図４に示す第３ダミー増幅用トランジスタ４１の代わりに、第３ダミー増幅回路１２０が用いられる。図１０に示す検知器４は、図９に示す増幅器９に対する補償回路１において用いられる。

第３ダミー増幅回路１２０は、図９に示す増幅回路１１０と同様の構成を有し、増幅回路１１０の入力容量Ｃｉｎと同等の入力容量Ｃｉｎを有する。第３ダミー増幅回路１２０の入力容量Ｃｉｎは、図４に示す第３ダミー増幅用トランジスタ４１の［Ｃｇｓ＋Ｃｇｄ］に相当する。第３ダミー増幅回路１２０の入力端子ｉｎに第２Ｇ接続容量４２およびリセット用トランジスタ４３のドレイン端子が接続される。第３ダミー増幅回路１２０の利得設定端子Ｇｓｅｔには、適当なバイアス電圧Ｖｂｉａｓ'が供給される。検知器４のその他の構成は、図４に示す構成と同じである。

（増幅器を一般化した場合の安定器の構成）
図１１は、増幅器を一般化した場合の安定器を示す回路図である。図１１に示すように、安定器７では、第１ダミー増幅器７１および第２ダミー増幅器７２として、それぞれ、第１ダミー増幅回路１３０および第２ダミー増幅回路１３１が用いられる。図１１に示す安定器７は、図９に示す増幅器９に対する補償回路１において用いられる。

第１ダミー増幅回路１３０および第２ダミー増幅回路１３１は、図９に示す増幅回路１１０と同様の構成を有し、増幅回路１１０の入力容量Ｃｉｎと同等の入力容量Ｃｉｎを有する。第１ダミー増幅回路１３０の入力容量Ｃｉｎは、図６に示す第１ダミー増幅用トランジスタ７４の［Ｃｇｓ＋Ｃｇｄ］に相当する。第１ダミー増幅回路１３０の利得設定端子Ｇｓｅｔには、利得を設定するためのバイアス電圧Ｖｃが供給される。第１ダミー増幅回路１３０の入力端子ｉｎには、第１電圧源１３２によりＶｃよりも所定電圧だけ高い電圧が供給される。

第２ダミー増幅回路１３１の入力容量Ｃｉｎは、図６に示す第２ダミー増幅用トランジスタ７６の［Ｃｇｓ＋Ｃｇｄ］に相当する。第２ダミー増幅回路１３１の利得設定端子Ｇｓｅｔには、利得を設定するためのバイアス電圧Ｖｃが供給される。本来は、図６に示す安定器７と同様に、第２ダミー増幅回路１３１の利得設定端子Ｇｓｅｔに、利得を設定するためのバイアス電圧としてＶｄを入力し、図９に示す増幅回路１１０と第１ダミー増幅回路１３０と第２ダミー増幅回路１３１の全ての利得を同じにするのがよい。

ここでは、ＶｃとＶｄの電圧差が微少であるので、第２ダミー増幅回路１３１の利得設定端子ＧｓｅｔにＶｃを入力させても、Ｖｄを入力させる場合と比べて利得の違いは微少であり、実用上、問題はない。なお、第２ダミー増幅回路１３１の利得設定端子ＧｓｅｔにＶｄを入力させてもよい。第２ダミー増幅回路１３１の入力端子ｉｎには、第２電圧源１３３によりＶｄよりも所定電圧だけ高い電圧が供給される。第２電圧源１３３による電圧上昇分と前記第１電圧源１３２による電圧上昇分は同じである。従って、第１ダミー増幅回路１３０の入力端子ｉｎに入力する信号の電圧と第２ダミー増幅回路１３１の入力端子ｉｎに入力する信号の電圧との差は、［Ｖｄ−Ｖｃ］である。安定器７のその他の構成は、図６に示す構成と同じである。

（増幅器を低雑音増幅回路とした場合の構成）
図１２は、増幅器を低雑音増幅回路にした例を示す回路図である。図１２に示すように、増幅器９では、増幅用トランジスタ９０のドレイン端子には、抵抗の代わりインダクタ１４０が負荷として接続されている。また、増幅用トランジスタ９０のドレイン端子とゲート端子の間に第２容量１４１および第８抵抗１４２が接続されている。増幅器９のその他の構成は、図６に示す構成と同じである。増幅用トランジスタ９０、第２抵抗９３、インダクタ１４０、第２容量１４１および第８抵抗１４２からなる増幅回路は、例えば無線通信装置の受信用低雑音増幅回路（ＬＮＡ）に用いられる。

図１２に示す増幅器９に対する補償回路１において、図６に示す安定器７を用いると、増幅用トランジスタ９０の負荷がインダクタ１４０であり、第１ダミー増幅用トランジスタ７４および第２ダミー増幅用トランジスタ７６の負荷がそれぞれ第３抵抗７３および第４抵抗７５であるという違いがある。しかし、抵抗およびインダクタのばらつきは極めて小さいので、目的とする周波数での抵抗とインダクタのインピーダンスを考慮して設計すれば、特に問題はない。

以上において本発明は、上述した実施の形態に限らず、種々変更可能である。例えば、第２Ｇ接続容量４２の容量値Ｃ１と第３ダミー増幅用トランジスタ４１のＧＳ間寄生容量の容量値ＣｇｓおよびＧＤ間寄生容量の容量値Ｃｇｄとの比と、第１Ｇ接続容量９１の容量値Ｃ２と増幅用トランジスタ９０のＧＳ間寄生容量の容量値ＣｇｓおよびＧＤ間寄生容量の容量値Ｃｇｄとの比が等しければよい。

実施の形態にかかる減衰補償回路および増幅器の概略を示すブロック図である。 増幅器の一例を示す回路図である。 生成器の一例を示す回路図である。 検知器の一例を示す回路図である。 論理器の一例を示す回路図である。 安定器の一例を示す回路図である。 バイアス回路の一例を示す回路図である。 補償回路の動作を説明するタイミングチャートである。 一般化した増幅器の構成を示す回路図である。 増幅器を一般化した場合の検知器を示す回路図である。 増幅器を一般化した場合の安定器を示す回路図である。 ＬＮＡの一例を示す回路図である。

符号の説明

Ｖｂｉａｓ バイアス電圧
Ｖｒｅｆ１，Ｖｒｅｆ２，Ｖｒｅｆ３ 基準電圧
１ 補償回路
４ 検知器
７ 安定器
９ 増幅器
４２，９１ 容量
４４，４５，４６，４７，７８，７９，８０，８１ 抵抗
４８，４９，５０ コンパレータ
７１，７２ ダミー増幅器

Claims (7)

1. 増幅対象の信号が容量を通過する際の減衰量を検知する検知器と、
   前記検知器により検知された減衰量に基づいて増幅器に供給するバイアス電圧を制御する安定器と、
   を備えることを特徴とする減衰補償回路。
2. 前記検知器は、
   増幅対象の信号が通過する前記容量に対応するダミー容量と、
   複数の基準電圧と、
   前記ダミー容量を通過したダミー信号の電圧と前記基準電圧を比較するコンパレータと、
   を有し、前記コンパレータにより前記ダミー容量を通過した前記ダミー信号の電圧と前記基準電圧を比較することによって、前記ダミー信号が前記ダミー容量を通過する際の減衰量を検知することを特徴とする請求項１に記載の減衰補償回路。
3. 前記検知器は、複数の抵抗を有し、所定の電圧を前記複数の抵抗で分圧することにより前記複数の基準電圧を生成することを特徴とする請求項２に記載の減衰補償回路。
4. 前記安定器は、
   第１バイアス電圧により利得が制御され、第１入力電圧を増幅して第１出力電圧を出力する第１ダミー増幅器と、
   第２バイアス電圧により利得が制御され、第２入力電圧を増幅して第２出力電圧を出力する第２ダミー増幅器と、
   を備え、前記第１バイアス電圧と前記第２バイアス電圧の差および前記第１入力電圧と前記第２入力電圧の差をともに前記検知器により検知された減衰量に対応する第１電圧差に設定し、前記第１出力電圧と前記第２出力電圧の差を第２電圧差に設定し、前記第１電圧差と前記第１ダミー増幅器の利得の積が前記第２電圧差に等しくなるように前記第１バイアス電圧を制御し、前記第１バイアス電圧を前記増幅器に利得を制御するバイアス電圧として供給することを特徴とする請求項１〜３のいずれか一つに記載の減衰補償回路。
5. 前記安定器は、
   バイアス電圧により利得が制御され、第１入力電圧を増幅して第１出力電圧を出力する第１ダミー増幅器と、
   前記バイアス電圧により利得が制御され、第２入力電圧を増幅して第２出力電圧を出力する第２ダミー増幅器と、
   を備え、前記第１入力電圧と前記第２入力電圧の差を前記検知器により検知された減衰量に対応する第１電圧差に設定し、前記第１出力電圧と前記第２出力電圧の差を第２電圧差に設定し、前記第１電圧差と前記第１ダミー増幅器の利得の積が前記第２電圧差に等しくなるように前記バイアス電圧を制御し、前記バイアス電圧を前記増幅器に利得を制御するバイアス電圧として供給することを特徴とする請求項１〜３のいずれか一つに記載の減衰補償回路。
6. 前記増幅器の利得を、前記第２電圧差を前記第１電圧差で除した値に制御することを特徴とする請求項４または５に記載の減衰補償回路。
7. 前記検知器により検知された減衰量に応じて前記第１ダミー増幅器の入力端子と前記第２ダミー増幅器の入力端子の間に接続される抵抗の数を変えることによって、前記第１電圧差を発生させることを特徴とする請求項４〜６のいずれか一つに記載の減衰補償回路。

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