JP3420735B2 - 定電流出力回路 - Google Patents
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- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
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- H03F2203/45292—Indexing scheme relating to differential amplifiers the AAC comprising biasing means controlled by the signal
Description
【０００１】
【発明の属する技術分野】本発明は、ケーブルに定電流
を出力するための定電流出力回路に関するものである。
を出力するための定電流出力回路に関するものである。
【０００２】
【従来の技術】ＩＥＥＥ１３９４規格は、ツイストペア
ケーブルを用いた差動データ伝送を規定している。
ケーブルを用いた差動データ伝送を規定している。
【０００３】米国特許第５，４１８，４７８号には、ツ
イストペアケーブルを駆動するためのＣＭＯＳ差動回路
が開示されている。この回路は、ケーブルの第１の信号
線に結合されたドレイン電極を有する第１のＰＭＯＳ駆
動トランジスタと、同ケーブルの第２の信号線に結合さ
れたドレイン電極を有する第２のＰＭＯＳ駆動トランジ
スタと、第１の信号線に結合されたドレイン電極を有す
る第１のＮＭＯＳ駆動トランジスタと、第２の信号線に
結合されたドレイン電極を有する第２のＮＭＯＳ駆動ト
ランジスタとを備えたものである。第１のＰＭＯＳ駆動
トランジスタが第１の信号線に電流を流し込むとき、終
端抵抗及び第２の信号線を介して戻ってきた電流を第２
のＮＭＯＳ駆動トランジスタが吸い込む。第２のＰＭＯ
Ｓ駆動トランジスタが第２の信号線に電流を流し込むと
き、終端抵抗及び第１の信号線を介して戻ってきた電流
を第１のＮＭＯＳ駆動トランジスタが吸い込む。つま
り、第１及び第２のＰＭＯＳ駆動トランジスタはそれぞ
れケーブルに正の定電流を出力するための定電流出力回
路を構成し、第１及び第２のＮＭＯＳ駆動トランジスタ
はそれぞれケーブルに負の定電流を出力するための定電
流出力回路を構成している。
イストペアケーブルを駆動するためのＣＭＯＳ差動回路
が開示されている。この回路は、ケーブルの第１の信号
線に結合されたドレイン電極を有する第１のＰＭＯＳ駆
動トランジスタと、同ケーブルの第２の信号線に結合さ
れたドレイン電極を有する第２のＰＭＯＳ駆動トランジ
スタと、第１の信号線に結合されたドレイン電極を有す
る第１のＮＭＯＳ駆動トランジスタと、第２の信号線に
結合されたドレイン電極を有する第２のＮＭＯＳ駆動ト
ランジスタとを備えたものである。第１のＰＭＯＳ駆動
トランジスタが第１の信号線に電流を流し込むとき、終
端抵抗及び第２の信号線を介して戻ってきた電流を第２
のＮＭＯＳ駆動トランジスタが吸い込む。第２のＰＭＯ
Ｓ駆動トランジスタが第２の信号線に電流を流し込むと
き、終端抵抗及び第１の信号線を介して戻ってきた電流
を第１のＮＭＯＳ駆動トランジスタが吸い込む。つま
り、第１及び第２のＰＭＯＳ駆動トランジスタはそれぞ
れケーブルに正の定電流を出力するための定電流出力回
路を構成し、第１及び第２のＮＭＯＳ駆動トランジスタ
はそれぞれケーブルに負の定電流を出力するための定電
流出力回路を構成している。
【０００４】
【発明が解決しようとする課題】上記従来の定電流出力
回路は、４個の駆動トランジスタがそれぞれ飽和領域で
動作することを前提として、その各々のゲート・ソース
間電圧が一定値に維持されるように構成されていた。し
たがって、ケーブルの先に接続される相手方機器の電位
等に起因した重大な問題があった。
回路は、４個の駆動トランジスタがそれぞれ飽和領域で
動作することを前提として、その各々のゲート・ソース
間電圧が一定値に維持されるように構成されていた。し
たがって、ケーブルの先に接続される相手方機器の電位
等に起因した重大な問題があった。
【０００５】さて、ケーブルの２本の信号線は、各々終
端抵抗Ｒtを介して、あるバイアス電圧Ｖmに結合される
ことになっている。ここで、定電流出力回路の電源をＶ
dd及びＶssとする。電源Ｖddは、前記第１及び第２のＰ
ＭＯＳ駆動トランジスタの各々のソース電極に一定の電
源電圧（例えば＋２．５Ｖの正の電圧）を与える。電源
Ｖssは、前記第１及び第２のＮＭＯＳ駆動トランジスタ
の各々のソース電極に一定の電源電圧（例えば０Ｖの接
地電圧）を与える。このとき、電源Ｖddから見たケーブ
ルのバイアス電圧Ｖmは、ケーブルの先に接続される相
手方機器の電位に応じて変動する。電源Ｖssから見たバ
イアス電圧Ｖmもまた、相手方機器の電位に応じて変動
する。例えば、相手方機器の接地電圧が当該定電流出力
回路の電源Ｖssの電圧よりも高い場合には、当該定電流
出力回路の電源Ｖddから見たバイアス電圧Ｖmが小さく
なる。このバイアス電圧Ｖmの変動に起因して前記第１
及び第２のＰＭＯＳ駆動トランジスタの各々のドレイン
・ソース間電圧が小さくなり過ぎると、これらのトラン
ジスタの各々のゲート・ソース間電圧が一定値に維持さ
れる限り、その各々の動作点が飽和領域から線形領域へ
と移動して、もはや定電流出力が維持されなくなる。こ
れとは逆に、相手方機器の接地電圧が当該定電流出力回
路の電源Ｖssの電圧よりも低い場合には、当該電源Ｖss
から見たバイアス電圧Ｖmが小さくなる。このバイアス
電圧Ｖmの変動に起因して前記第１及び第２のＮＭＯＳ
駆動トランジスタの各々のドレイン・ソース間電圧が小
さくなり過ぎると、これらのトランジスタの各々のゲー
ト・ソース間電圧が一定値に維持される限り、その各々
の動作点が飽和領域から線形領域へと移動して、もはや
定電流出力が維持されなくなる。更に、データ伝送レー
ト設定情報や電力管理情報の伝達のためにケーブルのバ
イアス電圧Ｖmが意図的に変更されることもあり、この
場合にも同様の問題が生じ得る。
端抵抗Ｒtを介して、あるバイアス電圧Ｖmに結合される
ことになっている。ここで、定電流出力回路の電源をＶ
dd及びＶssとする。電源Ｖddは、前記第１及び第２のＰ
ＭＯＳ駆動トランジスタの各々のソース電極に一定の電
源電圧（例えば＋２．５Ｖの正の電圧）を与える。電源
Ｖssは、前記第１及び第２のＮＭＯＳ駆動トランジスタ
の各々のソース電極に一定の電源電圧（例えば０Ｖの接
地電圧）を与える。このとき、電源Ｖddから見たケーブ
ルのバイアス電圧Ｖmは、ケーブルの先に接続される相
手方機器の電位に応じて変動する。電源Ｖssから見たバ
イアス電圧Ｖmもまた、相手方機器の電位に応じて変動
する。例えば、相手方機器の接地電圧が当該定電流出力
回路の電源Ｖssの電圧よりも高い場合には、当該定電流
出力回路の電源Ｖddから見たバイアス電圧Ｖmが小さく
なる。このバイアス電圧Ｖmの変動に起因して前記第１
及び第２のＰＭＯＳ駆動トランジスタの各々のドレイン
・ソース間電圧が小さくなり過ぎると、これらのトラン
ジスタの各々のゲート・ソース間電圧が一定値に維持さ
れる限り、その各々の動作点が飽和領域から線形領域へ
と移動して、もはや定電流出力が維持されなくなる。こ
れとは逆に、相手方機器の接地電圧が当該定電流出力回
路の電源Ｖssの電圧よりも低い場合には、当該電源Ｖss
から見たバイアス電圧Ｖmが小さくなる。このバイアス
電圧Ｖmの変動に起因して前記第１及び第２のＮＭＯＳ
駆動トランジスタの各々のドレイン・ソース間電圧が小
さくなり過ぎると、これらのトランジスタの各々のゲー
ト・ソース間電圧が一定値に維持される限り、その各々
の動作点が飽和領域から線形領域へと移動して、もはや
定電流出力が維持されなくなる。更に、データ伝送レー
ト設定情報や電力管理情報の伝達のためにケーブルのバ
イアス電圧Ｖmが意図的に変更されることもあり、この
場合にも同様の問題が生じ得る。
【０００６】本発明の目的は、ケーブルのバイアス電圧
の変動にかかわらず一定の電流駆動能力を維持すること
ができる定電流出力回路を提供することにある。
の変動にかかわらず一定の電流駆動能力を維持すること
ができる定電流出力回路を提供することにある。
【０００７】
【課題を解決するための手段】上記目的を達成するため
に、本発明は、終端抵抗を介してバイアス電圧に結合さ
れたケーブルに定電流を出力するための定電流出力回路
において、ケーブルに電流を出力するための駆動トラン
ジスタを設け、ケーブルのバイアス電圧の変動に起因し
て駆動トランジスタのドレイン・ソース間電圧が変化し
たとき、該電圧の変化に伴う駆動トランジスタのドレイ
ン電流の変化が補償されて、該駆動トランジスタのドレ
イン電流が前記定電流に実質的に一致するように、当該
駆動トランジスタの電流駆動能力を調整することとした
ものである。この電流駆動能力は、駆動トランジスタの
ゲート電圧、基板電圧等の制御により調整される。この
調整は、前記バイアス電圧の変動の検知結果に基づい
て、あるいは該バイアス電圧の変動予測を示すシステム
情報に基づいてなされる。
に、本発明は、終端抵抗を介してバイアス電圧に結合さ
れたケーブルに定電流を出力するための定電流出力回路
において、ケーブルに電流を出力するための駆動トラン
ジスタを設け、ケーブルのバイアス電圧の変動に起因し
て駆動トランジスタのドレイン・ソース間電圧が変化し
たとき、該電圧の変化に伴う駆動トランジスタのドレイ
ン電流の変化が補償されて、該駆動トランジスタのドレ
イン電流が前記定電流に実質的に一致するように、当該
駆動トランジスタの電流駆動能力を調整することとした
ものである。この電流駆動能力は、駆動トランジスタの
ゲート電圧、基板電圧等の制御により調整される。この
調整は、前記バイアス電圧の変動の検知結果に基づい
て、あるいは該バイアス電圧の変動予測を示すシステム
情報に基づいてなされる。
【０００８】上記本発明の定電流出力回路における駆動
トランジスタは、互いに並列接続された複数の駆動トラ
ンジスタで構成されたドライバに置き換えることができ
る。このドライバの電流駆動能力は、活性化されるトラ
ンジスタの数をデジタル制御することにより、あるいは
特定トランジスタのゲート電圧をアナログ制御すること
により調整される。
トランジスタは、互いに並列接続された複数の駆動トラ
ンジスタで構成されたドライバに置き換えることができ
る。このドライバの電流駆動能力は、活性化されるトラ
ンジスタの数をデジタル制御することにより、あるいは
特定トランジスタのゲート電圧をアナログ制御すること
により調整される。
【０００９】
【発明の実施の形態】図１は、本発明に係る定電流出力
回路の構成例を示している。図１中のドライバ１０とゲ
ート電圧制御回路３０とが、特性インピーダンスＺ0を
有するツイストペアケーブル（以下、単に「ケーブル」
という。）２０に定電流を出力するための定電流出力回
路を構成している。ケーブル２０の２本の信号線は、各
々終端抵抗Ｒtを介してバイアス電圧Ｖmに結合されてい
る。例えば、Ｚ0＝１１０Ω、Ｒt＝５５Ωである。ここ
で、バイアス電圧Ｖmの値は、ケーブル２０の先に接続
される相手方機器により決定される。
回路の構成例を示している。図１中のドライバ１０とゲ
ート電圧制御回路３０とが、特性インピーダンスＺ0を
有するツイストペアケーブル（以下、単に「ケーブル」
という。）２０に定電流を出力するための定電流出力回
路を構成している。ケーブル２０の２本の信号線は、各
々終端抵抗Ｒtを介してバイアス電圧Ｖmに結合されてい
る。例えば、Ｚ0＝１１０Ω、Ｒt＝５５Ωである。ここ
で、バイアス電圧Ｖmの値は、ケーブル２０の先に接続
される相手方機器により決定される。
【００１０】ケーブル２０に電流を出力するためのドラ
イバ１０は、ＰＭＯＳ駆動トランジスタ１１と、第１及
び第２のＰＭＯＳスイッチングトランジスタ１２，１３
と、ＮＭＯＳ駆動トランジスタ１４と、第１及び第２の
ＮＭＯＳスイッチングトランジスタ１５，１６とで構成
されている。ＰＭＯＳ駆動トランジスタ１１は、ゲート
電圧Ｖgpを受け取るゲート電極と、電源Ｖddから一定の
電源電圧（例えば＋２．５Ｖの正の電圧）を受け取るソ
ース電極と、ケーブル２０にドレイン電流Ｉdp（例えば
４ｍＡ）を流し込むように第１のＰＭＯＳスイッチング
トランジスタ１２を介してケーブル２０の第１の信号線
に、第２のＰＭＯＳスイッチングトランジスタ１３を介
してケーブル２０の第２の信号線にそれぞれ結合された
ドレイン電極とを有するトランジスタである。ＮＭＯＳ
駆動トランジスタ１４は、ゲート電圧Ｖgnを受け取るゲ
ート電極と、電源Ｖssから一定の電源電圧（例えば０Ｖ
の接地電圧）を受け取るソース電極と、ケーブル２０か
らドレイン電流Ｉdn（例えば４ｍＡ）を吸い込むように
第１のＮＭＯＳスイッチングトランジスタ１５を介して
ケーブル２０の第１の信号線に、第２のＮＭＯＳスイッ
チングトランジスタ１６を介してケーブル２０の第２の
信号線にそれぞれ結合されたドレイン電極とを有するト
ランジスタである。データ信号ＩＮが第１のＰＭＯＳス
イッチングトランジスタ１２及び第１のＮＭＯＳスイッ
チングトランジスタ１５の各々のゲート電極に、相補デ
ータ信号ＸＩＮが第２のＰＭＯＳスイッチングトランジ
スタ１３及び第２のＮＭＯＳスイッチングトランジスタ
１６の各々のゲート電極にそれぞれ与えられる。したが
って、ＩＮ＝ＬかつＸＩＮ＝Ｈの場合には、電源Ｖddか
らＰＭＯＳ駆動トランジスタ１１及び第１のＰＭＯＳス
イッチングトランジスタ１２を介してケーブル２０へ電
流が流し込まれ、かつケーブル２０から第２のＮＭＯＳ
スイッチングトランジスタ１６及びＮＭＯＳ駆動トラン
ジスタ１４を介して電源Ｖssへ電流が吸い込まれる。ド
ライバ１０の出力ノードの電圧をＶo1及びＶo2とする
と、この場合にはＶo1＞Ｖo2である。また、ＩＮ＝Ｈか
つＸＩＮ＝Ｌの場合には、電源ＶddからＰＭＯＳ駆動ト
ランジスタ１１及び第２のＰＭＯＳスイッチングトラン
ジスタ１３を介してケーブル２０へ電流が流し込まれ、
かつケーブル２０から第１のＮＭＯＳスイッチングトラ
ンジスタ１５及びＮＭＯＳ駆動トランジスタ１４を介し
て電源Ｖssへ電流が吸い込まれる。この場合にはＶo1＜
Ｖo2である。
イバ１０は、ＰＭＯＳ駆動トランジスタ１１と、第１及
び第２のＰＭＯＳスイッチングトランジスタ１２，１３
と、ＮＭＯＳ駆動トランジスタ１４と、第１及び第２の
ＮＭＯＳスイッチングトランジスタ１５，１６とで構成
されている。ＰＭＯＳ駆動トランジスタ１１は、ゲート
電圧Ｖgpを受け取るゲート電極と、電源Ｖddから一定の
電源電圧（例えば＋２．５Ｖの正の電圧）を受け取るソ
ース電極と、ケーブル２０にドレイン電流Ｉdp（例えば
４ｍＡ）を流し込むように第１のＰＭＯＳスイッチング
トランジスタ１２を介してケーブル２０の第１の信号線
に、第２のＰＭＯＳスイッチングトランジスタ１３を介
してケーブル２０の第２の信号線にそれぞれ結合された
ドレイン電極とを有するトランジスタである。ＮＭＯＳ
駆動トランジスタ１４は、ゲート電圧Ｖgnを受け取るゲ
ート電極と、電源Ｖssから一定の電源電圧（例えば０Ｖ
の接地電圧）を受け取るソース電極と、ケーブル２０か
らドレイン電流Ｉdn（例えば４ｍＡ）を吸い込むように
第１のＮＭＯＳスイッチングトランジスタ１５を介して
ケーブル２０の第１の信号線に、第２のＮＭＯＳスイッ
チングトランジスタ１６を介してケーブル２０の第２の
信号線にそれぞれ結合されたドレイン電極とを有するト
ランジスタである。データ信号ＩＮが第１のＰＭＯＳス
イッチングトランジスタ１２及び第１のＮＭＯＳスイッ
チングトランジスタ１５の各々のゲート電極に、相補デ
ータ信号ＸＩＮが第２のＰＭＯＳスイッチングトランジ
スタ１３及び第２のＮＭＯＳスイッチングトランジスタ
１６の各々のゲート電極にそれぞれ与えられる。したが
って、ＩＮ＝ＬかつＸＩＮ＝Ｈの場合には、電源Ｖddか
らＰＭＯＳ駆動トランジスタ１１及び第１のＰＭＯＳス
イッチングトランジスタ１２を介してケーブル２０へ電
流が流し込まれ、かつケーブル２０から第２のＮＭＯＳ
スイッチングトランジスタ１６及びＮＭＯＳ駆動トラン
ジスタ１４を介して電源Ｖssへ電流が吸い込まれる。ド
ライバ１０の出力ノードの電圧をＶo1及びＶo2とする
と、この場合にはＶo1＞Ｖo2である。また、ＩＮ＝Ｈか
つＸＩＮ＝Ｌの場合には、電源ＶddからＰＭＯＳ駆動ト
ランジスタ１１及び第２のＰＭＯＳスイッチングトラン
ジスタ１３を介してケーブル２０へ電流が流し込まれ、
かつケーブル２０から第１のＮＭＯＳスイッチングトラ
ンジスタ１５及びＮＭＯＳ駆動トランジスタ１４を介し
て電源Ｖssへ電流が吸い込まれる。この場合にはＶo1＜
Ｖo2である。
【００１１】さて、ケーブル２０の先にどのような機器
が接続されるかは不定である。つまり、ドライバ１０か
ら見たケーブル２０のバイアス電圧Ｖmは、相手方機器
の接地電圧次第で変動する。また、相手方機器がバイア
ス電圧Ｖmを意図的に変更する場合もある。したがっ
て、ＰＭＯＳ駆動トランジスタ１１のドレイン・ソース
間電圧Ｖdsp及びＮＭＯＳ駆動トランジスタ１４のドレ
イン・ソース間電圧Ｖdsnも変動する。このようにして
Ｖdsp及びＶdsnが変動してもＩdp及びＩdnを変化させな
いために、ゲート電圧制御回路３０が設けられている。
図１のゲート電圧制御回路３０は、バイアス電圧Ｖmの
変動に起因したドライバ１０の出力電流の変化が補償さ
れるように、ゲート電圧Ｖgp及びＶgnを制御することに
よりドライバ１０の電流駆動能力を調整するものであ
る。詳細に説明すると、ゲート電圧制御回路３０は、電
源Ｖddと参照ノードＮpとの間に介在した、ＰＭＯＳ駆
動トランジスタ１１のレプリカを構成する第１のＰＭＯ
Ｓレプリカトランジスタ３１と、第１及び第２のＰＭＯ
Ｓスイッチングトランジスタ１２，１３のレプリカを構
成する第２のＰＭＯＳレプリカトランジスタ３２と、終
端抵抗Ｒtのレプリカを構成するレプリカ抵抗３３との
直列回路と、この直列回路から電源Ｖssへ一定の電流Ｉ
kを吸い込むための定電流源３４と、ケーブル２０のバ
イアス電圧Ｖmを検知して、参照ノードＮpの電圧がバイ
アス電圧Ｖmと一致するように第１のＰＭＯＳレプリカ
トランジスタ３１のゲート電圧を制御し、かつ該制御さ
れたゲート電圧ＶgpをＰＭＯＳ駆動トランジスタ１１の
ゲート電極へ供給するための演算増幅器３５とを備えて
いる。更に、ゲート電圧制御回路３０は、電源Ｖssと参
照ノードＮnとの間に介在した、ＮＭＯＳ駆動トランジ
スタ１４のレプリカを構成する第１のＮＭＯＳレプリカ
トランジスタ３６と、第１及び第２のＮＭＯＳスイッチ
ングトランジスタ１４，１５のレプリカを構成する第２
のＮＭＯＳレプリカトランジスタ３７と、終端抵抗Ｒt
のレプリカを構成するレプリカ抵抗３８との直列回路
と、この直列回路へ電源Ｖddから一定の電流Ｉkを流し
込むための定電流源３９と、ケーブル２０のバイアス電
圧Ｖmを検知して、参照ノードＮnの電圧がバイアス電圧
Ｖmと一致するように第１のＮＭＯＳレプリカトランジ
スタ３６のゲート電圧を制御し、かつ該制御されたゲー
ト電圧ＶgnをＮＭＯＳ駆動トランジスタ１４のゲート電
極へ供給するための演算増幅器４０とを備えている。ｋ
≧１を満たす実数をｋとするとき、電流Ｉkの大きさは
ドライバ１０の出力電流の１／ｋ倍であり、各レプリカ
トランジスタ３１，３２，３６，３７は各本体トランジ
スタの１／ｋ倍のゲート幅を有し、各レプリカ抵抗３
３，３８は終端抵抗Ｒtのｋ倍の抵抗値を有する。
が接続されるかは不定である。つまり、ドライバ１０か
ら見たケーブル２０のバイアス電圧Ｖmは、相手方機器
の接地電圧次第で変動する。また、相手方機器がバイア
ス電圧Ｖmを意図的に変更する場合もある。したがっ
て、ＰＭＯＳ駆動トランジスタ１１のドレイン・ソース
間電圧Ｖdsp及びＮＭＯＳ駆動トランジスタ１４のドレ
イン・ソース間電圧Ｖdsnも変動する。このようにして
Ｖdsp及びＶdsnが変動してもＩdp及びＩdnを変化させな
いために、ゲート電圧制御回路３０が設けられている。
図１のゲート電圧制御回路３０は、バイアス電圧Ｖmの
変動に起因したドライバ１０の出力電流の変化が補償さ
れるように、ゲート電圧Ｖgp及びＶgnを制御することに
よりドライバ１０の電流駆動能力を調整するものであ
る。詳細に説明すると、ゲート電圧制御回路３０は、電
源Ｖddと参照ノードＮpとの間に介在した、ＰＭＯＳ駆
動トランジスタ１１のレプリカを構成する第１のＰＭＯ
Ｓレプリカトランジスタ３１と、第１及び第２のＰＭＯ
Ｓスイッチングトランジスタ１２，１３のレプリカを構
成する第２のＰＭＯＳレプリカトランジスタ３２と、終
端抵抗Ｒtのレプリカを構成するレプリカ抵抗３３との
直列回路と、この直列回路から電源Ｖssへ一定の電流Ｉ
kを吸い込むための定電流源３４と、ケーブル２０のバ
イアス電圧Ｖmを検知して、参照ノードＮpの電圧がバイ
アス電圧Ｖmと一致するように第１のＰＭＯＳレプリカ
トランジスタ３１のゲート電圧を制御し、かつ該制御さ
れたゲート電圧ＶgpをＰＭＯＳ駆動トランジスタ１１の
ゲート電極へ供給するための演算増幅器３５とを備えて
いる。更に、ゲート電圧制御回路３０は、電源Ｖssと参
照ノードＮnとの間に介在した、ＮＭＯＳ駆動トランジ
スタ１４のレプリカを構成する第１のＮＭＯＳレプリカ
トランジスタ３６と、第１及び第２のＮＭＯＳスイッチ
ングトランジスタ１４，１５のレプリカを構成する第２
のＮＭＯＳレプリカトランジスタ３７と、終端抵抗Ｒt
のレプリカを構成するレプリカ抵抗３８との直列回路
と、この直列回路へ電源Ｖddから一定の電流Ｉkを流し
込むための定電流源３９と、ケーブル２０のバイアス電
圧Ｖmを検知して、参照ノードＮnの電圧がバイアス電圧
Ｖmと一致するように第１のＮＭＯＳレプリカトランジ
スタ３６のゲート電圧を制御し、かつ該制御されたゲー
ト電圧ＶgnをＮＭＯＳ駆動トランジスタ１４のゲート電
極へ供給するための演算増幅器４０とを備えている。ｋ
≧１を満たす実数をｋとするとき、電流Ｉkの大きさは
ドライバ１０の出力電流の１／ｋ倍であり、各レプリカ
トランジスタ３１，３２，３６，３７は各本体トランジ
スタの１／ｋ倍のゲート幅を有し、各レプリカ抵抗３
３，３８は終端抵抗Ｒtのｋ倍の抵抗値を有する。
【００１２】図２は、図１中の定電流源３４，３９の構
成例を示している。図２において、５０は定電圧生成回
路、６０は定電流生成回路、７０はカレントミラー回路
である。定電圧生成回路５０は、ＢＧＲ（バンドギャッ
プリファレンス）回路５１と、演算増幅器５２と、２本
の抵抗５３，５４とで構成される。ＢＧＲ回路５１は、
例えば、H. Banba et al.,"A CMOS Band-Gap Reference
Circuit with Sub 1VOperation", 1998 Symposium on
VLSI Circuits, Digest of Technical Papers, pp.228-
229に記載されているように、温度変動、電源電圧変動
等に依存しない一定電圧を生成できる回路である。定電
流生成回路６０は、演算増幅器６１と、ＮＭＯＳトラン
ジスタ６２と、終端抵抗Ｒtのレプリカを構成するレプ
リカ抵抗６３とで構成される。カレントミラー回路７０
は、５個のＰＭＯＳトランジスタ７１，７２，７５，７
８，７９と、４個のＮＭＯＳトランジスタ７３，７４，
７６，７７とで構成される。
成例を示している。図２において、５０は定電圧生成回
路、６０は定電流生成回路、７０はカレントミラー回路
である。定電圧生成回路５０は、ＢＧＲ（バンドギャッ
プリファレンス）回路５１と、演算増幅器５２と、２本
の抵抗５３，５４とで構成される。ＢＧＲ回路５１は、
例えば、H. Banba et al.,"A CMOS Band-Gap Reference
Circuit with Sub 1VOperation", 1998 Symposium on
VLSI Circuits, Digest of Technical Papers, pp.228-
229に記載されているように、温度変動、電源電圧変動
等に依存しない一定電圧を生成できる回路である。定電
流生成回路６０は、演算増幅器６１と、ＮＭＯＳトラン
ジスタ６２と、終端抵抗Ｒtのレプリカを構成するレプ
リカ抵抗６３とで構成される。カレントミラー回路７０
は、５個のＰＭＯＳトランジスタ７１，７２，７５，７
８，７９と、４個のＮＭＯＳトランジスタ７３，７４，
７６，７７とで構成される。
【００１３】図３は、図１中のＰＭＯＳ駆動トランジス
タ１１の動作点の移動の様子を示している。図１の構成
によれば、Ｖdspが小さくなるにつれてＰＭＯＳ駆動ト
ランジスタ１１のゲート電極に深いバイアスＶgpが与え
られるので、動作点がＰ、Ｑ、Ｒ、Ｓと移動する。この
結果、ドレイン電流Ｉdpは一定値を維持することができ
る。従来のように、例えば動作点Ｐにおけるゲート電圧
Ｖgp（＝−１．５Ｖ）が保持されるものと仮定すると、
Ｖdspが０．５Ｖより小さくなったときには動作点が飽
和領域から線形領域へ移動して、Ｉdpが小さくなってし
まう。
タ１１の動作点の移動の様子を示している。図１の構成
によれば、Ｖdspが小さくなるにつれてＰＭＯＳ駆動ト
ランジスタ１１のゲート電極に深いバイアスＶgpが与え
られるので、動作点がＰ、Ｑ、Ｒ、Ｓと移動する。この
結果、ドレイン電流Ｉdpは一定値を維持することができ
る。従来のように、例えば動作点Ｐにおけるゲート電圧
Ｖgp（＝−１．５Ｖ）が保持されるものと仮定すると、
Ｖdspが０．５Ｖより小さくなったときには動作点が飽
和領域から線形領域へ移動して、Ｉdpが小さくなってし
まう。
【００１４】図４は、図１中のＮＭＯＳ駆動トランジス
タ１４の動作点の移動の様子を示している。図１の構成
によれば、Ｖdsnが小さくなるにつれてＮＭＯＳ駆動ト
ランジスタ１４のゲート電極に高いバイアスＶgnが与え
られるので、動作点がＸ、Ｙ、Ｚと移動する結果、ドレ
イン電流Ｉdnは一定値を維持することができる。
タ１４の動作点の移動の様子を示している。図１の構成
によれば、Ｖdsnが小さくなるにつれてＮＭＯＳ駆動ト
ランジスタ１４のゲート電極に高いバイアスＶgnが与え
られるので、動作点がＸ、Ｙ、Ｚと移動する結果、ドレ
イン電流Ｉdnは一定値を維持することができる。
【００１５】以上のとおり、図１の構成によれば、ケー
ブルに流す定電流の向きを変えることでデータ伝送を行
うシステムの安定動作が可能になる。また、当該システ
ムの電源線や接地線に流れる電流の変動に伴うノイズを
回避することができる効果がある。
ブルに流す定電流の向きを変えることでデータ伝送を行
うシステムの安定動作が可能になる。また、当該システ
ムの電源線や接地線に流れる電流の変動に伴うノイズを
回避することができる効果がある。
【００１６】なお、図１中のＰＭＯＳ駆動トランジスタ
１１を２つに分け、その各々を各スイッチングトランジ
スタ１２，１３に直列接続してなるドライバ構成を採用
することもできる。ＮＭＯＳ駆動トランジスタ１４につ
いても同様である。この場合において、各ペアを構成す
る駆動トランジスタとスイッチングトランジスタとの位
置を交換することも可能である。
１１を２つに分け、その各々を各スイッチングトランジ
スタ１２，１３に直列接続してなるドライバ構成を採用
することもできる。ＮＭＯＳ駆動トランジスタ１４につ
いても同様である。この場合において、各ペアを構成す
る駆動トランジスタとスイッチングトランジスタとの位
置を交換することも可能である。
【００１７】図５は、図１中のゲート電圧制御回路３０
の変形例を示している。図５のゲート電圧制御回路３０
ａでは、図１中のレプリカ抵抗３３，３８に代えて可変
電圧生成回路８０が設けられる。この可変電圧生成回路
８０は、ケーブルのバイアス電圧Ｖmを検知して、この
バイアス電圧Ｖmから第１及び第２の可変電圧Ｖj，Ｖw
を生成するための回路である。ここに、電圧差Ｖj−Ｖm
及びＶm−Ｖwは、終端抵抗Ｒtにおける電圧ドロップ
（例えば、２ｍＡ×５５Ω＝０．１１Ｖ）を表すもので
ある。
の変形例を示している。図５のゲート電圧制御回路３０
ａでは、図１中のレプリカ抵抗３３，３８に代えて可変
電圧生成回路８０が設けられる。この可変電圧生成回路
８０は、ケーブルのバイアス電圧Ｖmを検知して、この
バイアス電圧Ｖmから第１及び第２の可変電圧Ｖj，Ｖw
を生成するための回路である。ここに、電圧差Ｖj−Ｖm
及びＶm−Ｖwは、終端抵抗Ｒtにおける電圧ドロップ
（例えば、２ｍＡ×５５Ω＝０．１１Ｖ）を表すもので
ある。
【００１８】図６は、図５中の可変電圧生成回路８０の
内部構成を示している。図６の可変電圧生成回路８０
は、終端抵抗Ｒtのレプリカを構成する第１及び第２の
レプリカ抵抗９４，９５を備えており、両レプリカ抵抗
９４，９５に一定の電流を流し、第１のレプリカ抵抗９
４における電圧ドロップをバイアス電圧Ｖmに加算する
ことにより第１の可変電圧Ｖjを、第２のレプリカ抵抗
９５における電圧ドロップをバイアス電圧Ｖmから減算
することにより第２の可変電圧Ｖwをそれぞれ生成する
ものである。これらの加算及び減算は、演算増幅器９３
と両レプリカ抵抗９４，９５とで構成された加減算回路
で実行される。図６中の他の構成要素は、両レプリカ抵
抗９４，９５に一定の電流を流すための、図２と同様の
定電流源を構成している。８１はＢＧＲ回路、８２，８
６は演算増幅器、８３は抵抗、８４，８５，８８，８９
は終端抵抗Ｒtのレプリカを構成するレプリカ抵抗、８
７，９０はＰＭＯＳトランジスタ、９１，９２はＮＭＯ
Ｓトランジスタである。
内部構成を示している。図６の可変電圧生成回路８０
は、終端抵抗Ｒtのレプリカを構成する第１及び第２の
レプリカ抵抗９４，９５を備えており、両レプリカ抵抗
９４，９５に一定の電流を流し、第１のレプリカ抵抗９
４における電圧ドロップをバイアス電圧Ｖmに加算する
ことにより第１の可変電圧Ｖjを、第２のレプリカ抵抗
９５における電圧ドロップをバイアス電圧Ｖmから減算
することにより第２の可変電圧Ｖwをそれぞれ生成する
ものである。これらの加算及び減算は、演算増幅器９３
と両レプリカ抵抗９４，９５とで構成された加減算回路
で実行される。図６中の他の構成要素は、両レプリカ抵
抗９４，９５に一定の電流を流すための、図２と同様の
定電流源を構成している。８１はＢＧＲ回路、８２，８
６は演算増幅器、８３は抵抗、８４，８５，８８，８９
は終端抵抗Ｒtのレプリカを構成するレプリカ抵抗、８
７，９０はＰＭＯＳトランジスタ、９１，９２はＮＭＯ
Ｓトランジスタである。
【００１９】図７は、図６の変形例を示している。図７
の可変電圧生成回路８０ａは、終端抵抗Ｒtのレプリカ
を構成する第１及び第２のレプリカ抵抗９４，９８を備
えており、両レプリカ抵抗９４，９８にそれぞれ一定の
電流を流し、第１のレプリカ抵抗９４における電圧ドロ
ップをバイアス電圧Ｖmに加算することにより第１の可
変電圧Ｖjを、第２のレプリカ抵抗９８における電圧ド
ロップをバイアス電圧Ｖmから減算することにより第２
の可変電圧Ｖwをそれぞれ生成するものである。９６は
ＰＭＯＳトランジスタ、９７は演算増幅器である。
の可変電圧生成回路８０ａは、終端抵抗Ｒtのレプリカ
を構成する第１及び第２のレプリカ抵抗９４，９８を備
えており、両レプリカ抵抗９４，９８にそれぞれ一定の
電流を流し、第１のレプリカ抵抗９４における電圧ドロ
ップをバイアス電圧Ｖmに加算することにより第１の可
変電圧Ｖjを、第２のレプリカ抵抗９８における電圧ド
ロップをバイアス電圧Ｖmから減算することにより第２
の可変電圧Ｖwをそれぞれ生成するものである。９６は
ＰＭＯＳトランジスタ、９７は演算増幅器である。
【００２０】図８は、図６の他の変形例を示している。
図８の可変電圧生成回路８０ｂは、終端抵抗Ｒtのレプ
リカを構成する第１及び第２のレプリカ抵抗１０３，１
０４を備えており、両レプリカ抵抗１０３，１０４に一
定の電流を流し、第１のレプリカ抵抗１０３における電
圧ドロップをバイアス電圧Ｖmに加算することにより第
１の可変電圧Ｖjを、第２のレプリカ抵抗１０４におけ
る電圧ドロップをバイアス電圧Ｖmから減算することに
より第２の可変電圧Ｖwをそれぞれ生成するものであ
る。９９，１００はＰＭＯＳトランジスタ、１０１，１
０２はＮＭＯＳトランジスタである。
図８の可変電圧生成回路８０ｂは、終端抵抗Ｒtのレプ
リカを構成する第１及び第２のレプリカ抵抗１０３，１
０４を備えており、両レプリカ抵抗１０３，１０４に一
定の電流を流し、第１のレプリカ抵抗１０３における電
圧ドロップをバイアス電圧Ｖmに加算することにより第
１の可変電圧Ｖjを、第２のレプリカ抵抗１０４におけ
る電圧ドロップをバイアス電圧Ｖmから減算することに
より第２の可変電圧Ｖwをそれぞれ生成するものであ
る。９９，１００はＰＭＯＳトランジスタ、１０１，１
０２はＮＭＯＳトランジスタである。
【００２１】図９は、本発明に係る定電流出力回路の他
の構成例を示している。図９中のドライバ１０ａと、活
性化トランジスタ数制御回路２５と、ゲート電圧制御回
路３０ｂとが、ケーブル２０に定電流を出力するための
定電流出力回路を構成している。ドライバ１０ａは、互
いに並列接続された複数の駆動トランジスタを備えたド
ライバである。活性化トランジスタ数制御回路２５は、
ケーブル２０のバイアス電圧Ｖmに応じて、ドライバ１
０ａの中の活性化される駆動トランジスタの数をデジタ
ル制御するための回路である。ゲート電圧制御回路３０
ｂは、ドライバ１０ａの中の特定の駆動トランジスタの
ゲート電圧をアナログ制御するための回路である。
の構成例を示している。図９中のドライバ１０ａと、活
性化トランジスタ数制御回路２５と、ゲート電圧制御回
路３０ｂとが、ケーブル２０に定電流を出力するための
定電流出力回路を構成している。ドライバ１０ａは、互
いに並列接続された複数の駆動トランジスタを備えたド
ライバである。活性化トランジスタ数制御回路２５は、
ケーブル２０のバイアス電圧Ｖmに応じて、ドライバ１
０ａの中の活性化される駆動トランジスタの数をデジタ
ル制御するための回路である。ゲート電圧制御回路３０
ｂは、ドライバ１０ａの中の特定の駆動トランジスタの
ゲート電圧をアナログ制御するための回路である。
【００２２】図１０は、図９中のドライバ１０ａの内部
構成を示している。ドライバ１０ａは、共通の電源Ｖdd
に結合されたソース電極と、互いに共通結合されたドレ
イン電極とを有する第１〜第４のＰＭＯＳ駆動トランジ
スタ１１，１１ａ，１１ｂ，１１ｃと、共通の電源Ｖss
に結合されたソース電極と、互いに共通結合されたドレ
イン電極とを有する第１〜第４のＮＭＯＳ駆動トランジ
スタ１４，１４ａ，１４ｂ，１４ｃとを備えている。第
１のＰＭＯＳ駆動トランジスタ１１のゲート電極は無段
階に制御されたゲート電圧Ｖgpを、第２〜第４のＰＭＯ
Ｓ駆動トランジスタ１１ａ，１１ｂ，１１ｃの各々のゲ
ート電極は活性化論理信号Ｎap，Ｎbp，Ｎcpをそれぞれ
受け取る。これら４個のＰＭＯＳ駆動トランジスタ１
１，１１ａ，１１ｂ，１１ｃの共通のドレイン電極は、
第１のＰＭＯＳスイッチングトランジスタ１２を介して
ケーブル２０の第１の信号線に、第２のＰＭＯＳスイッ
チングトランジスタ１３を介してケーブル２０の第２の
信号線にそれぞれ結合されている。したがって、これら
４個のＰＭＯＳ駆動トランジスタ１１，１１ａ，１１
ｂ，１１ｃは、ケーブル２０に電流Ｉdpを流し込むため
のＰＭＯＳドライバ１７を構成している。第１のＮＭＯ
Ｓ駆動トランジスタ１４のゲート電極は無段階に制御さ
れたゲート電圧Ｖgnを、第２〜第４のＮＭＯＳ駆動トラ
ンジスタ１４ａ，１４ｂ，１４ｃの各々のゲート電極は
活性化論理信号Ｎan，Ｎbn，Ｎcnをそれぞれ受け取る。
これら４個のＮＭＯＳ駆動トランジスタ１４，１４ａ，
１４ｂ，１４ｃの共通のドレイン電極は、第１のＮＭＯ
Ｓスイッチングトランジスタ１５を介してケーブル２０
の第１の信号線に、第２のＮＭＯＳスイッチングトラン
ジスタ１６を介してケーブル２０の第２の信号線にそれ
ぞれ結合されている。したがって、これら４個のＮＭＯ
Ｓ駆動トランジスタ１４，１４ａ，１４ｂ，１４ｃは、
ケーブル２０から電流Ｉdnを吸い込むためのＮＭＯＳド
ライバ１８を構成している。活性化論理信号Ｎap，Ｎb
p，Ｎcp，Ｎan，Ｎbn及びＮcnは活性化トランジスタ数
制御回路２５から、ゲート電圧Ｖgp及びＶgnはゲート電
圧制御回路３０ｂからそれぞれ与えられる。ここで、４
個のＰＭＯＳ駆動トランジスタ１１，１１ａ，１１ｂ，
１１ｃの共通のドレイン電極と共通のソース電極との間
の電圧をＶdspとし、４個のＮＭＯＳ駆動トランジスタ
１４，１４ａ，１４ｂ，１４ｃの共通のドレイン電極と
共通のソース電極との間の電圧をＶdsnとする。
構成を示している。ドライバ１０ａは、共通の電源Ｖdd
に結合されたソース電極と、互いに共通結合されたドレ
イン電極とを有する第１〜第４のＰＭＯＳ駆動トランジ
スタ１１，１１ａ，１１ｂ，１１ｃと、共通の電源Ｖss
に結合されたソース電極と、互いに共通結合されたドレ
イン電極とを有する第１〜第４のＮＭＯＳ駆動トランジ
スタ１４，１４ａ，１４ｂ，１４ｃとを備えている。第
１のＰＭＯＳ駆動トランジスタ１１のゲート電極は無段
階に制御されたゲート電圧Ｖgpを、第２〜第４のＰＭＯ
Ｓ駆動トランジスタ１１ａ，１１ｂ，１１ｃの各々のゲ
ート電極は活性化論理信号Ｎap，Ｎbp，Ｎcpをそれぞれ
受け取る。これら４個のＰＭＯＳ駆動トランジスタ１
１，１１ａ，１１ｂ，１１ｃの共通のドレイン電極は、
第１のＰＭＯＳスイッチングトランジスタ１２を介して
ケーブル２０の第１の信号線に、第２のＰＭＯＳスイッ
チングトランジスタ１３を介してケーブル２０の第２の
信号線にそれぞれ結合されている。したがって、これら
４個のＰＭＯＳ駆動トランジスタ１１，１１ａ，１１
ｂ，１１ｃは、ケーブル２０に電流Ｉdpを流し込むため
のＰＭＯＳドライバ１７を構成している。第１のＮＭＯ
Ｓ駆動トランジスタ１４のゲート電極は無段階に制御さ
れたゲート電圧Ｖgnを、第２〜第４のＮＭＯＳ駆動トラ
ンジスタ１４ａ，１４ｂ，１４ｃの各々のゲート電極は
活性化論理信号Ｎan，Ｎbn，Ｎcnをそれぞれ受け取る。
これら４個のＮＭＯＳ駆動トランジスタ１４，１４ａ，
１４ｂ，１４ｃの共通のドレイン電極は、第１のＮＭＯ
Ｓスイッチングトランジスタ１５を介してケーブル２０
の第１の信号線に、第２のＮＭＯＳスイッチングトラン
ジスタ１６を介してケーブル２０の第２の信号線にそれ
ぞれ結合されている。したがって、これら４個のＮＭＯ
Ｓ駆動トランジスタ１４，１４ａ，１４ｂ，１４ｃは、
ケーブル２０から電流Ｉdnを吸い込むためのＮＭＯＳド
ライバ１８を構成している。活性化論理信号Ｎap，Ｎb
p，Ｎcp，Ｎan，Ｎbn及びＮcnは活性化トランジスタ数
制御回路２５から、ゲート電圧Ｖgp及びＶgnはゲート電
圧制御回路３０ｂからそれぞれ与えられる。ここで、４
個のＰＭＯＳ駆動トランジスタ１１，１１ａ，１１ｂ，
１１ｃの共通のドレイン電極と共通のソース電極との間
の電圧をＶdspとし、４個のＮＭＯＳ駆動トランジスタ
１４，１４ａ，１４ｂ，１４ｃの共通のドレイン電極と
共通のソース電極との間の電圧をＶdsnとする。
【００２３】図１１は、図９中のゲート電圧制御回路３
０ｂの内部構成を示している。図１１のゲート電圧制御
回路３０ｂは、図５のゲート電圧制御回路３０ａの構成
から演算増幅器３５，４０と、可変電圧制御回路８０と
を除去してなる回路である。ＰＭＯＳレプリカトランジ
スタ３１は互いに短絡されたドレイン電極とゲート電極
とを有し、これらの電極の電圧Ｖgpが第１のＰＭＯＳ駆
動トランジスタ１１のゲート電極へ供給される。ＮＭＯ
Ｓレプリカトランジスタ３６は互いに短絡されたドレイ
ン電極とゲート電極とを有し、これらの電極の電圧Ｖgn
が第１のＮＭＯＳ駆動トランジスタ１４のゲート電極へ
供給される。
０ｂの内部構成を示している。図１１のゲート電圧制御
回路３０ｂは、図５のゲート電圧制御回路３０ａの構成
から演算増幅器３５，４０と、可変電圧制御回路８０と
を除去してなる回路である。ＰＭＯＳレプリカトランジ
スタ３１は互いに短絡されたドレイン電極とゲート電極
とを有し、これらの電極の電圧Ｖgpが第１のＰＭＯＳ駆
動トランジスタ１１のゲート電極へ供給される。ＮＭＯ
Ｓレプリカトランジスタ３６は互いに短絡されたドレイ
ン電極とゲート電極とを有し、これらの電極の電圧Ｖgn
が第１のＮＭＯＳ駆動トランジスタ１４のゲート電極へ
供給される。
【００２４】図１２は、図９中の活性化トランジスタ数
制御回路２５の内部構成を示している。図１２の活性化
トランジスタ数制御回路２５は、ケーブルのバイアス電
圧Ｖmを検知して、このバイアス電圧Ｖmから第１及び第
２の可変電圧Ｖj，Ｖwを生成するための可変電圧生成回
路８０（図５〜図８参照）と、第１〜第６のコンパレー
タ１１１〜１１６とを備えている。
制御回路２５の内部構成を示している。図１２の活性化
トランジスタ数制御回路２５は、ケーブルのバイアス電
圧Ｖmを検知して、このバイアス電圧Ｖmから第１及び第
２の可変電圧Ｖj，Ｖwを生成するための可変電圧生成回
路８０（図５〜図８参照）と、第１〜第６のコンパレー
タ１１１〜１１６とを備えている。
【００２５】まず、第１〜第３のコンパレータ１１１〜
１１３のはたらきを説明する。第１のコンパレータ１１
１は、第１の可変電圧Ｖjが条件Ｖj＞Ｖdd−γapを満た
すときにはＬレベルの活性化論理信号Ｎapを、そうでな
いときにはＨレベルの信号Ｎapを第２のＰＭＯＳ駆動ト
ランジスタ１１ａのゲート電極へ供給するものである。
第２のコンパレータ１１２は、Ｖjが条件Ｖj＞Ｖdd−γ
bpを満たすときにはＬレベルの活性化論理信号Ｎbpを、
そうでないときにはＨレベルの信号Ｎbpを第３のＰＭＯ
Ｓ駆動トランジスタ１１ｂのゲート電極へ供給するもの
である。第３のコンパレータ１１３は、Ｖjが条件Ｖj＞
Ｖdd−γcpを満たすときにはＬレベルの活性化論理信号
Ｎcpを、そうでないときにはＨレベルの信号Ｎcpを第４
のＰＭＯＳ駆動トランジスタ１１ｃのゲート電極へ供給
するものである。ここに、抵抗Ｒ1，Ｒ2，Ｒ3に定電流
を流すことにより生じる電圧ドロップをγap，γbp，γ
cpとするとき、これらの電圧ドロップを利用して電圧Ｖ
dd−γap，Ｖdd−γbp，Ｖdd−γcpを生成することがで
きる。第１及び第２のＰＭＯＳスイッチングトランジス
タ１２，１３のオン電圧をＶswpとし、ある設定電圧を
Ｖap，Ｖbp，Ｖcp（例えばＶap＝０．８Ｖ、Ｖbp＝０．
４Ｖ、Ｖcp＝０．２Ｖ）とするとき、γap＝Ｖswp＋Ｖa
p、γbp＝Ｖswp＋Ｖbp、γcp＝Ｖswp＋Ｖcpが満たされ
るように、抵抗Ｒ1，Ｒ2，Ｒ3の各々の値が設定され
る。図１０中の電圧ＶdspはＶdd−Ｖswp−Ｖjに等しい
から、Ｖdsp≧Ｖapならば第２〜第４のＰＭＯＳ駆動ト
ランジスタ１１ａ，１１ｂ，１１ｃのいずれもがオフ
し、Ｖbp≦Ｖdsp＜Ｖapならば第２のＰＭＯＳ駆動トラ
ンジスタ１１ａがオンし、Ｖcp≦Ｖdsp＜Ｖbpならば第
２及び第３のＰＭＯＳ駆動トランジスタ１１ａ，１１ｂ
がオンし、Ｖdsp＜Ｖcpならば第２、第３及び第４のＰ
ＭＯＳ駆動トランジスタ１１ａ，１１ｂ，１１ｃがオン
するように、ドライバ１０ａの中の活性化トランジスタ
の数がバイアス電圧Ｖmに応じて決定される。
１１３のはたらきを説明する。第１のコンパレータ１１
１は、第１の可変電圧Ｖjが条件Ｖj＞Ｖdd−γapを満た
すときにはＬレベルの活性化論理信号Ｎapを、そうでな
いときにはＨレベルの信号Ｎapを第２のＰＭＯＳ駆動ト
ランジスタ１１ａのゲート電極へ供給するものである。
第２のコンパレータ１１２は、Ｖjが条件Ｖj＞Ｖdd−γ
bpを満たすときにはＬレベルの活性化論理信号Ｎbpを、
そうでないときにはＨレベルの信号Ｎbpを第３のＰＭＯ
Ｓ駆動トランジスタ１１ｂのゲート電極へ供給するもの
である。第３のコンパレータ１１３は、Ｖjが条件Ｖj＞
Ｖdd−γcpを満たすときにはＬレベルの活性化論理信号
Ｎcpを、そうでないときにはＨレベルの信号Ｎcpを第４
のＰＭＯＳ駆動トランジスタ１１ｃのゲート電極へ供給
するものである。ここに、抵抗Ｒ1，Ｒ2，Ｒ3に定電流
を流すことにより生じる電圧ドロップをγap，γbp，γ
cpとするとき、これらの電圧ドロップを利用して電圧Ｖ
dd−γap，Ｖdd−γbp，Ｖdd−γcpを生成することがで
きる。第１及び第２のＰＭＯＳスイッチングトランジス
タ１２，１３のオン電圧をＶswpとし、ある設定電圧を
Ｖap，Ｖbp，Ｖcp（例えばＶap＝０．８Ｖ、Ｖbp＝０．
４Ｖ、Ｖcp＝０．２Ｖ）とするとき、γap＝Ｖswp＋Ｖa
p、γbp＝Ｖswp＋Ｖbp、γcp＝Ｖswp＋Ｖcpが満たされ
るように、抵抗Ｒ1，Ｒ2，Ｒ3の各々の値が設定され
る。図１０中の電圧ＶdspはＶdd−Ｖswp−Ｖjに等しい
から、Ｖdsp≧Ｖapならば第２〜第４のＰＭＯＳ駆動ト
ランジスタ１１ａ，１１ｂ，１１ｃのいずれもがオフ
し、Ｖbp≦Ｖdsp＜Ｖapならば第２のＰＭＯＳ駆動トラ
ンジスタ１１ａがオンし、Ｖcp≦Ｖdsp＜Ｖbpならば第
２及び第３のＰＭＯＳ駆動トランジスタ１１ａ，１１ｂ
がオンし、Ｖdsp＜Ｖcpならば第２、第３及び第４のＰ
ＭＯＳ駆動トランジスタ１１ａ，１１ｂ，１１ｃがオン
するように、ドライバ１０ａの中の活性化トランジスタ
の数がバイアス電圧Ｖmに応じて決定される。
【００２６】次に、第４〜第６のコンパレータ１１４〜
１１６のはたらきを説明する。第４のコンパレータ１１
４は、第２の可変電圧Ｖwが条件Ｖw＜Ｖss＋γanを満た
すときにはＨレベルの活性化論理信号Ｎanを、そうでな
いときにはＬレベルの信号Ｎanを第２のＮＭＯＳ駆動ト
ランジスタ１４ａのゲート電極へ供給するものである。
第５のコンパレータ１１５は、Ｖwが条件Ｖw＜Ｖss＋γ
bnを満たすときにはＨレベルの活性化論理信号Ｎbnを、
そうでないときにはＬレベルの信号Ｎbnを第３のＮＭＯ
Ｓ駆動トランジスタ１４ｂのゲート電極へ供給するもの
である。第６のコンパレータ１１６は、Ｖwが条件Ｖw＜
Ｖss＋γcnを満たすときにはＨレベルの活性化論理信号
Ｎcnを、そうでないときにはＬレベルの信号Ｎcnを第４
のＮＭＯＳ駆動トランジスタ１４ｃのゲート電極へ供給
するものである。ここに、抵抗Ｒ4，Ｒ5，Ｒ6に定電流
を流すことにより生じる電圧ドロップをγan，γbn，γ
cnとするとき、これらの電圧ドロップを利用して電圧Ｖ
ss＋γan，Ｖss＋γbn，Ｖss＋γcnを生成することがで
きる。第１及び第２のＮＭＯＳスイッチングトランジス
タ１５，１６のオン電圧をＶswnとし、ある設定電圧を
Ｖan，Ｖbn，Ｖcn（Ｖan＞Ｖbn＞Ｖcn）とするとき、γ
an＝Ｖswn＋Ｖan、γbn＝Ｖswn＋Ｖbn、γcn＝Ｖswn＋
Ｖcnが満たされるように、抵抗Ｒ4，Ｒ5，Ｒ6の各々の
値が設定される。図１０中の電圧ＶdsnはＶw−Ｖswn−
Ｖssに等しいから、Ｖdsn≧Ｖanならば第２〜第４のＮ
ＭＯＳ駆動トランジスタ１４ａ，１４ｂ，１４ｃのいず
れもがオフし、Ｖbn≦Ｖdsn＜Ｖanならば第２のＮＭＯ
Ｓ駆動トランジスタ１４ａがオンし、Ｖcn≦Ｖdsn＜Ｖb
nならば第２及び第３のＮＭＯＳ駆動トランジスタ１４
ａ，１４ｂがオンし、Ｖdsn＜Ｖcnならば第２、第３及
び第４のＮＭＯＳ駆動トランジスタ１４ａ，１４ｂ，１
４ｃがオンするように、ドライバ１０ａの中の活性化ト
ランジスタの数がバイアス電圧Ｖmに応じて決定され
る。
１１６のはたらきを説明する。第４のコンパレータ１１
４は、第２の可変電圧Ｖwが条件Ｖw＜Ｖss＋γanを満た
すときにはＨレベルの活性化論理信号Ｎanを、そうでな
いときにはＬレベルの信号Ｎanを第２のＮＭＯＳ駆動ト
ランジスタ１４ａのゲート電極へ供給するものである。
第５のコンパレータ１１５は、Ｖwが条件Ｖw＜Ｖss＋γ
bnを満たすときにはＨレベルの活性化論理信号Ｎbnを、
そうでないときにはＬレベルの信号Ｎbnを第３のＮＭＯ
Ｓ駆動トランジスタ１４ｂのゲート電極へ供給するもの
である。第６のコンパレータ１１６は、Ｖwが条件Ｖw＜
Ｖss＋γcnを満たすときにはＨレベルの活性化論理信号
Ｎcnを、そうでないときにはＬレベルの信号Ｎcnを第４
のＮＭＯＳ駆動トランジスタ１４ｃのゲート電極へ供給
するものである。ここに、抵抗Ｒ4，Ｒ5，Ｒ6に定電流
を流すことにより生じる電圧ドロップをγan，γbn，γ
cnとするとき、これらの電圧ドロップを利用して電圧Ｖ
ss＋γan，Ｖss＋γbn，Ｖss＋γcnを生成することがで
きる。第１及び第２のＮＭＯＳスイッチングトランジス
タ１５，１６のオン電圧をＶswnとし、ある設定電圧を
Ｖan，Ｖbn，Ｖcn（Ｖan＞Ｖbn＞Ｖcn）とするとき、γ
an＝Ｖswn＋Ｖan、γbn＝Ｖswn＋Ｖbn、γcn＝Ｖswn＋
Ｖcnが満たされるように、抵抗Ｒ4，Ｒ5，Ｒ6の各々の
値が設定される。図１０中の電圧ＶdsnはＶw−Ｖswn−
Ｖssに等しいから、Ｖdsn≧Ｖanならば第２〜第４のＮ
ＭＯＳ駆動トランジスタ１４ａ，１４ｂ，１４ｃのいず
れもがオフし、Ｖbn≦Ｖdsn＜Ｖanならば第２のＮＭＯ
Ｓ駆動トランジスタ１４ａがオンし、Ｖcn≦Ｖdsn＜Ｖb
nならば第２及び第３のＮＭＯＳ駆動トランジスタ１４
ａ，１４ｂがオンし、Ｖdsn＜Ｖcnならば第２、第３及
び第４のＮＭＯＳ駆動トランジスタ１４ａ，１４ｂ，１
４ｃがオンするように、ドライバ１０ａの中の活性化ト
ランジスタの数がバイアス電圧Ｖmに応じて決定され
る。
【００２７】図１３は、図１０中のＰＭＯＳドライバ１
７の電圧電流特性を示している。この例によれば、Ｖds
p≧Ｖapならば、従来と同様に第１のＰＭＯＳ駆動トラ
ンジスタ１１がＰＭＯＳドライバ１７の出力電流Ｉdpの
全てを負担する。ただし、Ｖdsp＜Ｖapならば、Ｖdspが
小さくなるにつれてＰＭＯＳドライバ１７の中の活性化
トランジスタの数が増加する。したがって、図中に実線
で示すように、ＰＭＯＳドライバ１７の出力電流Ｉdpは
ほぼ一定値を維持することができる。
７の電圧電流特性を示している。この例によれば、Ｖds
p≧Ｖapならば、従来と同様に第１のＰＭＯＳ駆動トラ
ンジスタ１１がＰＭＯＳドライバ１７の出力電流Ｉdpの
全てを負担する。ただし、Ｖdsp＜Ｖapならば、Ｖdspが
小さくなるにつれてＰＭＯＳドライバ１７の中の活性化
トランジスタの数が増加する。したがって、図中に実線
で示すように、ＰＭＯＳドライバ１７の出力電流Ｉdpは
ほぼ一定値を維持することができる。
【００２８】図１４は、図１０中のＮＭＯＳドライバ１
８の電圧電流特性を示している。この例によれば、Ｖds
n≧Ｖanならば、従来と同様に第１のＮＭＯＳ駆動トラ
ンジスタ１４がＮＭＯＳドライバ１８の出力電流Ｉdnの
全てを負担する。ただし、Ｖdsn＜Ｖanならば、Ｖdsnが
小さくなるにつれてＮＭＯＳドライバ１８の中の活性化
トランジスタの数が増加する。したがって、ＮＭＯＳド
ライバ１８の出力電流Ｉdnはほぼ一定値を維持すること
ができる。
８の電圧電流特性を示している。この例によれば、Ｖds
n≧Ｖanならば、従来と同様に第１のＮＭＯＳ駆動トラ
ンジスタ１４がＮＭＯＳドライバ１８の出力電流Ｉdnの
全てを負担する。ただし、Ｖdsn＜Ｖanならば、Ｖdsnが
小さくなるにつれてＮＭＯＳドライバ１８の中の活性化
トランジスタの数が増加する。したがって、ＮＭＯＳド
ライバ１８の出力電流Ｉdnはほぼ一定値を維持すること
ができる。
【００２９】なお、ＰＭＯＳドライバ１７及びＮＭＯＳ
ドライバ１８の各々を構成する駆動トランジスタの数は
任意である。各駆動トランジスタのゲート幅は、適宜設
定すればよい。また、各駆動トランジスタを活性化させ
るためのゲート電圧の大きさを各々異ならせるようにし
てもよい。
ドライバ１８の各々を構成する駆動トランジスタの数は
任意である。各駆動トランジスタのゲート幅は、適宜設
定すればよい。また、各駆動トランジスタを活性化させ
るためのゲート電圧の大きさを各々異ならせるようにし
てもよい。
【００３０】図１５は、本発明に係る定電流出力回路の
更に他の構成例を示している。図１５中のドライバ１０
ａと、活性化トランジスタ数制御回路２５ａと、ゲート
電圧制御回路３０ｃと、ステートマシン２６とが、ケー
ブル２０に定電流を出力するための定電流出力回路を構
成している。ドライバ１０ａは、図１０において説明し
た内部構成を有するドライバである。ステートマシン２
６は、バイアス電圧Ｖmの変動予測を示すシステム情報
を活性化トランジスタ数制御回路２５ａ及びゲート電圧
制御回路３０ｃへ与えるものである。このシステム情報
は、ケーブル２０のバイアス電圧Ｖmの実変動検知結果
から作成されたり、あるいはバイアス電圧Ｖmの検知に
よらない後述の情報から作成されたりする。活性化トラ
ンジスタ数制御回路２５ａは、ドライバ１０ａの中の活
性化される駆動トランジスタの数をデジタル制御するよ
うに、ステートマシン２６から与えられたシステム情報
に応じた活性化論理信号Ｎap，Ｎbp，Ｎcp，Ｎan，Ｎbn
及びＮcnをドライバ１０ａへ供給するための回路であ
る。ゲート電圧制御回路３０ｃは、例えば図１中のゲー
ト電圧制御回路３０や図５に示したゲート電圧制御回路
３０ａを機能拡張したものであって、ドライバ１０ａの
中の特定の駆動トランジスタのゲート電圧Ｖgp及びＶgn
を、ケーブル２０のバイアス電圧Ｖmに応じて、あるい
はステートマシン２６から与えられたシステム情報に応
じてアナログ制御するための回路である。
更に他の構成例を示している。図１５中のドライバ１０
ａと、活性化トランジスタ数制御回路２５ａと、ゲート
電圧制御回路３０ｃと、ステートマシン２６とが、ケー
ブル２０に定電流を出力するための定電流出力回路を構
成している。ドライバ１０ａは、図１０において説明し
た内部構成を有するドライバである。ステートマシン２
６は、バイアス電圧Ｖmの変動予測を示すシステム情報
を活性化トランジスタ数制御回路２５ａ及びゲート電圧
制御回路３０ｃへ与えるものである。このシステム情報
は、ケーブル２０のバイアス電圧Ｖmの実変動検知結果
から作成されたり、あるいはバイアス電圧Ｖmの検知に
よらない後述の情報から作成されたりする。活性化トラ
ンジスタ数制御回路２５ａは、ドライバ１０ａの中の活
性化される駆動トランジスタの数をデジタル制御するよ
うに、ステートマシン２６から与えられたシステム情報
に応じた活性化論理信号Ｎap，Ｎbp，Ｎcp，Ｎan，Ｎbn
及びＮcnをドライバ１０ａへ供給するための回路であ
る。ゲート電圧制御回路３０ｃは、例えば図１中のゲー
ト電圧制御回路３０や図５に示したゲート電圧制御回路
３０ａを機能拡張したものであって、ドライバ１０ａの
中の特定の駆動トランジスタのゲート電圧Ｖgp及びＶgn
を、ケーブル２０のバイアス電圧Ｖmに応じて、あるい
はステートマシン２６から与えられたシステム情報に応
じてアナログ制御するための回路である。
【００３１】図１６は、図１５の定電流出力回路を利用
したデータ伝送システムの構成例を示している。図１６
のシステムでは、第１の機器２００のドライバＤ１から
第２の機器２０１のレシーバＲへ第１のツイストペアケ
ーブル２０３を介してデータ伝送がなされ、第１の機器
２００のドライバＤ２から第３の機器２０２のレシーバ
Ｒへ第２のツイストペアケーブル２０４を介してデータ
伝送がなされ得る。例えばドライバＤ１が、図１５の構
成を備えている。本システムでは、ケーブルバイアス電
圧Ｖmを変更することにより、データ伝送レートを設定
するためのスピードシグナリング情報や、本システムを
スリープ状態へ移行させるための電力管理情報を伝達で
きるようになっている。バイアス電圧Ｖmの変動予測を
示す上記システム情報（図１５）は、スピードシグナリ
ング情報や電力管理情報の伝達時等におけるバイアス電
圧Ｖmの実変動検知結果から作成されたり、あるいはバ
イアス電圧Ｖmの検知によらないタイマ（ＴＩＭ）、電
源電圧変動（Ｖdd）、温度変動（Ｔ）等の情報から作成
されたりする。
したデータ伝送システムの構成例を示している。図１６
のシステムでは、第１の機器２００のドライバＤ１から
第２の機器２０１のレシーバＲへ第１のツイストペアケ
ーブル２０３を介してデータ伝送がなされ、第１の機器
２００のドライバＤ２から第３の機器２０２のレシーバ
Ｒへ第２のツイストペアケーブル２０４を介してデータ
伝送がなされ得る。例えばドライバＤ１が、図１５の構
成を備えている。本システムでは、ケーブルバイアス電
圧Ｖmを変更することにより、データ伝送レートを設定
するためのスピードシグナリング情報や、本システムを
スリープ状態へ移行させるための電力管理情報を伝達で
きるようになっている。バイアス電圧Ｖmの変動予測を
示す上記システム情報（図１５）は、スピードシグナリ
ング情報や電力管理情報の伝達時等におけるバイアス電
圧Ｖmの実変動検知結果から作成されたり、あるいはバ
イアス電圧Ｖmの検知によらないタイマ（ＴＩＭ）、電
源電圧変動（Ｖdd）、温度変動（Ｔ）等の情報から作成
されたりする。
【００３２】図１７は、図１６のシステムにおけるケー
ブルバイアス電圧Ｖmの変動の様子を示している。ま
た、図１７は、当該システムの３つのモードを示してい
る。「モード１」は、ケーブルの接続及び引き外しや、
機器電源のオン及びオフが生じるモードである。本シス
テムは、ツイストペアケーブルの活線挿抜をサポートし
ている。「モード２」は、バイアス電圧Ｖmの変動が生
じるモードである。例えば、モード１における人為操作
に起因してバイアス電圧Ｖmが大きく変動することもあ
れば、スピードシグナリング情報や電力管理情報の伝達
のためにバイアス電圧Ｖmが意図的に大きく変動させら
れることもある。また、機器の電源電圧変動や温度変動
に起因してバイアス電圧Ｖmが変動することもある。
「モード３」は、有効なデータ伝送が行われるモードで
ある。
ブルバイアス電圧Ｖmの変動の様子を示している。ま
た、図１７は、当該システムの３つのモードを示してい
る。「モード１」は、ケーブルの接続及び引き外しや、
機器電源のオン及びオフが生じるモードである。本シス
テムは、ツイストペアケーブルの活線挿抜をサポートし
ている。「モード２」は、バイアス電圧Ｖmの変動が生
じるモードである。例えば、モード１における人為操作
に起因してバイアス電圧Ｖmが大きく変動することもあ
れば、スピードシグナリング情報や電力管理情報の伝達
のためにバイアス電圧Ｖmが意図的に大きく変動させら
れることもある。また、機器の電源電圧変動や温度変動
に起因してバイアス電圧Ｖmが変動することもある。
「モード３」は、有効なデータ伝送が行われるモードで
ある。
【００３３】図１８は、図１５中のステートマシン２６
の状態遷移を示している。ステートマシン２６は、上記
モード１，２，３の間の遷移を検知する。ケーブル接続
時や機器電源のオン時には、バイアス電圧Ｖmが急変す
る。この際、ステートマシン２６は、バイアス電圧Ｖm
がわずかに上昇した時点でモード１（初期状態）からモ
ード２（過渡状態）への遷移を検知して、当該バイアス
電圧Ｖmの変動予測を示すシステム情報を作成する。こ
のシステム情報に応答して、活性化トランジスタ数制御
回路２５ａとゲート電圧制御回路３０ｃとがドライバ１
０ａの電流駆動能力を調整する。ただし、ゲート電圧Ｖ
gp及びＶgnのフィードバック制御が追随できないほど急
激にバイアス電圧Ｖmが変動する場合には、不安定動作
の防止のためにゲート電圧制御回路３０ｃの動作をフリ
ーズさせて、活性化トランジスタ数制御回路２５ａのみ
を動作させるようにしてもよい。また、ゲート電圧制御
回路３０ｃに、システム情報に応じてゲート電圧Ｖgp及
びＶgnを変えさせるようにしてもよい。そして、バイア
ス電圧Ｖmが正規の値になったところでデータ伝送が開
始する。この際、ステートマシン２６は、モード２（過
渡状態）からモード３（伝送状態）への遷移を検知す
る。モード３では、バイアス電圧Ｖmの微小変化を補償
するように、主としてゲート電圧制御回路３０ｃがドラ
イバ１０ａの電流駆動能力を調整する。ステートマシン
２６がタイマ情報に応じてゲート電圧制御回路３０ｃを
間欠動作させるようにしてもよい。スピードシグナリン
グ情報の伝達時には、バイアス電圧Ｖmが大きく変動す
る。この際、ステートマシン２６は、バイアス電圧Ｖm
の実変動検知結果に基づいてモード３（伝送状態）から
モード２（過渡状態）への遷移を検知して、バイアス電
圧Ｖmの変動予測を示すシステム情報を作成する。ま
た、電力管理情報の伝達時にバイアス電圧Ｖmが大きく
変動すると、ステートマシン２６は、バイアス電圧Ｖm
の実変動検知結果に基づいてモード３（伝送状態）から
モード２（スリープ状態）への遷移を検知して、バイア
ス電圧Ｖmの変動予測を示すシステム情報を作成する。
更に、モード３において電源電圧変動や温度変動があっ
た場合にも、ステートマシン２６はバイアス電圧Ｖmの
変動予測を示すシステム情報を作成する。活性化トラン
ジスタ数制御回路２５ａとゲート電圧制御回路３０ｃと
は、これらのシステム情報に応答してドライバ１０ａの
電流駆動能力を調整する。ケーブル引き外し時や機器電
源のオフ時にも、バイアス電圧Ｖmの変動予測を示すシ
ステム情報に応答してドライバ１０ａの電流駆動能力の
調整がなされる。
の状態遷移を示している。ステートマシン２６は、上記
モード１，２，３の間の遷移を検知する。ケーブル接続
時や機器電源のオン時には、バイアス電圧Ｖmが急変す
る。この際、ステートマシン２６は、バイアス電圧Ｖm
がわずかに上昇した時点でモード１（初期状態）からモ
ード２（過渡状態）への遷移を検知して、当該バイアス
電圧Ｖmの変動予測を示すシステム情報を作成する。こ
のシステム情報に応答して、活性化トランジスタ数制御
回路２５ａとゲート電圧制御回路３０ｃとがドライバ１
０ａの電流駆動能力を調整する。ただし、ゲート電圧Ｖ
gp及びＶgnのフィードバック制御が追随できないほど急
激にバイアス電圧Ｖmが変動する場合には、不安定動作
の防止のためにゲート電圧制御回路３０ｃの動作をフリ
ーズさせて、活性化トランジスタ数制御回路２５ａのみ
を動作させるようにしてもよい。また、ゲート電圧制御
回路３０ｃに、システム情報に応じてゲート電圧Ｖgp及
びＶgnを変えさせるようにしてもよい。そして、バイア
ス電圧Ｖmが正規の値になったところでデータ伝送が開
始する。この際、ステートマシン２６は、モード２（過
渡状態）からモード３（伝送状態）への遷移を検知す
る。モード３では、バイアス電圧Ｖmの微小変化を補償
するように、主としてゲート電圧制御回路３０ｃがドラ
イバ１０ａの電流駆動能力を調整する。ステートマシン
２６がタイマ情報に応じてゲート電圧制御回路３０ｃを
間欠動作させるようにしてもよい。スピードシグナリン
グ情報の伝達時には、バイアス電圧Ｖmが大きく変動す
る。この際、ステートマシン２６は、バイアス電圧Ｖm
の実変動検知結果に基づいてモード３（伝送状態）から
モード２（過渡状態）への遷移を検知して、バイアス電
圧Ｖmの変動予測を示すシステム情報を作成する。ま
た、電力管理情報の伝達時にバイアス電圧Ｖmが大きく
変動すると、ステートマシン２６は、バイアス電圧Ｖm
の実変動検知結果に基づいてモード３（伝送状態）から
モード２（スリープ状態）への遷移を検知して、バイア
ス電圧Ｖmの変動予測を示すシステム情報を作成する。
更に、モード３において電源電圧変動や温度変動があっ
た場合にも、ステートマシン２６はバイアス電圧Ｖmの
変動予測を示すシステム情報を作成する。活性化トラン
ジスタ数制御回路２５ａとゲート電圧制御回路３０ｃと
は、これらのシステム情報に応答してドライバ１０ａの
電流駆動能力を調整する。ケーブル引き外し時や機器電
源のオフ時にも、バイアス電圧Ｖmの変動予測を示すシ
ステム情報に応答してドライバ１０ａの電流駆動能力の
調整がなされる。
【００３４】なお、これまで差動データ伝送のための定
電流出力回路の例を説明してきたが、本発明はデータの
シングルエンド伝送のための定電流出力回路にも適用可
能である。
電流出力回路の例を説明してきたが、本発明はデータの
シングルエンド伝送のための定電流出力回路にも適用可
能である。
【００３５】
【発明の効果】以上説明してきたとおり、本発明によれ
ば、終端抵抗を介してバイアス電圧に結合されたケーブ
ルに定電流を出力するための定電流出力回路において、
ケーブルに電流を出力するための少なくとも１個の駆動
トランジスタを設け、ケーブルのバイアス電圧の変動に
起因して駆動トランジスタのドレイン・ソース間電圧が
変化したとき、該電圧の変化に伴う駆動トランジスタの
出力電流の変化が補償されるように当該駆動トランジス
タの電流駆動能力を調整することとしたので、ケーブル
のバイアス電圧の変動にかかわらず一定の電流駆動能力
を維持することができる定電流出力回路を提供すること
ができる。
ば、終端抵抗を介してバイアス電圧に結合されたケーブ
ルに定電流を出力するための定電流出力回路において、
ケーブルに電流を出力するための少なくとも１個の駆動
トランジスタを設け、ケーブルのバイアス電圧の変動に
起因して駆動トランジスタのドレイン・ソース間電圧が
変化したとき、該電圧の変化に伴う駆動トランジスタの
出力電流の変化が補償されるように当該駆動トランジス
タの電流駆動能力を調整することとしたので、ケーブル
のバイアス電圧の変動にかかわらず一定の電流駆動能力
を維持することができる定電流出力回路を提供すること
ができる。
【図１】本発明に係る定電流出力回路の構成例を示すブ
ロック図である。
ロック図である。
【図２】図１中の定電流源の構成例を示すブロック図で
ある。
ある。
【図３】図１中のＰＭＯＳ駆動トランジスタの動作点の
移動の様子を示す図である。
移動の様子を示す図である。
【図４】図１中のＮＭＯＳ駆動トランジスタの動作点の
移動の様子を示す図である。
移動の様子を示す図である。
【図５】図１中のゲート電圧制御回路の変形例を示す回
路図である。
路図である。
【図６】図５中の可変電圧生成回路の内部構成を示す回
路図である。
路図である。
【図７】図６の変形例を示す回路図である。
【図８】図６の他の変形例を示す回路図である。
【図９】本発明に係る定電流出力回路の他の構成例を示
すブロック図である。
すブロック図である。
【図１０】図９中のドライバの内部構成を示す回路図で
ある。
ある。
【図１１】図９中のゲート電圧制御回路の内部構成を示
す回路図である。
す回路図である。
【図１２】図９中の活性化トランジスタ数制御回路の内
部構成を示す回路図である。
部構成を示す回路図である。
【図１３】図１０中のＰＭＯＳドライバの電圧電流特性
を示す図である。
を示す図である。
【図１４】図１０中のＮＭＯＳドライバの電圧電流特性
を示す図である。
を示す図である。
【図１５】本発明に係る定電流出力回路の更に他の構成
例を示すブロック図である。
例を示すブロック図である。
【図１６】図１５の定電流出力回路を利用したデータ伝
送システムの構成例を示すブロック図である。
送システムの構成例を示すブロック図である。
【図１７】図１６のシステムにおけるケーブルバイアス
電圧の変動の様子を示すタイムチャート図である。
電圧の変動の様子を示すタイムチャート図である。
【図１８】図１５中のステートマシンの状態遷移図であ
る。
る。
１０，１０ａ ドライバ
１１，１１ａ，１１ｂ，１１ｃ ＰＭＯＳ駆動トランジ
スタ １２，１３ ＰＭＯＳスイッチングトランジスタ １４，１４ａ，１４ｂ，１４ｃ ＮＭＯＳ駆動トランジ
スタ １５，１６ ＮＭＯＳスイッチングトランジスタ １７ ＰＭＯＳドライバ １８ ＮＭＯＳドライバ ２０ ツイストペアケーブル ２５，２５ａ 活性化トランジスタ数制御回路 ２６ ステートマシン ３０，３０ａ，３０ｂ，３０ｃ ゲート電圧制御回路 ３１，３６ 駆動トランジスタのレプリカ ３２，３７ スイッチングトランジスタのレプリカ ３３，３８ 終端抵抗のレプリカ ３４，３９ 定電流源 ３５，４０ 演算増幅器 ５０ 定電圧生成回路 ６０ 定電流生成回路 ７０ カレントミラー回路 ８０，８０ａ，８０ｂ 可変電圧生成回路 ９３，９７ 演算増幅器 ９４，９５，９８，１０３，１０４ 終端抵抗のレプリ
カ １１１〜１１６ コンパレータ ２００，２０１，２０２ 機器 ２０３，２０４ ツイストペアケーブル Ｉdp ＰＭＯＳ駆動トランジスタのドレイン電流 Ｉdn ＮＭＯＳ駆動トランジスタのドレイン電流 Ｉk 定電流 Ｎp，Ｎn 参照ノード Ｒt 終端抵抗 Ｖdd，Ｖss 電源 Ｖdsp ＰＭＯＳ駆動トランジスタのドレイン・ソース
間電圧 Ｖdsn ＮＭＯＳ駆動トランジスタのドレイン・ソース
間電圧 Ｖgp ＰＭＯＳ駆動トランジスタのゲート電圧 Ｖgn ＮＭＯＳ駆動トランジスタのゲート電圧 Ｖj，Ｖw 可変電圧 Ｖm ケーブルのバイアス電圧 Ｖo1，Ｖo2 ドライバの出力ノードの電圧
スタ １２，１３ ＰＭＯＳスイッチングトランジスタ １４，１４ａ，１４ｂ，１４ｃ ＮＭＯＳ駆動トランジ
スタ １５，１６ ＮＭＯＳスイッチングトランジスタ １７ ＰＭＯＳドライバ １８ ＮＭＯＳドライバ ２０ ツイストペアケーブル ２５，２５ａ 活性化トランジスタ数制御回路 ２６ ステートマシン ３０，３０ａ，３０ｂ，３０ｃ ゲート電圧制御回路 ３１，３６ 駆動トランジスタのレプリカ ３２，３７ スイッチングトランジスタのレプリカ ３３，３８ 終端抵抗のレプリカ ３４，３９ 定電流源 ３５，４０ 演算増幅器 ５０ 定電圧生成回路 ６０ 定電流生成回路 ７０ カレントミラー回路 ８０，８０ａ，８０ｂ 可変電圧生成回路 ９３，９７ 演算増幅器 ９４，９５，９８，１０３，１０４ 終端抵抗のレプリ
カ １１１〜１１６ コンパレータ ２００，２０１，２０２ 機器 ２０３，２０４ ツイストペアケーブル Ｉdp ＰＭＯＳ駆動トランジスタのドレイン電流 Ｉdn ＮＭＯＳ駆動トランジスタのドレイン電流 Ｉk 定電流 Ｎp，Ｎn 参照ノード Ｒt 終端抵抗 Ｖdd，Ｖss 電源 Ｖdsp ＰＭＯＳ駆動トランジスタのドレイン・ソース
間電圧 Ｖdsn ＮＭＯＳ駆動トランジスタのドレイン・ソース
間電圧 Ｖgp ＰＭＯＳ駆動トランジスタのゲート電圧 Ｖgn ＮＭＯＳ駆動トランジスタのゲート電圧 Ｖj，Ｖw 可変電圧 Ｖm ケーブルのバイアス電圧 Ｖo1，Ｖo2 ドライバの出力ノードの電圧
─────────────────────────────────────────────────────
フロントページの続き
(58)調査した分野(Int.Cl.7，ＤＢ名)
H04L 25/02
H03K 19/0175
H04L 12/40
Claims (21)
- 【請求項１】 終端抵抗を介してバイアス電圧に結合さ
れたケーブルに定電流を出力するための定電流出力回路
であって、 ゲート電極と、電源に結合されたソース電極と、前記ケ
ーブルに結合されたドレイン電極とを有する駆動トラン
ジスタと、 前記バイアス電圧の変動に起因して前記ドレイン電極と
前記ソース電極との間の電圧が変化したとき、該電圧の
変化に伴う前記駆動トランジスタのドレイン電流の変化
が補償されて、前記駆動トランジスタのドレイン電流が
前記定電流に実質的に一致するように、前記駆動トラン
ジスタの電流駆動能力を調整するための調整手段とを備
えたことを特徴とする定電流出力回路。 - 【請求項２】 請求項１記載の定電流出力回路におい
て、 前記調整手段は、前記バイアス電圧の変動の検知結果に
基づいて前記駆動トランジスタの電流駆動能力を調整す
る機能を有することを特徴とする定電流出力回路。 - 【請求項３】 請求項１記載の定電流出力回路におい
て、 前記調整手段は、前記バイアス電圧の変動予測を示すシ
ステム情報に基づいて前記駆動トランジスタの電流駆動
能力を調整する機能を有することを特徴とする定電流出
力回路。 - 【請求項４】 請求項１記載の定電流出力回路におい
て、 前記調整手段は、前記駆動トランジスタの前記ゲート電
極の電圧を制御するためのゲート電圧制御回路を備えた
ことを特徴とする定電流出力回路。 - 【請求項５】 請求項４記載の定電流出力回路におい
て、 前記ゲート電圧制御回路は、 前記バイアス電圧を検知するための手段と、 前記電源と参照ノードとの間に介在した、前記駆動トラ
ンジスタのレプリカを構成するレプリカトランジスタ
と、前記終端抵抗のレプリカを構成するレプリカ抵抗と
の直列回路と、 前記直列回路に一定の電流を流すための電流源と、 前記参照ノードの電圧と前記検知されたバイアス電圧と
を比較し、該比較の結果に基づいて前記レプリカトラン
ジスタのゲート電圧を制御し、かつ該制御されたゲート
電圧を前記駆動トランジスタの前記ゲート電極へ供給す
るための手段とを備えたことを特徴とする定電流出力回
路。 - 【請求項６】 請求項５記載の定電流出力回路におい
て、 前記定電流出力回路は、前記電源と前記ケーブルとの間
において前記駆動トランジスタに直列に接続されたスイ
ッチングトランジスタを更に備え、 前記ゲート電圧制御回路は、前記電源と前記参照ノード
との間において前記レプリカトランジスタ及び前記レプ
リカ抵抗に直列に接続された、前記スイッチングトラン
ジスタのレプリカを構成する他のレプリカトランジスタ
を更に備えたことを特徴とする定電流出力回路。 - 【請求項７】 請求項４記載の定電流出力回路におい
て、 前記ゲート電圧制御回路は、 前記バイアス電圧を検知するための手段と、 前記電源と参照ノードとの間に介在した、前記駆動トラ
ンジスタのレプリカを構成するレプリカトランジスタ
と、 前記レプリカトランジスタに一定の電流を流すための電
流源と、 前記検知されたバイアス電圧から、該バイアス電圧との
差が前記終端抵抗における電圧ドロップを表す可変電圧
を生成するための可変電圧生成回路と、 前記参照ノードの電圧と前記生成された可変電圧とを比
較し、該比較の結果に基づいて前記レプリカトランジス
タのゲート電圧を制御し、かつ該制御されたゲート電圧
を前記駆動トランジスタの前記ゲート電極へ供給するた
めの手段とを備えたことを特徴とする定電流出力回路。 - 【請求項８】 請求項７記載の定電流出力回路におい
て、 前記定電流出力回路は、前記電源と前記ケーブルとの間
において前記駆動トランジスタに直列に接続されたスイ
ッチングトランジスタを更に備え、 前記ゲート電圧制御回路は、前記電源と前記参照ノード
との間において前記レプリカトランジスタに直列に接続
された、前記スイッチングトランジスタのレプリカを構
成する他のレプリカトランジスタを更に備えたことを特
徴とする定電流出力回路。 - 【請求項９】 請求項７記載の定電流出力回路におい
て、 前記可変電圧生成回路は、 前記終端抵抗のレプリカを構成するレプリカ抵抗と、 前記レプリカ抵抗に一定の電流を流したときの前記レプ
リカ抵抗における電圧ドロップを前記検知されたバイア
ス電圧に加算し、又は前記検知されたバイアス電圧から
前記レプリカ抵抗における電圧ドロップを減算するため
の手段とを備えたことを特徴とする定電流出力回路。 - 【請求項１０】 終端抵抗を介してバイアス電圧に結合
されたケーブルに定電流を出力するための定電流出力回
路であって、 各々ゲート電極と、共通の電源に結合されたソース電極
と、前記ケーブルに共通結合されたドレイン電極とを有
する複数の駆動トランジスタを備えたドライバと、 前記バイアス電圧の変動に起因して前記複数の駆動トラ
ンジスタの前記共通のドレイン電極と前記共通のソース
電極との間の電圧が変化したとき、該電圧の変化に伴う
前記ドライバの出力電流の変化が補償されて、前記ドラ
イバの出力電流が前記定電流に実質的に一致するよう
に、前記ドライバの電流駆動能力を調整するための調整
手段とを備えたことを特徴とする定電流出力回路。 - 【請求項１１】 請求項１０記載の定電流出力回路にお
いて、 前記調整手段は、前記バイアス電圧の変動の検知結果に
基づいて前記ドライバの電流駆動能力を調整する機能を
有することを特徴とする定電流出力回路。 - 【請求項１２】 請求項１０記載の定電流出力回路にお
いて、 前記調整手段は、前記バイアス電圧の変動予測を示すシ
ステム情報に基づいて前記ドライバの電流駆動能力を調
整する機能を有することを特徴とする定電流出力回路。 - 【請求項１３】 請求項１０記載の定電流出力回路にお
いて、 前記調整手段は、前記複数の駆動トランジスタのうちの
活性化されるトランジスタの数を制御するための活性化
トランジスタ数制御回路を備えたことを特徴とする定電
流出力回路。 - 【請求項１４】 請求項１３記載の定電流出力回路にお
いて、 前記活性化トランジスタ数制御回路は、 前記バイアス電圧を検知するための手段と、 前記複数の駆動トランジスタのうちの活性化されるべき
トランジスタの数を、前記検知されたバイアス電圧に応
じて決定するための手段とを備えたことを特徴とする定
電流出力回路。 - 【請求項１５】 請求項１３記載の定電流出力回路にお
いて、 前記活性化トランジスタ数制御回路は、前記複数の駆動
トランジスタのうちの活性化されるべきトランジスタの
数を、前記バイアス電圧の変動予測を示すシステム情報
に基づいて決定するための手段を備えたことを特徴とす
る定電流出力回路。 - 【請求項１６】 請求項１３記載の定電流出力回路にお
いて、 前記活性化トランジスタ数制御回路は、前記複数の駆動
トランジスタのうちの活性化されるべきトランジスタの
各々のゲート電極へ活性化論理信号を供給するための論
理手段を備えたことを特徴とする定電流出力回路。 - 【請求項１７】 請求項１０記載の定電流出力回路にお
いて、 前記調整手段は、前記複数の駆動トランジスタのうちの
特定のトランジスタのゲート電極の電圧を無段階に制御
するためのゲート電圧制御回路を備えたことを特徴とす
る定電流出力回路。 - 【請求項１８】 請求項１７記載の定電流出力回路にお
いて、 前記ゲート電圧制御回路は、 前記バイアス電圧を検知するための手段と、 前記特定のトランジスタの前記ゲート電極へ供給すべき
電圧を、前記検知されたバイアス電圧に応じて決定する
ための手段とを備えたことを特徴とする定電流出力回
路。 - 【請求項１９】 請求項１７記載の定電流出力回路にお
いて、 前記ゲート電圧制御回路は、前記特定のトランジスタの
前記ゲート電極へ供給すべき電圧を、前記バイアス電圧
の変動予測を示すシステム情報に基づいて決定するため
の手段を備えたことを特徴とする定電流出力回路。 - 【請求項２０】 終端抵抗を介してバイアス電圧に結合
されたケーブルと、 前記ケーブルに定電流を出力するための定電流出力回路
とを備えたデータ伝送システムであって、 前記定電流出力回路は、 ゲート電極と、電源に結合されたソース電極と、前記ケ
ーブルに結合されたドレイン電極とを有する駆動トラン
ジスタと、 前記バイアス電圧の変動に起因して前記ドレイン電極と
前記ソース電極との間の電圧が変化したとき、該電圧の
変化に伴う前記駆動トランジスタのドレイン電流の変化
が補償されて、前記駆動トランジスタのドレイン電流が
前記定電流に実質的に一致するように、前記駆動トラン
ジスタの電流駆動能力を調整するための調整手段とを備
えたことを特徴とするデータ伝送システム。 - 【請求項２１】 請求項２０記載のデータ伝送システム
において、 前記ケーブルは、ツイストペアケーブルであることを特
徴とするデータ伝送システム。
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