JP2916480B2 - 信号レベル変換器を具える集積回路 - Google Patents

信号レベル変換器を具える集積回路

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Description

【発明の詳細な説明】 （技術分野） 本発明は、制御電圧の制御の下で、入力端子に第１お
よび第２極値（extreme value）を持つ入力信号電圧を
有する入力信号を、出力端子に第３および第４極値を持
つ出力信号電圧を有する出力信号に変換する変換器を具
える集積回路であって、該集積回路が、 −第１電源端子に接続された駆動トランジスタの電流チ
ャネルを含む電流通路と第２電源端子に接続された制御
可能な負荷を具えるバッファーであって、入力端子が駆
動トランジスタの制御電極に連結され、出力端子が駆動
トランジスタの間の電流通路に連結されるもの、 −もし入力信号電圧が実質的に制御電圧に等しいなら、
出力信号電圧が実質的に基準電圧に等しくなるように、
制御電圧と基準電圧双方の制御の下で負荷を制御する制
御回路、 を具えている。
（背景技術） そのような集積回路は国際公開第W089/00362号公報、
「CMOS入力バッファー受信機回路（CMOS input buffer
receivr circuit）」から既知である。相互に独立な制
御電圧と基準電圧に基づいて、制御回路はバッファーの
トリップ点（trip point）が固定されていることを保証
するよう負荷を調節する。スイッチング要素は負荷と駆
動トランジスタを持つバッファーを具えるのみである。
そのような回路の欠点は入力における信号遷移の到着と
出力におけるそれらの対応する出現との間に遅延が存在
することであり、それはクロック周波数が絶えず増大す
る傾向が既知の回路の適用をかなり制限するという観点
からそうである。
（発明の開示） 本発明の目的は特に入力と出力の遷移間の遅延を低減
することである。
このため、冒頭の記事で説明された集積回路は、バッ
ファー中の負荷と駆動トランジスタが相互に反対の態様
（mutually opposed manner）で制御可能であり、キャ
パシタンスが負荷の制御端子と入力端子の間に挿入され
ていることを特徴としている。
入力端子と制御端子の間の容量性結合のために、負荷
は入力電圧トランジスタの場合に積極的に制御される。
駆動トランジスタと負荷が相互に反対の態様で制御でき
るために、出力端子上の電圧は容量性結合の無い場合よ
りもさらに急速に応答するであろう。
本発明による集積回路の別の実施例では、制御回路
が、 −第１電源端子に接続された第２駆動トランジスタの電
流チャネルを含む電流通路と第２電源端子に接続された
制御可能な第２負荷を具える第２バッファーであって、
第２駆動トランジスタが制御電圧により制御可能である
もの、 −基準電圧と第２バッファーの出力電圧との間の差に依
存して第１および第２負荷を制御する差分増幅器、 を具えるものにおいて、 制御端子と差分増幅器の間に抵抗が挿入されているこ
とを特徴としている。
特にこの抵抗は制御端子における電圧変動が差分増幅
器の低い出力インピーダンスを介して電源に直接消失し
ないことを保証している。さらに、キャパシタンスと抵
抗により形成された組合せは位相補償によりフィードバ
ックループの安定性を増大する。
少なくとも制御電圧あるいは基準電圧が制御できる実
施例は広い分野の適用を見いだすことができる。例え
ば、CMOS技術で構成された本発明による全く同一の集積
回路は以下のタイプ、すなわちECLレベル、TTLレベル、
Ｓ−TTLレベル、I2Lレベルの少なくとも１つの論理信号
を制御電圧と基準電圧の適応によりCMOSレベルに変換す
るのに適している。
本発明による集積回路の別の実施例は、それがCMOS S
RAMを具え、CMOS変換器はその入力に接続されているこ
とを特徴としている。変換器が例えばECL信号をCMOSレ
ベルに変換するのに適している場合にSRAMが実現され、
それは（高速）ECL回路と直接協働でき、かつそれはCMO
S回路の性質に従って低いエネルギー消費と高い充填密
度（packing density）を有している。例えばCMOSゲー
トアレイとそのような変換器の組合せは同様な利点を提
供する。
添付図面を参照して今後本発明を詳細に説明する。
（実施例） 第1a図は従前の技術による集積回路の一実施例を示し
ている。
この回路はNMOSタイプの駆動トランジスタ12とPMOSタ
イプの負荷トランジスタ14を持つインバーター回路10を
具えている。インバーター回路10の入力16は入力信号V
INを受信し、その信号電圧は例えばVAとVBのような所定
の２つの値の間にある。例えば、もしVINがECLレベルの
論理信号であるなら、VAとVBはそれぞれVDD以下0.95Vと
VDD以下1.7Vに等しい。出力端子18における出力信号V
OUTは入力信号VINの瞬時値を示すが、しかしそれはCMOS
レベルに変換されたその変形（version）を表してい
る。
入力信号VINの出力信号VOUTへの最適変換に対して、
入力信号VINがVAとVBの間のほぼ中間（halfway）にある
場合にVOUTが近似的にVDDとVSSの間のほぼ中間に位置さ
れることが特に必要である。そのため、回路は制御入力
22における制御電圧VCに依存して負荷トランジスタ14を
通る電流を制御する制御回路20を備えている。
制御回路20はそれぞれNMOSタイプとPMOSタイプである
駆動トランジスタ32と負荷トランジスタ34を持つ第２イ
ンバーター回路30を具えており、負荷トランジスタ34は
ネガティブフィードバックループにより制御されてい
る。このフィードバックループは差分増幅器40を具え、
その非反転入力は第２インバーター回路30の出力38に接
続され、反転入力は基準電圧VREFを受信するために電圧
分割器50に接続されており、上記の増幅器40の出力は負
荷トランジスタ14と34の相互接続されたゲート電極に接
続されている。所与の制御電圧VCと所与の基準電圧VREF
に対して、差分増幅器40は負荷トランジスタ34を通る電
流を制御し、従って出力38上の電圧は実質的にVREFに等
しい。負荷トランジスタ14は負荷トランジスタ34と同じ
制御電圧を受信する。幾何学的スケールファクターを別
としてインバーター回路10と30の構造が同じであると仮
定する。その場合に、インバーター回路10の出力電圧V
OUTはもし入力電圧VINが実質的に制御電圧VCに等しいな
らば実質的に基準電圧VREFに等しいであろう。例えば、
制御電圧VCが近似的にVDD以下1.32Vの値に調整される場
合、CMOSレベルのECL信号の入力バッファーが実現され
る。
第1b図は既知の集積メモリ回路の変形を示し、この回
路では電源電圧VDDとVSSならびにPMOSトランジスタとNM
OSトランジスタは交替されている。第１インバーター回
路10の駆動トランジスタ212はPMOSタイプであり、かつ
入力端子216で入力電圧VINを受信する。第２インバータ
ー回路30において、PMOSトランジスタ232は制御端子222
を介して制御電圧VCを受信する。NMOS負荷トランジスタ
214と234はフィードバックトランジスタ増幅器40によっ
て制御されている。第1a図を参照して既に説明されたよ
うに、出力端子218における出力電圧VOUTはもし入力電
圧VINが実質的に制御電圧VCに等しいなら実質的に基準
電圧VREFに等しい。この実施例はもし信号電圧VINの最
低の極値が第1a図のNMOSトランジスタ12のしきい値以下
ならば第1a図に示された実施例よりも好ましい。もしこ
れがなおそのケースであるならば、少なくとも出力信号
VOUTの歪みが起こり、そして多分情報を失うであろう。
同様な考察はもし信号電圧VINの最高の限界値がVDDマイ
ナス駆動トランジスタ212のしきい値とVDDの間の電圧範
囲内にあるなら、第1b図に示された実施例に必要な変更
を加えて（mutatis mutandis）良好である。
例えば、VSSの上0.2VとVSSの上2.5Vの論理値を有する
論理TTLがVINに対して選ばれ、かつVCがVSSの上1.35Vに
調整されるなら、CMOSレベルへのTTL信号の入力バッフ
ァーが実現される。特に集積回路が構成できる技術（CM
OS、NMOS、バイポーラー、MESFET等）に依存して、前述
のことは異なる論理ファミリーの信号の変換（CMOS、TT
L、Ｓ−TTL、ECL、I2L等）に原理的に使用できる。同様
に、前述のことはまた小さいオフセットを有する比較器
の実現にも使用できる。
第２の回路線図 第２図は本発明による集積回路の第２の回路線図を示
し、これは一例として前の図と同様にCMOS技術により構
成されている。前の図の部品と要素に対応する参照記号
は同一であるかあるいはそれに対応している。
第２図に示された回路は第１図に示されたものと次の
点で異なっている。すなわち、キャパシタンス25がイン
バーター回路10の駆動トランジスタ12と負荷トランジス
タ14のゲート電極の間に追加され、かつ抵抗27が負荷ト
ランジスタ14と差分増幅器40のゲート電極の間に追加さ
れている。トランジスタ12と14のゲート電極間の容量性
結合は入力16における入力信号VINの電圧レベルの遷移
の間に負荷トランジスタ14の能動制御（active contro
l）を与える。従って、この実施例は前の図に示された
ものより高速である。特に抵抗27は差分増幅器40の（非
常に低い）出力インピーダンスを介して負荷トランジス
タのゲート電極における電圧変動が電源で直ちに消失す
ることを防ぐために用意されている。抵抗27は制御電圧
VCが一定のままである限り負荷トランジスタ14の直流バ
イアスに影響を及ぼさない。キャパシタンス25と抵抗27
により形成された組合せはまた不安定性の生起を防ぐた
めに前述のフィードバックループの位相補償として作用
する。そのような不安定性はフィードバックループが位
相シフト効果を有する要素を含むという理由で重大な問
題が生じる。フィードバックは増幅器の出力と、制御可
能な負荷として使用されるトランジスタのゲートとの間
にタップされる。これらのゲートは容量性負荷を形成
し、増幅器の出力抵抗と組合わされて位相シフトを引き
起こす。
もし第1a図と第２図の回路においてVCが（1/2）（VDD
−VSS）より大きくかつ第1b図に示された回路においてV
Cが（1/2）（VDD−VSS）より小さいなら、示された回路
のゲート遅延は通常のCMOSインバーター回路のゲート遅
延より小さいことに注意すべきである。特にこれは駆動
トランジスタ12と負荷トランジスタ14の相互に無関係は
バイアスのために、直流成分に関する限り、そのバイア
スはゲート・ソース電圧の和を通常のCMOSインバーター
回路の場合よりもかなり大きくすることができる。この
ことは同じトランジスタから構成された通常のCMOSゲー
トと比較して回路のより大きいトランスコンダクタンス
を意味しいる。
トランジスタ線図 第３図は第２図に示された回路の具体化の一例のトラ
ンジスタ線図（transistor diagram）を示している。前
の図の部品と要素に対応すつ参照記号は再び同一である
かあるいはそれに対応している。
差分増幅器40は負荷として電流ミラー44を持つトラン
ジスタ差分ペアー42を具えている。差分増幅器40の１つ
の入力はインバーター回路30の出力に接続され、別の入
力は電圧分割器50に接続され、電圧分割器50はその入力
と出力が相互接続されている基準出力CMOSインバーター
ゲットを具えている。インピーダンス27はPMOSトランジ
スタとNMOSトランジスタの電流チャネルの並列結合を具
え、そのゲート電極はVSSとVDDに接続された電源端子に
それぞれ接続されている。良く知られているように、こ
の並列結合の使用はしきい値損失の生起を防いでいる。
回路の出力で電圧スイングを増大する追加のインバータ
ー回路60がまたインバーター回路10の出力18に接続され
ている。0.6nsのゲート遅延と1.1mAの電力消費は、4.5V
±５％の電源（VDD−VSS）によるECLからCMOSへの変換
および０度Ｃから125度Ｃの温度範囲に対して、サブミ
クロンCMOSプロセスで実現されたトランジスタ線図に示
されたような回路で実験的に決定されている。
メモリ回路 第４図は本発明による集積回路の使用の一例を示して
いる。0Vと−4.5VのECLレベル電源電圧にそれぞれ接続
されている電源端子102と104を持つIC100が示されてい
る。IC100は端子102と104の間に接続されているCMOS−S
RAM110を具えている。通信に対して、従って信号のレベ
ル適応に対して、ECLレベル信号をCMOSレベルに変換し
かつCMOSレベル信号をECLレベルにそれぞれ変換する入
力バッファー120と出力バッファー130が備えられてい
る。IC100は実行可能なデータ伝達ルートを示す破線の
矢印によって示されるようにECLレベルで動作する（示
されていない）データ処理回路をまた備えている。
そのような構成はCMOS−SRAMの低エネルギー消費とEC
Lシステムの高データ処理速度を結合し、IC100は十分EC
Lと両立可能である。入力バッファー120は例えば第３図
に示された回路を具えている。
【図面の簡単な説明】
第1a図は従前の技術による回路を示し、 第1b図は第1a図の変形を示し、 第２図は本発明による集積回路の一実施例を示し、 第３図は第２図の実施例を例示するトランジスタ線図を
示し、 第４図は本発明によるメモリ回路の一例を示している。 10……インバーター回路 12……駆動トランジスタ 14……負荷トランジスタ 16……入力 18……出力端子 20……制御回路 22……制御入力 25……キャパシタンス 27……抵抗あるいはインピーダンス 30……第２インバーター回路 32……駆動トランジスタ 34……負荷トランジスタ 38……出力 40……差分増幅器 42……トランジスタ差分ペアー 44……電流ミラー 50……電圧分割器 60……インバーター回路 100……IC 102,104……電源端子 110……CMOS−SRAM 120……入力バッファー 130……出力バッファー 212……駆動トランジスタ 214,234……NMOS負荷トランジスタ 216……入力端子 218……出力端子 222……制御端子 232……PMOSトランジスタ
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ハンス―ユルフェン オット スフ―マ セル オランダ国5621 ベーアー アインドー フェン フルーネバウツウェッハ１ (58)調査した分野(Int.Cl.6，ＤＢ名) H03K 19/0185

Claims (10)

    (57)【特許請求の範囲】
  1. 【請求項１】制御電圧の制御の下で、入力端子に第１お
    よび第２極値を持つ入力信号電圧を有する入力信号を、
    出力端子に第３および第４極値を持つ出力信号電圧を有
    する出力信号に変換する変換器を具える集積回路であっ
    て、該集積回路が、 −第１電源端子に接続された駆動トランジスタの電流チ
    ャネルを含む電流通路と第２電源端子に接続された制御
    可能な負荷を具えるバッファーであって、入力端子が駆
    動トランジスタの制御電極に連結され、出力端子が負荷
    と駆動トランジスタの間の電流通路に連結されるもの、 −もし入力信号電圧が実質的に制御電圧に等しいなら、
    出力信号電圧が実質的に基準電圧に等しくなるように、
    制御電圧と基準電圧双方の制御の下で負荷を制御する制
    御回路、 を具えるものにおいて、 バッファー中の負荷および駆動トランジスタが相互に反
    対の態様で制御可能であり、キャパシタンスが負荷の制
    御端子と入力端子との間に挿入されていることを特徴と
    する集積回路。
  2. 【請求項２】制御回路が、 −第１電源端子に接続された第２駆動トランジスタの電
    流チャネルを含む電流通路と第２電源端子に接続された
    制御可能な第２負荷を具える第２バッファーであって、
    第２駆動トランジスタが制御電圧により制御可能である
    もの、 −基準電圧と第２バッファーの出力電圧との間の差に依
    存して第１および第２負荷を制御する差分増幅器、 を具えるものにおいて、 制御端子と差分増幅器の間に抵抗が挿入されていること
    を特徴とする請求項１に記載の集積回路。
  3. 【請求項３】第２駆動トランジスタと第２負荷がそれぞ
    れ第１駆動トランジスタと第１負荷のコピーであること
    を特徴とする請求項２に記載の集積回路。
  4. 【請求項４】第２バッファーが第１バッファーのコピー
    であることを特徴とする請求項３に記載の集積回路。
  5. 【請求項５】少なくとも制御電圧あるいは基準電圧が制
    御可能であることを特徴とする請求項１に記載の集積回
    路。
  6. 【請求項６】いくつかの変換器が共通に単一制御回路を
    具える請求項１から４のいずれか１つに記載の集積回
    路。
  7. 【請求項７】CMOS技術で構成され、かつECLレベル、TTL
    レベル、Ｓ−TTLレベル、I2Lレベルの少なくとも１つの
    論理入力信号をCMOSレベルに変換するのに適している請
    求項１から６のいずれか１つに記載の集積回路。
  8. 【請求項８】入力側で少なくとも１つの変換器に連結さ
    れているCMOS−SRAMを具える請求項７に記載の集積回
    路。
  9. 【請求項９】入力側で少なくとも１つの変換器に連結さ
    れているCMOSゲートアレイを具える請求項７に記載の集
    積回路。
  10. 【請求項１０】比較器として使用するのに適している請
    求項１から５のいずれか１つに記載の集積回路。
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Families Citing this family (30)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2549743B2 (ja) * 1990-03-30 1996-10-30 株式会社東芝 出力回路
US5317218A (en) * 1991-01-04 1994-05-31 United Microelectronics Corp. Current sense circuit with fast response
CA2062414C (en) * 1991-03-07 1999-03-30 Satomi Horita A circuit for interconnecting integrated semiconductor circuits
US5128890A (en) * 1991-05-06 1992-07-07 Motorola, Inc. Apparatus for performing multiplications with reduced power and a method therefor
US5184033A (en) * 1991-09-20 1993-02-02 Motorola, Inc. Regulated BiCMOS output buffer
EP0539832B1 (en) * 1991-11-01 1998-04-08 Hewlett-Packard Company CMOS pseudo-NMOS programmable capacitance time vernier system and method for controlled delay of timing edges
US5202594A (en) * 1992-02-04 1993-04-13 Motorola, Inc. Low power level converter
JP3113071B2 (ja) * 1992-06-26 2000-11-27 株式会社東芝 レベル変換回路
ATE145501T1 (de) * 1992-09-18 1996-12-15 Siemens Ag Integrierte pufferschaltung
SE9400657D0 (sv) * 1994-02-25 1994-02-25 Ellemtel Utvecklings Ab En, en kontrollspänning alstrande, krets
JPH08154022A (ja) * 1994-11-29 1996-06-11 Nec Corp 過電流保護回路付き増幅回路
JPH08181546A (ja) * 1994-12-27 1996-07-12 Mitsubishi Electric Corp レベルシフト回路
JPH098637A (ja) * 1995-06-21 1997-01-10 Fujitsu Ltd 半導体装置
US5889415A (en) * 1996-12-26 1999-03-30 Philips Electronics North America Corporation Internal voltage referenced output driver
DE19844481C1 (de) 1998-09-28 2000-05-25 Siemens Ag Integrierte Schaltung mit einer Kontaktierungsstelle zum Wählen einer Betriebsart der integrierten Schaltung
US6943618B1 (en) * 1999-05-13 2005-09-13 Honeywell International Inc. Compensation mechanism for compensating bias levels of an operation circuit in response to supply voltage changes
JP3252903B2 (ja) * 1999-05-28 2002-02-04 日本電気株式会社 インタフェース回路
US6583661B1 (en) 2000-11-03 2003-06-24 Honeywell Inc. Compensation mechanism for compensating bias levels of an operation circuit in response to supply voltage changes
GB0101759D0 (en) * 2001-01-23 2001-03-07 Toumaz Technology Ltd Circuit
US6437612B1 (en) * 2001-11-28 2002-08-20 Institute Of Microelectronics Inductor-less RF/IF CMOS buffer for 50Ω off-chip load driving
KR100446369B1 (ko) * 2002-01-25 2004-09-04 정승훈 연수기의 순환장치
FR2836752A1 (fr) * 2002-02-11 2003-09-05 St Microelectronics Sa Cellule memoire a programmation unique
KR100437130B1 (ko) * 2002-06-08 2004-06-23 주식회사 경일하이텍 낮은 수압에서 사용이 가능한 연수기
US7002401B2 (en) * 2003-01-30 2006-02-21 Sandisk Corporation Voltage buffer for capacitive loads
JP3984222B2 (ja) * 2003-12-15 2007-10-03 株式会社東芝 信号レベル変換回路
US7375575B1 (en) 2005-02-14 2008-05-20 Marvell Israel (Misl) Ltd. Method and apparatus for controlled voltage level shifting
JP5038710B2 (ja) * 2006-12-28 2012-10-03 株式会社日立製作所 レベル変換回路
JP4876987B2 (ja) * 2007-03-12 2012-02-15 住友電気工業株式会社 受信回路
US8130029B2 (en) * 2007-11-19 2012-03-06 Analog Devices, Inc. Circuit for switchably connecting an input node and an output node
US7675354B2 (en) * 2007-11-19 2010-03-09 Analog Devices, Inc. Switching circuit for switchably connecting an input node and an output node

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3599081A (en) * 1969-11-12 1971-08-10 Electronic Associates Ionizer emission and filament current regulating circuit
US4064405A (en) * 1976-11-09 1977-12-20 Westinghouse Electric Corporation Complementary MOS logic circuit
US4410813A (en) * 1981-08-14 1983-10-18 Motorola, Inc. High speed CMOS comparator circuit
JPS58135121U (ja) * 1982-03-05 1983-09-10 パイオニア株式会社 レベルシフト回路
JPS5999819A (ja) * 1982-11-27 1984-06-08 Hitachi Ltd 入力インタ−フエイス回路
US4575647A (en) * 1983-07-08 1986-03-11 International Business Machines Corporation Reference-regulated compensated current switch emitter-follower circuit
US4603267A (en) * 1984-03-12 1986-07-29 General Motors Corporation Low offset single ended MOS comparator
US4677321A (en) * 1985-09-10 1987-06-30 Harris Corporation TTL compatible input buffer
US4763021A (en) * 1987-07-06 1988-08-09 Unisys Corporation CMOS input buffer receiver circuit with ultra stable switchpoint
FR2618620B1 (fr) * 1987-07-24 1989-11-24 Trt Telecom Radio Electr Dispositif interrupteur pour signaux a haute frequence
US4791318A (en) * 1987-12-15 1988-12-13 Analog Devices, Inc. MOS threshold control circuit
US4845388A (en) * 1988-01-20 1989-07-04 Martin Marietta Corporation TTL-CMOS input buffer

Also Published As

Publication number Publication date
NL8901170A (nl) 1990-12-03
US5047657A (en) 1991-09-10
JPH033416A (ja) 1991-01-09
HK172096A (en) 1996-09-20
EP0397268A1 (en) 1990-11-14
DE69023806T2 (de) 1996-07-04
DE69023806D1 (de) 1996-01-11
KR0165538B1 (ko) 1999-03-20
KR900019373A (ko) 1990-12-24
EP0397268B1 (en) 1995-11-29

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