JP2837215B2 - 温度補償電圧増倍装置 - Google Patents
温度補償電圧増倍装置Info
- Publication number
- JP2837215B2 JP2837215B2 JP2032321A JP3232190A JP2837215B2 JP 2837215 B2 JP2837215 B2 JP 2837215B2 JP 2032321 A JP2032321 A JP 2032321A JP 3232190 A JP3232190 A JP 3232190A JP 2837215 B2 JP2837215 B2 JP 2837215B2
- Authority
- JP
- Japan
- Prior art keywords
- voltage
- temperature
- inverter
- resistor
- transistor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/04—Arrangements for writing information into, or reading information out from, a digital store with means for avoiding disturbances due to temperature effects
-
- G—PHYSICS
- G05—CONTROLLING; REGULATING
- G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
- G05F3/00—Non-retroactive systems for regulating electric variables by using an uncontrolled element, or an uncontrolled combination of elements, such element or such combination having self-regulating properties
- G05F3/02—Regulating voltage or current
- G05F3/08—Regulating voltage or current wherein the variable is dc
- G05F3/10—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics
- G05F3/16—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices
- G05F3/20—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations
- G05F3/22—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations wherein the transistors are of the bipolar type only
- G05F3/222—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations wherein the transistors are of the bipolar type only with compensation for device parameters, e.g. Early effect, gain, manufacturing process, or external variations, e.g. temperature, loading, supply voltage
- G05F3/225—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations wherein the transistors are of the bipolar type only with compensation for device parameters, e.g. Early effect, gain, manufacturing process, or external variations, e.g. temperature, loading, supply voltage producing a current or voltage as a predetermined function of the temperature
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/003—Modifications for increasing the reliability for protection
- H03K19/00369—Modifications for compensating variations of temperature, supply voltage or other physical parameters
- H03K19/00384—Modifications for compensating variations of temperature, supply voltage or other physical parameters in field effect transistor circuits
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/0175—Coupling arrangements; Interface arrangements
- H03K19/017509—Interface arrangements
- H03K19/017518—Interface arrangements using a combination of bipolar and field effect transistors [BIFET]
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10S323/00—Electricity: power supply or regulation systems
- Y10S323/907—Temperature compensation of semiconductor
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
- Mathematical Physics (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Electromagnetism (AREA)
- Nonlinear Science (AREA)
- General Physics & Mathematics (AREA)
- Radar, Positioning & Navigation (AREA)
- Automation & Control Theory (AREA)
- Logic Circuits (AREA)
- Manipulation Of Pulses (AREA)
- Static Random-Access Memory (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明はバイポーラCMOS（BiCMOS）入力バッファを提
供するために用いられるバイアス回路に関し、更に詳細
には電気回路または装置内の１つまたは複数のノードに
温度補償電圧を確立するための回路に関する。
供するために用いられるバイアス回路に関し、更に詳細
には電気回路または装置内の１つまたは複数のノードに
温度補償電圧を確立するための回路に関する。
BiCMOS回路は、別々のものであるバイポーラ技術及び
CMOS製造技術を合併した結果である技術をもって提供さ
れる。このBiCMOS技術により、バイポーラトランジスタ
及びCMOSトランジスタのそれぞれの性能的利点を結合す
る回路設計が可能になる。バイポーラトランジスタは、
一つの集積回路機能の出力を電気装置を構成する他の回
路とインターフェースまたは接続するときに生ずる高電
流信号の切替えに極めて好適する。
CMOS製造技術を合併した結果である技術をもって提供さ
れる。このBiCMOS技術により、バイポーラトランジスタ
及びCMOSトランジスタのそれぞれの性能的利点を結合す
る回路設計が可能になる。バイポーラトランジスタは、
一つの集積回路機能の出力を電気装置を構成する他の回
路とインターフェースまたは接続するときに生ずる高電
流信号の切替えに極めて好適する。
CMOSトランジスタは、小形及び低電力消費が望ましい
ものである集積回路に内在する機能を提供するのに極め
て好適する。
ものである集積回路に内在する機能を提供するのに極め
て好適する。
バイポーラトランジスタを用いて集積回路機能の出力
信号を駆動する場合、採用されるインタフェース論理標
準は一般にバイポーラ設計に対して最適なものである。
最も重要なものはTTL及びECL論理標準である。しかし、
CMOSトランジスタを用いる最適回路設計は、入力インタ
ーフェースにおけるTTLまたはECL信号電圧レベルとの互
換性がなく、変換回路で緩衝することが必要である。バ
イポーラ信号電圧レベルをCMOS信号電圧レベルに変換す
る入力バッファは、一般に、バイポーラトランジスタま
たはCMOSトランジスタのどちらに対しても最適設計では
なく、設計者が特別に配慮すべきものである。
信号を駆動する場合、採用されるインタフェース論理標
準は一般にバイポーラ設計に対して最適なものである。
最も重要なものはTTL及びECL論理標準である。しかし、
CMOSトランジスタを用いる最適回路設計は、入力インタ
ーフェースにおけるTTLまたはECL信号電圧レベルとの互
換性がなく、変換回路で緩衝することが必要である。バ
イポーラ信号電圧レベルをCMOS信号電圧レベルに変換す
る入力バッファは、一般に、バイポーラトランジスタま
たはCMOSトランジスタのどちらに対しても最適設計では
なく、設計者が特別に配慮すべきものである。
代表的なTTLからCMOSへの（TTL−to−CMOS）変換バッ
ファの構成を第１図に示す。この回路形式はバイアス回
路Ｆを用いており、このバイアス回路はCMOSインバータ
段M1及びM2の挙動を修飾する。標準CMOS設計に対して
は、M1及びM2インバータ段の特性入力しきい電圧は、Vc
c電圧の２分の１、または約2.5Vに等しい。バイアス回
路ＦをVccとM1との間のノードＢに付け加えると、入力
しきい電圧は約1.4VのTTLレベルに低下する。更に、こ
のバイアス回路は、入力しきい電圧挙動にヒステリシス
を生じさせるため、ノードＣからフィードバック信号、
即ちバッファの非反転出力を受け取る。ヒステリシス
は、しきい電圧を、高レベルから低レベルへ遷移しつつ
ある信号に対し、低レベルから高レベルへ遷移しつつあ
る信号に対するしきい電圧よりも低くする。200mVの代
表的なヒステリシス値があると、高レベルから低レベル
への公称遷移しきい値は1.3Vになり、低レベルから高レ
ベルへの公称遷移しきい値は1.5Vに等しくなる。ヒステ
リシスは一般に、周知のCMOS切換え不安定性を除去する
ためにTTL−to−CMOSコンバータ回路に用いられる。
ファの構成を第１図に示す。この回路形式はバイアス回
路Ｆを用いており、このバイアス回路はCMOSインバータ
段M1及びM2の挙動を修飾する。標準CMOS設計に対して
は、M1及びM2インバータ段の特性入力しきい電圧は、Vc
c電圧の２分の１、または約2.5Vに等しい。バイアス回
路ＦをVccとM1との間のノードＢに付け加えると、入力
しきい電圧は約1.4VのTTLレベルに低下する。更に、こ
のバイアス回路は、入力しきい電圧挙動にヒステリシス
を生じさせるため、ノードＣからフィードバック信号、
即ちバッファの非反転出力を受け取る。ヒステリシス
は、しきい電圧を、高レベルから低レベルへ遷移しつつ
ある信号に対し、低レベルから高レベルへ遷移しつつあ
る信号に対するしきい電圧よりも低くする。200mVの代
表的なヒステリシス値があると、高レベルから低レベル
への公称遷移しきい値は1.3Vになり、低レベルから高レ
ベルへの公称遷移しきい値は1.5Vに等しくなる。ヒステ
リシスは一般に、周知のCMOS切換え不安定性を除去する
ためにTTL−to−CMOSコンバータ回路に用いられる。
TTL−to−CMOSコンバータにバイアス回路Ｆを提供す
る従来の方法を第２図及び第３図に示す。第２図に示す
構成は純粋なCMOS技術からのキャリオーバであり、バイ
ポーラ回路は利用されていない。高レベルから低レベル
への入力信号遷移中、トランジスタM5は最初オフとな
り、バイアス回路の挙動はトランジスタM6によって決定
される。これと逆に、低レベルから高レベルへの信号遷
移中は、トランジスタM5は最初オンとなり、M6の効果を
分路し、バイアス回路の挙動を支配する。トランジスタ
M5及びM6の個々の大きさ、並びにそれらのトランジスタ
M1及びM2の大きさに対する関係は、しきい電圧及びその
結果のヒステリシスの大きさを決定する。しかし、第２
図の構成は、第３図に示す構成のために一般に捨てられ
ている。トランジスタM6を接合ダイオードD1及びD2で置
き換えると、入力しきい電圧特性はCMOSトランジスタの
パラメータについて製造上の変動の影響を受けることが
少なくなる。また、ダイオードD1及びD2により、高レベ
ルから低レベルへの入力遷移位相中の信号伝播時間が速
くなる。
る従来の方法を第２図及び第３図に示す。第２図に示す
構成は純粋なCMOS技術からのキャリオーバであり、バイ
ポーラ回路は利用されていない。高レベルから低レベル
への入力信号遷移中、トランジスタM5は最初オフとな
り、バイアス回路の挙動はトランジスタM6によって決定
される。これと逆に、低レベルから高レベルへの信号遷
移中は、トランジスタM5は最初オンとなり、M6の効果を
分路し、バイアス回路の挙動を支配する。トランジスタ
M5及びM6の個々の大きさ、並びにそれらのトランジスタ
M1及びM2の大きさに対する関係は、しきい電圧及びその
結果のヒステリシスの大きさを決定する。しかし、第２
図の構成は、第３図に示す構成のために一般に捨てられ
ている。トランジスタM6を接合ダイオードD1及びD2で置
き換えると、入力しきい電圧特性はCMOSトランジスタの
パラメータについて製造上の変動の影響を受けることが
少なくなる。また、ダイオードD1及びD2により、高レベ
ルから低レベルへの入力遷移位相中の信号伝播時間が速
くなる。
第３図に示すようにバイポーラ接合ダイオードをCMOS
回路に入れることにより、第４図にグラフで示すような
典型的な入力しきい値特性が得られる。図には、入力し
きい電圧を低レベルから高レベルへの遷移及び高レベル
から低レベルへの遷移に対する温度の関数として示して
ある。図にはまた0.8V及び2.0VのTTLしきい値特性限界
を示してある。バッファのしきい電圧は集積回路の動作
電圧及び温度範囲に関してこれら限界内にあることが必
要である。図から解るように、高レベルから低レベルへ
の遷移しきい値は温度上昇とともに増加し（正の温度係
数）、低レベルから高レベルへの遷移しきい値は温度上
昇とともに減少する（負の温度係数）。これら互いに反
対のしきい値傾斜により、２つのしきい値間の差である
ヒステリシスの量が温度上昇に伴って急速に減少する。
この挙動の主な原因は、高レベルから低レベルへの遷移
しきい値が、負の電圧温度係数を有するバイポーラ接合
ダイオードD1及びD2によって決定され、低レベルから高
レベルへの遷移しきい値が、正のドレイン・ソース電圧
温度係数を有するCMOSトランジスタM5によって決定され
るからである。ヒステリシスの大きさが高温度において
最小許容設計レベルよりも下に減少することを防止する
ためには、低温度におけるしきい値をTTL仕様限界に対
して非許容的に近く設定することが必要である。バイポ
ーラ接合ダイオードの電圧温度係数の大きさを減少また
は「補償」することができるならば、入力しきい温度特
性の傾斜も同様に減少または補償される。この補償され
た挙動の利点として、ヒステリシス量の変化が温度に対
して極めて小さくなり、その結果、入力しきい電圧特性
をTTL仕様限界内により大きな余裕をもって設定するこ
とができる。この望ましい挙動を持つ設計は、製造上の
変動についての許容度がより大きくなり、従ってまた集
積回路の製造歩留が高くなる。
回路に入れることにより、第４図にグラフで示すような
典型的な入力しきい値特性が得られる。図には、入力し
きい電圧を低レベルから高レベルへの遷移及び高レベル
から低レベルへの遷移に対する温度の関数として示して
ある。図にはまた0.8V及び2.0VのTTLしきい値特性限界
を示してある。バッファのしきい電圧は集積回路の動作
電圧及び温度範囲に関してこれら限界内にあることが必
要である。図から解るように、高レベルから低レベルへ
の遷移しきい値は温度上昇とともに増加し（正の温度係
数）、低レベルから高レベルへの遷移しきい値は温度上
昇とともに減少する（負の温度係数）。これら互いに反
対のしきい値傾斜により、２つのしきい値間の差である
ヒステリシスの量が温度上昇に伴って急速に減少する。
この挙動の主な原因は、高レベルから低レベルへの遷移
しきい値が、負の電圧温度係数を有するバイポーラ接合
ダイオードD1及びD2によって決定され、低レベルから高
レベルへの遷移しきい値が、正のドレイン・ソース電圧
温度係数を有するCMOSトランジスタM5によって決定され
るからである。ヒステリシスの大きさが高温度において
最小許容設計レベルよりも下に減少することを防止する
ためには、低温度におけるしきい値をTTL仕様限界に対
して非許容的に近く設定することが必要である。バイポ
ーラ接合ダイオードの電圧温度係数の大きさを減少また
は「補償」することができるならば、入力しきい温度特
性の傾斜も同様に減少または補償される。この補償され
た挙動の利点として、ヒステリシス量の変化が温度に対
して極めて小さくなり、その結果、入力しきい電圧特性
をTTL仕様限界内により大きな余裕をもって設定するこ
とができる。この望ましい挙動を持つ設計は、製造上の
変動についての許容度がより大きくなり、従ってまた集
積回路の製造歩留が高くなる。
本発明の目的は新規な温度補償バイアス回路を提供す
ることにある。本発明の他の目的はBiCMOS技術において
提供される高性能TTL−to−CMOS入力バッファのための
温度補償バイアス回路を提供することにある。本発明の
更に他の目的は複数の回路を具備する電子回路または電
子装置において用いることのできる温度補償回路を提供
することにある。
ることにある。本発明の他の目的はBiCMOS技術において
提供される高性能TTL−to−CMOS入力バッファのための
温度補償バイアス回路を提供することにある。本発明の
更に他の目的は複数の回路を具備する電子回路または電
子装置において用いることのできる温度補償回路を提供
することにある。
本発明にかかる温度補償回路はバイポーラトランジス
タ、抵抗及びダイオードを具備する。前記トランジスタ
のベース・エミッタ接合は第１の順方向電圧降下及び関
連の第１の温度係数を有し、これらはいずれも電流の関
数として変化する。前記の抵抗または他の素子、及び、
好ましくはショットダイオードであるダイオードは前記
トランジスタのベースに直列に接続されている。前記の
エミッタ及びダイオード・抵抗の列は、好ましくは直接
に、または他の素子を介して互いに接続される。前記ダ
イオードは第２の順方向電圧降下及び関連の第２の温度
係数を有し、これらはいずれも電流の関数として変化す
る。前記ダイオードの順方向電圧降下はトランジスタの
順方向電圧降下よりも小さく、そして、これら２つの電
圧降下の差は抵抗両端間の第３の電圧降下において現れ
る。前記トランジスタ及びダイオードは、それぞれの第
１及び第２の温度係数が前記２つのいずれよりも小さい
所定の差、及び、要すれば、ゼロまたは実質的にゼロ、
即ち、僅かに正または僅かに負である温度係数差を持つ
ような大きさに作られている。この温度係数差、及び温
度に対する抵抗の抵抗力の変動は前記抵抗両端間の第３
の電圧降下の正味の第３の温度係数において現れる。前
記抵抗両端間の第３の電圧降下及び関連の温度係数は高
インピーダンス温度補償電圧源を表わし、これは前記抵
抗を流れる電流の温度補償電流源を作る。
タ、抵抗及びダイオードを具備する。前記トランジスタ
のベース・エミッタ接合は第１の順方向電圧降下及び関
連の第１の温度係数を有し、これらはいずれも電流の関
数として変化する。前記の抵抗または他の素子、及び、
好ましくはショットダイオードであるダイオードは前記
トランジスタのベースに直列に接続されている。前記の
エミッタ及びダイオード・抵抗の列は、好ましくは直接
に、または他の素子を介して互いに接続される。前記ダ
イオードは第２の順方向電圧降下及び関連の第２の温度
係数を有し、これらはいずれも電流の関数として変化す
る。前記ダイオードの順方向電圧降下はトランジスタの
順方向電圧降下よりも小さく、そして、これら２つの電
圧降下の差は抵抗両端間の第３の電圧降下において現れ
る。前記トランジスタ及びダイオードは、それぞれの第
１及び第２の温度係数が前記２つのいずれよりも小さい
所定の差、及び、要すれば、ゼロまたは実質的にゼロ、
即ち、僅かに正または僅かに負である温度係数差を持つ
ような大きさに作られている。この温度係数差、及び温
度に対する抵抗の抵抗力の変動は前記抵抗両端間の第３
の電圧降下の正味の第３の温度係数において現れる。前
記抵抗両端間の第３の電圧降下及び関連の温度係数は高
インピーダンス温度補償電圧源を表わし、これは前記抵
抗を流れる電流の温度補償電流源を作る。
本発明の一実施例においては、第２の抵抗をトランジ
スタのベースに接続する。この回路においては、第１の
抵抗を流れる温度補償電流源の電流はまた前記第２の抵
抗を流れ、第２の抵抗両端間の電圧降下を第１の抵抗両
端間電圧降下に比例させる。この挙動は温度補償電圧増
倍器を表わすのであり、これにより、第２の抵抗両端間
電圧降下は、第１の抵抗両端間電圧降下を前記第２及び
第１の抵抗の比だけ増倍した値に等しくなる。
スタのベースに接続する。この回路においては、第１の
抵抗を流れる温度補償電流源の電流はまた前記第２の抵
抗を流れ、第２の抵抗両端間の電圧降下を第１の抵抗両
端間電圧降下に比例させる。この挙動は温度補償電圧増
倍器を表わすのであり、これにより、第２の抵抗両端間
電圧降下は、第１の抵抗両端間電圧降下を前記第２及び
第１の抵抗の比だけ増倍した値に等しくなる。
本発明においてはまた、更に他の装置、回路、または
電圧源をトランジスタのベースに接続してもよい。これ
ら他の接続においてはまた、複数のダイオード、または
前記実施例のものと実質的に同じ他の温度補償回路が含
まれる場合もある。
電圧源をトランジスタのベースに接続してもよい。これ
ら他の接続においてはまた、複数のダイオード、または
前記実施例のものと実質的に同じ他の温度補償回路が含
まれる場合もある。
本発明にかかる温度補償回路は、第５図に示すよう
に、NPNトランジスタQ1、抵抗R1及びショットキダイオ
ードD1を具備する。この構成により、温度補償電流Iref
が作られる。この本発明実施例は、「Zref」で示す場所
に所定の回路素子を設けることによって完成し、この実
施例は、温度補償電流Irefの関数としての電圧Vrefを発
生する。
に、NPNトランジスタQ1、抵抗R1及びショットキダイオ
ードD1を具備する。この構成により、温度補償電流Iref
が作られる。この本発明実施例は、「Zref」で示す場所
に所定の回路素子を設けることによって完成し、この実
施例は、温度補償電流Irefの関数としての電圧Vrefを発
生する。
電流Irefは、抵抗R1を通って流れる電流Iref′とトラ
ンジスタQ1のベースノードに流入する電流Ibとの和であ
る。Ibは一般にIref′の10％未満であるので、Iref′は
支配的な大きさである。電流Iref′は、R1両端間の電位
差をR1の大きさで除した値の関数である。R1両端間の電
位差は、Q1のベース・エミッタ接合電圧とD1の接合電圧
との差に等しい。また、R1両端間電圧の温度依存性は、
Q1のベース・エミッタ接合電圧とD1の接合電圧との電圧
温度係数間の差に等しい。温度25℃において、Q1のベー
ス・エミッタ電圧は一般に800mVないし900mVであって温
度係数はそれぞれ−1.5mV/℃ないし−1.2mV/℃であり、
D1の接合電圧は一般的に500mVないし600mVであって温度
係数はそれぞれ−1.4mV/℃ないし−1.1mV/℃である。そ
の結果、R1両端間電圧は25℃において、一般に、0.2Vか
ら0.4Vまでの範囲となり、−0.4mV/℃ないし＋0.2mV/℃
の温度関係を持つ。接合電圧及び関連の温度係数は、接
合電流密度の関係であり、この接合を通る電流を接合の
機械的配置大きさで除した値によって決定される。
ンジスタQ1のベースノードに流入する電流Ibとの和であ
る。Ibは一般にIref′の10％未満であるので、Iref′は
支配的な大きさである。電流Iref′は、R1両端間の電位
差をR1の大きさで除した値の関数である。R1両端間の電
位差は、Q1のベース・エミッタ接合電圧とD1の接合電圧
との差に等しい。また、R1両端間電圧の温度依存性は、
Q1のベース・エミッタ接合電圧とD1の接合電圧との電圧
温度係数間の差に等しい。温度25℃において、Q1のベー
ス・エミッタ電圧は一般に800mVないし900mVであって温
度係数はそれぞれ−1.5mV/℃ないし−1.2mV/℃であり、
D1の接合電圧は一般的に500mVないし600mVであって温度
係数はそれぞれ−1.4mV/℃ないし−1.1mV/℃である。そ
の結果、R1両端間電圧は25℃において、一般に、0.2Vか
ら0.4Vまでの範囲となり、−0.4mV/℃ないし＋0.2mV/℃
の温度関係を持つ。接合電圧及び関連の温度係数は、接
合電流密度の関係であり、この接合を通る電流を接合の
機械的配置大きさで除した値によって決定される。
本発明の重要な特徴として、与えられた設計に対し、
Q1及びD1の接合大きさを、これらの接合電圧がないま
ま、これらの電圧温度係数が事実上同じになるように選
定することができる。このような場合に対しては、これ
ら２つの接合電圧間の差により、R1両端間電圧は、ゼロ
または実質的にゼロ、即ちゼロまたは僅かに正または僅
かに負である値に等しい電圧温度係数を持つこととな
る。その結果、温度補償電流Iref′が得られ、この電流
は、接合電圧温度係数に対する依存姓を持たないか、ま
たはその依存性が制御される、即ち、ダイオード及びベ
ース・エミッタ接合の選定された温度係数間の差によっ
て決定される。更にまた、電圧Irefも温度補償され、接
合電圧温度係数に対する依存性を持たないか、または制
御された所定の依存性を持つこととなる。
Q1及びD1の接合大きさを、これらの接合電圧がないま
ま、これらの電圧温度係数が事実上同じになるように選
定することができる。このような場合に対しては、これ
ら２つの接合電圧間の差により、R1両端間電圧は、ゼロ
または実質的にゼロ、即ちゼロまたは僅かに正または僅
かに負である値に等しい電圧温度係数を持つこととな
る。その結果、温度補償電流Iref′が得られ、この電流
は、接合電圧温度係数に対する依存姓を持たないか、ま
たはその依存性が制御される、即ち、ダイオード及びベ
ース・エミッタ接合の選定された温度係数間の差によっ
て決定される。更にまた、電圧Irefも温度補償され、接
合電圧温度係数に対する依存性を持たないか、または制
御された所定の依存性を持つこととなる。
第５図（ｂ）の回路においては、抵抗が「Zref」で示
す場所に接続されている。電流Ibの大きさが電流Iref′
の大きさに比べて無視できる程度に小さいと考えられる
場合には、電流IrefはIref′にほぼ等しくなる。その結
果、Zref両端間の電位差は、Zrefにおける抵抗値を抵抗
R1の抵抗値で除し、R1両端間電圧を乗じた値に等しくな
る。この回路網は電圧増倍器を形成し、接合電圧温度係
数に依存しない温度補償電圧Vrefを発生させる。また、
抵抗回路網増倍器の従来の挙動には、Vrefが温度の関数
としての抵抗値変動に依存しないということが判ってい
る。Vrefが表わす唯一の温度依存性は、温度の関数とし
て変化するトランジスタQ1の利得によって生ずるIbの変
動によるものであり、この温度依存性は、素子R1、D1及
びQ1を注意深く設計することによって除去することがで
きる。
す場所に接続されている。電流Ibの大きさが電流Iref′
の大きさに比べて無視できる程度に小さいと考えられる
場合には、電流IrefはIref′にほぼ等しくなる。その結
果、Zref両端間の電位差は、Zrefにおける抵抗値を抵抗
R1の抵抗値で除し、R1両端間電圧を乗じた値に等しくな
る。この回路網は電圧増倍器を形成し、接合電圧温度係
数に依存しない温度補償電圧Vrefを発生させる。また、
抵抗回路網増倍器の従来の挙動には、Vrefが温度の関数
としての抵抗値変動に依存しないということが判ってい
る。Vrefが表わす唯一の温度依存性は、温度の関数とし
て変化するトランジスタQ1の利得によって生ずるIbの変
動によるものであり、この温度依存性は、素子R1、D1及
びQ1を注意深く設計することによって除去することがで
きる。
本発明の他の実施例においては、任意の組合せの回路
素子を第５図における場所Zrefに設ける。このような組
合せの一例を第５図（ｃ）に示してあり、これは２つの
接合ダイオードと直列にカスケード接続されている。本
発明のこの形式の実施例は、通例、発生された電圧Vref
が、接合ダイオード温度係数の倍数である温度に伴う変
動を示し、且つ同時に、温度に伴う抵抗値変化に依存し
ないということを必要とする。
素子を第５図における場所Zrefに設ける。このような組
合せの一例を第５図（ｃ）に示してあり、これは２つの
接合ダイオードと直列にカスケード接続されている。本
発明のこの形式の実施例は、通例、発生された電圧Vref
が、接合ダイオード温度係数の倍数である温度に伴う変
動を示し、且つ同時に、温度に伴う抵抗値変化に依存し
ないということを必要とする。
本発明の他の実施例を第６図に示す。この実施例回路
は、CMOS・バイポーラ入力変換バッファを提供するた
め、CMOS及びバイポーラ素子を具備している点で第３図
に示す従来の回路に類似している。しかし、増強入力し
きい電圧挙動を得るため、第３図におけるダイオードD1
及びD2を、Q1、D1、R1、R2及びコンデンサC1で置き換え
てあり、その結果、ノードＢにおいて温度補償バイアス
電圧が得られる。
は、CMOS・バイポーラ入力変換バッファを提供するた
め、CMOS及びバイポーラ素子を具備している点で第３図
に示す従来の回路に類似している。しかし、増強入力し
きい電圧挙動を得るため、第３図におけるダイオードD1
及びD2を、Q1、D1、R1、R2及びコンデンサC1で置き換え
てあり、その結果、ノードＢにおいて温度補償バイアス
電圧が得られる。
第６図に示す回路は、基本的には、入力端子であるノ
ードＡと出力端子であるノードＣとの間に非反転信号路
を形成するCMOSインバータから成っている。第１のイン
バータM1、M2はTTL標準入力信号とインターフェースす
るように設計されており、第２のインバータM3、M4は標
準CMOS信号を出力して追加の内部CMOS回路を駆動するよ
うに設計されている。入力インバータM1、M2のしきい値
（トリガ電圧）は、M1及びM2のゲート幅の比、並びにノ
ードＢにおける電圧から引き出される。M1及びM2の比
は、インバータのトリガ電圧がノードＢにおける電圧の
約50％になるように設定される。
ードＡと出力端子であるノードＣとの間に非反転信号路
を形成するCMOSインバータから成っている。第１のイン
バータM1、M2はTTL標準入力信号とインターフェースす
るように設計されており、第２のインバータM3、M4は標
準CMOS信号を出力して追加の内部CMOS回路を駆動するよ
うに設計されている。入力インバータM1、M2のしきい値
（トリガ電圧）は、M1及びM2のゲート幅の比、並びにノ
ードＢにおける電圧から引き出される。M1及びM2の比
は、インバータのトリガ電圧がノードＢにおける電圧の
約50％になるように設定される。
約1.5VのTTLレベル・トリガ電圧を得るためには、ノ
ードＢにおけ電圧は約3.0Vであることが必要である。TT
L論理システムは、一般に、3Vの二次供給電圧を与えな
いから、ノードＢにおける電圧を集積器回路の内部で発
生させることが必要である。しかし、内部的直流基準電
圧を発生させるには追加の電力消費が必要となり、これ
は一般のCMOS設計に対しては許容不可能である。第６図
に示す回路、並びに第１図、第２図及び第３図に示す従
来の回路において採用されている解決法としては、スイ
ッチング遷移期間中にM1及びM2を通って流れる過渡電流
を利用することによってバイアス電圧を発生する。この
ようにして、丁度必要な時に且つしきい事象の持続期間
中のみにCMOSインバータによって自己発生させられるバ
イアス電圧により、ノードＢにおける電圧が確立され
る。
ードＢにおけ電圧は約3.0Vであることが必要である。TT
L論理システムは、一般に、3Vの二次供給電圧を与えな
いから、ノードＢにおける電圧を集積器回路の内部で発
生させることが必要である。しかし、内部的直流基準電
圧を発生させるには追加の電力消費が必要となり、これ
は一般のCMOS設計に対しては許容不可能である。第６図
に示す回路、並びに第１図、第２図及び第３図に示す従
来の回路において採用されている解決法としては、スイ
ッチング遷移期間中にM1及びM2を通って流れる過渡電流
を利用することによってバイアス電圧を発生する。この
ようにして、丁度必要な時に且つしきい事象の持続期間
中のみにCMOSインバータによって自己発生させられるバ
イアス電圧により、ノードＢにおける電圧が確立され
る。
ノードＢに電圧を確立するバイアス電圧を発生するた
めには、２つの別々の機構がる。これらは、高レベルか
ら低レベルへの入力信号遷移、及び低レベルから高レベ
ルへの入力信号遷移に対して確立される別々の入力トリ
ガ電圧に対応する。これにより、高レベルから低レベル
へのしきい値を低レベルから高レベルへのしきい値より
も低い電圧に設定し、入力しきい挙動内に「ヒステリシ
ス」生じさせることができる。ヒステリシスをこの回路
内に用い、特に高レベルから低レベルへの入力信号遷移
中に生ずるCMOSスイッチング不安定性を克服する。
めには、２つの別々の機構がる。これらは、高レベルか
ら低レベルへの入力信号遷移、及び低レベルから高レベ
ルへの入力信号遷移に対して確立される別々の入力トリ
ガ電圧に対応する。これにより、高レベルから低レベル
へのしきい値を低レベルから高レベルへのしきい値より
も低い電圧に設定し、入力しきい挙動内に「ヒステリシ
ス」生じさせることができる。ヒステリシスをこの回路
内に用い、特に高レベルから低レベルへの入力信号遷移
中に生ずるCMOSスイッチング不安定性を克服する。
第６図について説明すると、入力信号の低レベルから
高レベルのしきい値を制御する回路はＰチャネルトラン
ジスタM5を具備し、このトランジスタはノードＣにおけ
るバッファ出力信号によって制御される。この構成は第
１図、第２図及び第３図に示す従来の構成と同じであ
る。作動においては、入力信号が論理「低レベル」状態
（0.8V未満）であると、M1は「オン」、M2は「オフ」、
M3は「オフ」、M4は「オン」となる。
高レベルのしきい値を制御する回路はＰチャネルトラン
ジスタM5を具備し、このトランジスタはノードＣにおけ
るバッファ出力信号によって制御される。この構成は第
１図、第２図及び第３図に示す従来の構成と同じであ
る。作動においては、入力信号が論理「低レベル」状態
（0.8V未満）であると、M1は「オン」、M2は「オフ」、
M3は「オフ」、M4は「オン」となる。
これにより、0Vに等しい論理低レベル信号が、バッフ
ァ出力端子であるノードＣに生ずる。また、トランジス
タM5は、ノードＣに接続されているそのゲートが0Vとな
るので、「オン」となる。この直流安定状態において
は、M1及びM5は「オン」状態になっているが、M2が高イ
ンピーダンスの「オフ」状態になっているので、電流は
M1及びM5を通って流れない。電流がM1を通って流れない
ときには、ノードＢにおける電圧はVcc供給電圧にほぼ
等しくなる。入力信号が論理「低レベル」状態から遷移
して低レベルから高レベルのトリガ電圧に近付くと、M2
はターン「オン」し始める。これにより、電流がM5、M1
及びM2を通って流れる。この時点では、M3及びM4は状態
を変化しておらず、ノードＣは論理「低レベル」状態に
なったままになっている。M5を通って流れる電流によっ
て増加バイアス電圧が生じ、これにより、ノードＢにお
ける電圧が低下し始める。M5によって生ずるバイアス電
圧は、他の並列素子R1、R2、D1及びQ1の賦勢電圧が満足
されないという電圧である。その結果、これら素子を通
って流れる格別の電流はない。即ち、これら素子はM5の
「オン」状態の支配的挙動によて側路される。入力信号
が上昇し続けるにつれて、M5、M1及びM2を通る電流は増
加し、ノードＢにおける電圧は低下し続ける。ノードＡ
とノードＢとの間の電圧がM1の「オン」状態をもはや支
持できなくなると、入力トリガ電圧に到達する。この時
点で、M1はターン「オン」し始め、M5、M1及びM2を通る
電流は減少し始める。同時に、M3はターン「オン」し始
め、M4はターン「オフ」し始め、ノードＣは論理「高レ
ベル」状態へ遷移し始める。ノードＣにおける電流がVc
c供給レベルへ近付くと、M5はターン「オフ」する。入
力信号レベルが更に上昇してトリガ電圧よりも上になる
と、直流安定状態が生じ、M1は高インピーダンス「オ
フ」状態となって電流が流れず、ノードＢにおける電圧
はVcc供給電圧レベルへ戻る。
ァ出力端子であるノードＣに生ずる。また、トランジス
タM5は、ノードＣに接続されているそのゲートが0Vとな
るので、「オン」となる。この直流安定状態において
は、M1及びM5は「オン」状態になっているが、M2が高イ
ンピーダンスの「オフ」状態になっているので、電流は
M1及びM5を通って流れない。電流がM1を通って流れない
ときには、ノードＢにおける電圧はVcc供給電圧にほぼ
等しくなる。入力信号が論理「低レベル」状態から遷移
して低レベルから高レベルのトリガ電圧に近付くと、M2
はターン「オン」し始める。これにより、電流がM5、M1
及びM2を通って流れる。この時点では、M3及びM4は状態
を変化しておらず、ノードＣは論理「低レベル」状態に
なったままになっている。M5を通って流れる電流によっ
て増加バイアス電圧が生じ、これにより、ノードＢにお
ける電圧が低下し始める。M5によって生ずるバイアス電
圧は、他の並列素子R1、R2、D1及びQ1の賦勢電圧が満足
されないという電圧である。その結果、これら素子を通
って流れる格別の電流はない。即ち、これら素子はM5の
「オン」状態の支配的挙動によて側路される。入力信号
が上昇し続けるにつれて、M5、M1及びM2を通る電流は増
加し、ノードＢにおける電圧は低下し続ける。ノードＡ
とノードＢとの間の電圧がM1の「オン」状態をもはや支
持できなくなると、入力トリガ電圧に到達する。この時
点で、M1はターン「オン」し始め、M5、M1及びM2を通る
電流は減少し始める。同時に、M3はターン「オン」し始
め、M4はターン「オフ」し始め、ノードＣは論理「高レ
ベル」状態へ遷移し始める。ノードＣにおける電流がVc
c供給レベルへ近付くと、M5はターン「オフ」する。入
力信号レベルが更に上昇してトリガ電圧よりも上になる
と、直流安定状態が生じ、M1は高インピーダンス「オ
フ」状態となって電流が流れず、ノードＢにおける電圧
はVcc供給電圧レベルへ戻る。
入力信号の高レベルから低レベルへの遷移しきい値の
挙動は、第６図に示すように、Q1、C1、R1、R2及びD1を
具備する温度補償回路によって支配される。この回路
は、本発明の基本的CMOS・TTLコンバータの実施例であ
り、D1及びD2を具備する第３図の従来の回路と直接対比
されるものである。作動においては、入力信号が論理
「高レベル」状態（2.0Vよりも上）にあると、M1は「オ
フ」、M2は「オン」、M3は「オン」、M4は「オフ」とな
る。これにより、Vcc供給電圧に等しい論理「高レベ
ル」信号がバッファ出力端子であるノードＣに生ずる。
また、M5は、ノードＣに接続されているそのゲートがVc
c供給電圧にあるので、「オフ」となる。この直流安定
状態においては、M2は「オン」状態となるが、M1が高イ
ンピーダンス「オフ」状態になるので電流は流れない。
電流がM1を通って流れないと、ノードＢにおける電圧は
Vcc供給電圧にほぼ等しくなる。入力信号が論理「高レ
ベル」状態から遷移して高レベルから低レベルへのトリ
ガ電圧に近付くと、M1はターン「オン」し始める。これ
により、M1、M2、Q1、C1、R1、R2及びD1を通って電流が
流れる。この時点で、M3及びM4は状態を変えておらず、
ノードＣは論理「高レベル」状態に留まっている。M5は
「オフ」状態に留まっており、Q1、C1、R1、R2及びD1を
通って流れる電圧はバイアス電圧を発生し始め、このバ
イアス電圧はノードＢにおける電圧を低下させる。
挙動は、第６図に示すように、Q1、C1、R1、R2及びD1を
具備する温度補償回路によって支配される。この回路
は、本発明の基本的CMOS・TTLコンバータの実施例であ
り、D1及びD2を具備する第３図の従来の回路と直接対比
されるものである。作動においては、入力信号が論理
「高レベル」状態（2.0Vよりも上）にあると、M1は「オ
フ」、M2は「オン」、M3は「オン」、M4は「オフ」とな
る。これにより、Vcc供給電圧に等しい論理「高レベ
ル」信号がバッファ出力端子であるノードＣに生ずる。
また、M5は、ノードＣに接続されているそのゲートがVc
c供給電圧にあるので、「オフ」となる。この直流安定
状態においては、M2は「オン」状態となるが、M1が高イ
ンピーダンス「オフ」状態になるので電流は流れない。
電流がM1を通って流れないと、ノードＢにおける電圧は
Vcc供給電圧にほぼ等しくなる。入力信号が論理「高レ
ベル」状態から遷移して高レベルから低レベルへのトリ
ガ電圧に近付くと、M1はターン「オン」し始める。これ
により、M1、M2、Q1、C1、R1、R2及びD1を通って電流が
流れる。この時点で、M3及びM4は状態を変えておらず、
ノードＣは論理「高レベル」状態に留まっている。M5は
「オフ」状態に留まっており、Q1、C1、R1、R2及びD1を
通って流れる電圧はバイアス電圧を発生し始め、このバ
イアス電圧はノードＢにおける電圧を低下させる。
C1が存在しているので、R2を一時的に側路にすること
により、Q1に対するベース駆動電流の初期サージが提供
される。これは、バイアス電圧発生の迅速な応答時間、
従って、迅速な信号電圧発生時間を得るために必要であ
る。入力信号が低下し続けるにつれ、Q1を通る電流は増
加する。しかし、R1、R2及びD1を通る電流は殆ど増加せ
ず、そして発生したバイアス電圧は殆ど増加しない、こ
の時点で、バイアス電圧発生回路Q1、R1、R2及びD1は固
定電圧基準回路のように振る舞い始める。これは、第３
図に示す従来の回路D1及びD2の挙動に類似している。従
来の回路においては、発生したバイアス電圧はD1及びD2
の接合電圧の和である。Q1、R1、R2及びD1を具備する本
発明の回路においては、発生したバイアス電圧は、Q1の
ベース・エミッタ接合電圧とR1両端間電位差との和であ
る。R1両端電圧は、Q1のベース・エミッタ接合電圧とD1
の接合電圧との間の差から引き出される温度補償電圧で
あり、この接合電圧の差にR1/R2の比を生じたものに等
しい。この発生したバイアス電圧が、Vcc供給ノードと
ノードＢとの間で、制限された基準値を迅速に獲得する
ということは、入力トリガ電圧事象に対して重要なこと
である。これが生ずると、ノードＡにおけ入力信号の引
き続く低下速度のため、ノードＡとノードＢとの間の電
圧は急速に上昇する。これは、M1のターン・「オン」を
加速し、M2をターン「オフ」させ始める。この時点で、
M1、Q1、R1、R2及びD1を通って流れる電流は減少し始め
る。同時に、M3はターン「オフ」し始め、M4はターン
「オン」し始め、ノードＣは論理「低レベル」状態へ遷
移し始め、M5はターン「オン」する。入力信号レベルが
更に低下してトリガ電圧よりも下になると、直流安定状
態が生じてM2は高インピーダンス「オフ」状態となり、
M1を通って流れる電流はなくなり、ノードＢにおける電
圧はVcc供給電圧レベルへ戻る。
により、Q1に対するベース駆動電流の初期サージが提供
される。これは、バイアス電圧発生の迅速な応答時間、
従って、迅速な信号電圧発生時間を得るために必要であ
る。入力信号が低下し続けるにつれ、Q1を通る電流は増
加する。しかし、R1、R2及びD1を通る電流は殆ど増加せ
ず、そして発生したバイアス電圧は殆ど増加しない、こ
の時点で、バイアス電圧発生回路Q1、R1、R2及びD1は固
定電圧基準回路のように振る舞い始める。これは、第３
図に示す従来の回路D1及びD2の挙動に類似している。従
来の回路においては、発生したバイアス電圧はD1及びD2
の接合電圧の和である。Q1、R1、R2及びD1を具備する本
発明の回路においては、発生したバイアス電圧は、Q1の
ベース・エミッタ接合電圧とR1両端間電位差との和であ
る。R1両端電圧は、Q1のベース・エミッタ接合電圧とD1
の接合電圧との間の差から引き出される温度補償電圧で
あり、この接合電圧の差にR1/R2の比を生じたものに等
しい。この発生したバイアス電圧が、Vcc供給ノードと
ノードＢとの間で、制限された基準値を迅速に獲得する
ということは、入力トリガ電圧事象に対して重要なこと
である。これが生ずると、ノードＡにおけ入力信号の引
き続く低下速度のため、ノードＡとノードＢとの間の電
圧は急速に上昇する。これは、M1のターン・「オン」を
加速し、M2をターン「オフ」させ始める。この時点で、
M1、Q1、R1、R2及びD1を通って流れる電流は減少し始め
る。同時に、M3はターン「オフ」し始め、M4はターン
「オン」し始め、ノードＣは論理「低レベル」状態へ遷
移し始め、M5はターン「オン」する。入力信号レベルが
更に低下してトリガ電圧よりも下になると、直流安定状
態が生じてM2は高インピーダンス「オフ」状態となり、
M1を通って流れる電流はなくなり、ノードＢにおける電
圧はVcc供給電圧レベルへ戻る。
第６図に示す入力しきい電圧の挙動の概要を、第７図
において入力しきい電圧対温度のグラフによって示す。
高レベルから低レベルへの遷移曲線及び低レベルから高
レベルへの遷移曲線はいずれも負の温度係数を示してお
り、入力しきいトリガ電圧は温度上昇とともに低下す
る。これら２つの曲線間の電圧差、即ちヒステリシスは
温度に対する変化を殆ど示さない。この挙動を第３図の
従来の回路の特性ハフォーマンスと対比し、これを第４
図グラフで示してある。従来の回路においては、高レベ
ルから低レベルへのしきい値は正の温度係数を有し、温
度変化につれてヒステリシスを格段に変化させる。この
挙動は、２つの直列ダイオードD1及びD2の総合接合電圧
温度係数によって支配され、Vcc供給ノードとノードＢ
との間に生ずるバイアス電圧に対するインパクトとな
る。
において入力しきい電圧対温度のグラフによって示す。
高レベルから低レベルへの遷移曲線及び低レベルから高
レベルへの遷移曲線はいずれも負の温度係数を示してお
り、入力しきいトリガ電圧は温度上昇とともに低下す
る。これら２つの曲線間の電圧差、即ちヒステリシスは
温度に対する変化を殆ど示さない。この挙動を第３図の
従来の回路の特性ハフォーマンスと対比し、これを第４
図グラフで示してある。従来の回路においては、高レベ
ルから低レベルへのしきい値は正の温度係数を有し、温
度変化につれてヒステリシスを格段に変化させる。この
挙動は、２つの直列ダイオードD1及びD2の総合接合電圧
温度係数によって支配され、Vcc供給ノードとノードＢ
との間に生ずるバイアス電圧に対するインパクトとな
る。
第６図の回路において、本発明の温度補償回路の適用
により、Vcc供給ノードとノードＢとの間に、温度係数
が大幅に低下したバイアス電圧が得られる。このバイア
ス電圧温度係数の低下により、CMOSトランジスタの温度
係数が高レベルから低レベルへのしきい値特性を支配す
るようになり、その結果、低レベルから高レベルの及び
低レベルから高レベルへのしきい値がいずれも同様の挙
動を示す。
により、Vcc供給ノードとノードＢとの間に、温度係数
が大幅に低下したバイアス電圧が得られる。このバイア
ス電圧温度係数の低下により、CMOSトランジスタの温度
係数が高レベルから低レベルへのしきい値特性を支配す
るようになり、その結果、低レベルから高レベルの及び
低レベルから高レベルへのしきい値がいずれも同様の挙
動を示す。
当業者等は解るように、制御されたノードＢの温度係
数は、Q1のベース・エミッタ接合及びダイオードD1の温
度係数間の差に依存する。この差は、トランジスタQ1及
びダイオードD1の大きさを適宜形成することにより、ゼ
ロにまで減少させることができる。または、ダイオード
D1の大きさを適宜形成し、ノードＢに対して所定の所望
の温度係数を与えるようにすることができる。このよう
な結果は、温度の関数としてのトランジスタ利得の変動
ヲ補償し、抵抗R2ノ温度係数の変動（小さいが、或る温
度においては重要となる可能性がある）を補償するた
め、または、ノードＢもしくはダイオードD1もしくはト
ランジスタQ1に接続された構成部材の他の温度変動を補
償するために望ましいものである。同様に、当業者には
明かなように、ダイオードD1と抵抗R1との直列接続の順
序を逆にしてもよい。また、R1は、抵抗であっても、ま
たは電圧降下を生じさせる他の任意の素子、例えばユニ
ポーラトランジスタであッてもよい。即ち、特許請求の
範囲に記載のごとき本発明の精神及び範囲内で、温度係
数及び回路素子についての種々の変更、更にまたルーチ
ンについての種々の変更、追加及び形成を行うことがで
き、本発明は前述の実施例に限定されるものではない。
数は、Q1のベース・エミッタ接合及びダイオードD1の温
度係数間の差に依存する。この差は、トランジスタQ1及
びダイオードD1の大きさを適宜形成することにより、ゼ
ロにまで減少させることができる。または、ダイオード
D1の大きさを適宜形成し、ノードＢに対して所定の所望
の温度係数を与えるようにすることができる。このよう
な結果は、温度の関数としてのトランジスタ利得の変動
ヲ補償し、抵抗R2ノ温度係数の変動（小さいが、或る温
度においては重要となる可能性がある）を補償するた
め、または、ノードＢもしくはダイオードD1もしくはト
ランジスタQ1に接続された構成部材の他の温度変動を補
償するために望ましいものである。同様に、当業者には
明かなように、ダイオードD1と抵抗R1との直列接続の順
序を逆にしてもよい。また、R1は、抵抗であっても、ま
たは電圧降下を生じさせる他の任意の素子、例えばユニ
ポーラトランジスタであッてもよい。即ち、特許請求の
範囲に記載のごとき本発明の精神及び範囲内で、温度係
数及び回路素子についての種々の変更、更にまたルーチ
ンについての種々の変更、追加及び形成を行うことがで
き、本発明は前述の実施例に限定されるものではない。
以上の開示に関連して、以下の各項を開示する。
1. 電流の関数としての第１の順方向電圧降下及び第１
の温度係数を持つベース・エミッタ接合を有するトラン
ジスタと、 前記バイポーラトランジスタのベースに接続された第
１及び第２の抵抗と、 前記第１の抵抗と直列に前記ベースに接続されたダイ
オードとを備えて成り、 前記ダイオードは電流の関数として第２の順方向電圧
降下及び第２の温度係数を有し、前記第２の順方向電圧
降下は前記第１の順方向電圧降下よりも小さく、もっ
て、前記第１の抵抗体両端間の電圧降下は前記第１及び
第２の順方向電圧降下間の差に比例し、前記電圧降下の
温度係数は前記第１及び第２の温度係数間の差に比例す
ることを特徴とする温度補償電圧倍増装置。
の温度係数を持つベース・エミッタ接合を有するトラン
ジスタと、 前記バイポーラトランジスタのベースに接続された第
１及び第２の抵抗と、 前記第１の抵抗と直列に前記ベースに接続されたダイ
オードとを備えて成り、 前記ダイオードは電流の関数として第２の順方向電圧
降下及び第２の温度係数を有し、前記第２の順方向電圧
降下は前記第１の順方向電圧降下よりも小さく、もっ
て、前記第１の抵抗体両端間の電圧降下は前記第１及び
第２の順方向電圧降下間の差に比例し、前記電圧降下の
温度係数は前記第１及び第２の温度係数間の差に比例す
ることを特徴とする温度補償電圧倍増装置。
2. トランジスタのベースに接続されたコンデンサを更
に備えている第１項記載の温度補償電圧倍増装置。
に備えている第１項記載の温度補償電圧倍増装置。
3. 入力ノード及び出力ノードを有するバッファ回路
と、 前記出力ノードに接続された制御電極及び前記バッフ
ァ回路に接続された電流路を有するフィードバックトラ
ンジスタとを更に備えている第１項記載の温度補償電圧
増倍装置。
と、 前記出力ノードに接続された制御電極及び前記バッフ
ァ回路に接続された電流路を有するフィードバックトラ
ンジスタとを更に備えている第１項記載の温度補償電圧
増倍装置。
4. トランジスタのベースに接続されたコンデンサを更
に備えている第３項記載の温度補正電圧倍増装置。
に備えている第３項記載の温度補正電圧倍増装置。
5. コンデンサに接続された電圧源を更に備えている第
１項記載の温度補償電圧倍増装置。
１項記載の温度補償電圧倍増装置。
6. 第１の温度係数を持つベース・エミッタ接合を有す
るトランジスタと、 前記ベースに直列接続された抵抗値及びダイオードと
を備えて成り、前記ダイオードは第２の温度係数を有
し、もって、前記抵抗値両端間の電圧降下は前記第１及
び第２の温度係数の差に比例する第３の温度係数を有す
ることを特徴とする温度補償回路。
るトランジスタと、 前記ベースに直列接続された抵抗値及びダイオードと
を備えて成り、前記ダイオードは第２の温度係数を有
し、もって、前記抵抗値両端間の電圧降下は前記第１及
び第２の温度係数の差に比例する第３の温度係数を有す
ることを特徴とする温度補償回路。
7. 互いに直列接続されてトランジスタのベースに接続
された複数のダイオードを更に備えている第６項記載の
温度補償回路。
された複数のダイオードを更に備えている第６項記載の
温度補償回路。
8. 抵抗値はユニポーラトランジスタから成っている第
６項記載の温度補償回路。
６項記載の温度補償回路。
9. 抵抗値は抵抗から成っている第６項記載の温度補償
回路。
回路。
10. この補償回路に接続された第２の温度補償回路を
更に備えている第６項記載の温度補償回路。
更に備えている第６項記載の温度補償回路。
11. 第２の回路は第１の回路のトランジスタのベース
に接続されている第10項記載の温度補償回路。
に接続されている第10項記載の温度補償回路。
12. 複数の直列接続ダイオード及び複数の補償回路を
更に備えている第６項記載の温度補償回路。
更に備えている第６項記載の温度補償回路。
13. ベース・エミッタ接合は第１の順方向電圧降下を
有し、ダイオードは第２の順方向電圧降下を有し、抵抗
値両端間電圧降下は前記第１及び第２の電圧降下間の差
に比例する第６項記載の温度補償回路。
有し、ダイオードは第２の順方向電圧降下を有し、抵抗
値両端間電圧降下は前記第１及び第２の電圧降下間の差
に比例する第６項記載の温度補償回路。
14. バイポーラ論理レベル入力信号を受信して反転済
み出力信号を提供するための１対のCMOSトランジスタを
具備する第１のインバータと、 前記第１のインバータの出力端子に接続されており、
及びCMOS論理レベルにおける出力を提供するための１対
のCMOSトランジスタを具備している第２のインバータ
と、 高レベルから低レベルへの及び低レベルから高レベル
への論理レベル遷移間の差を保持するため、前記第２の
インバータの出力端子と前記第１のインバータとの間に
接続されたヒステリシス回路とを備えて成り、前記ヒス
テリシス回路は温度補償ダイナミック基準電圧源を具備
しており、前記電圧源は、 エミッタを前記第１のインバータに接続させたバイポ
ーラトランジスタと、 前記第１のインバータに直列接続されたダイオード及
び第１の抵抗とを含んでいることを特徴とするバイポー
ラCMOS論理レベルコンバータ。
み出力信号を提供するための１対のCMOSトランジスタを
具備する第１のインバータと、 前記第１のインバータの出力端子に接続されており、
及びCMOS論理レベルにおける出力を提供するための１対
のCMOSトランジスタを具備している第２のインバータ
と、 高レベルから低レベルへの及び低レベルから高レベル
への論理レベル遷移間の差を保持するため、前記第２の
インバータの出力端子と前記第１のインバータとの間に
接続されたヒステリシス回路とを備えて成り、前記ヒス
テリシス回路は温度補償ダイナミック基準電圧源を具備
しており、前記電圧源は、 エミッタを前記第１のインバータに接続させたバイポ
ーラトランジスタと、 前記第１のインバータに直列接続されたダイオード及
び第１の抵抗とを含んでいることを特徴とするバイポー
ラCMOS論理レベルコンバータ。
15. ダイオード及び第１の抵抗はバイポーラトランジ
スタのベースに接続されている第14項記載のバイポーラ
CMOS論理レベルコンバータ。
スタのベースに接続されている第14項記載のバイポーラ
CMOS論理レベルコンバータ。
16. バイポーラトランジスタのベースに接続されたコ
ンデンサを更に備えている第14項記載のバイポーラCMOS
論理レベルコンバータ。
ンデンサを更に備えている第14項記載のバイポーラCMOS
論理レベルコンバータ。
17. 第２のインバータの出力端子とヒステリシス回路
との間に接続されたフィードバックトランジスタを更に
備えている第14項記載のバイポーラCMOS論理レベルコン
バータ。
との間に接続されたフィードバックトランジスタを更に
備えている第14項記載のバイポーラCMOS論理レベルコン
バータ。
18. ベース・エミッタ接合及びダイオード接合は、前
記ダイオードと直列の抵抗両端間電圧降下のための所定
の正味の温度係数を提供するような大きさに形成されて
いる第14項記載のバイポーラCMOS論理レベルコンバータ 19. 正味の温度係数は実質的にゼロである第18項記載
のバイポーラCMOS論理レベルコンバータ。
記ダイオードと直列の抵抗両端間電圧降下のための所定
の正味の温度係数を提供するような大きさに形成されて
いる第14項記載のバイポーラCMOS論理レベルコンバータ 19. 正味の温度係数は実質的にゼロである第18項記載
のバイポーラCMOS論理レベルコンバータ。
20. 第５図（ａ）に示す抵抗R1両端間の制御された温
度補償電圧降下を有する温度補償回路において、ショッ
トキダイオードD1が抵抗R1を介してQ1のベースに接続さ
れており、Q1のベース・エミッタ接合及びダイオードD1
の温度係数は所定の差、好ましくは差ゼロを有し、D1及
び前記ベース・エミッタの両端間順方向電圧降下は異な
っており、もって、抵抗R1を通る温度とは無関係の制御
された電流が確立されること特徴とする温度補償回路。
度補償電圧降下を有する温度補償回路において、ショッ
トキダイオードD1が抵抗R1を介してQ1のベースに接続さ
れており、Q1のベース・エミッタ接合及びダイオードD1
の温度係数は所定の差、好ましくは差ゼロを有し、D1及
び前記ベース・エミッタの両端間順方向電圧降下は異な
っており、もって、抵抗R1を通る温度とは無関係の制御
された電流が確立されること特徴とする温度補償回路。
第１図はTTL−to−CMOS変換バッファの一般的な形を示
す回路図、第２図は全てのCMOS素子を用いる従来のTTL
−to−CMOS変換バッファの回路図、第３図はバイポーラ
接合ダイオードを具備する従来のTTL−to−CMOS変換バ
ッファの回路図、第４図は第３図における従来の回路に
対する入力しきい電圧対温度のグラフ、第５図は本発明
の好ましい及びカスケード式の各実施例を示す回路図、
第６図は本発明の好ましい実施例を用いたTTL−to−CMO
S変換バッファの回路図、第７図は第６図における回路
に対する入力しきい電圧対温度のグラフである。 C1……コンデンサ D1、D2……接合ダイオード M1、M2、M3、M4……インバータ M5、M6……トランジスタ Q1……NPNトランジスタ R1、R2……抵抗
す回路図、第２図は全てのCMOS素子を用いる従来のTTL
−to−CMOS変換バッファの回路図、第３図はバイポーラ
接合ダイオードを具備する従来のTTL−to−CMOS変換バ
ッファの回路図、第４図は第３図における従来の回路に
対する入力しきい電圧対温度のグラフ、第５図は本発明
の好ましい及びカスケード式の各実施例を示す回路図、
第６図は本発明の好ましい実施例を用いたTTL−to−CMO
S変換バッファの回路図、第７図は第６図における回路
に対する入力しきい電圧対温度のグラフである。 C1……コンデンサ D1、D2……接合ダイオード M1、M2、M3、M4……インバータ M5、M6……トランジスタ Q1……NPNトランジスタ R1、R2……抵抗
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.6，ＤＢ名) H03K 19/0175
Claims (3)
- 【請求項１】電流の関数である第１の順方向電圧降下及
び第１の温度係数を持つベース・エミッタ接合を有する
トランジスタと、 前記ベースに直列に接続された第１の抵抗及びダイオー
ドと、を備え、そのダイオードは、電流の関数である第
２の順方向電圧降下及び第２の温度係数を持ち、その第
２の順方向電圧降下は、前記第１の順方向電圧降下より
も少なく、その結果前記第１の抵抗間の電圧降下は、前
記第１の順方向電圧降下と前記第２の順方向電圧降下と
の間の差によって、そしてその差に比例して定められ、
そして前記第１の抵抗間の電圧降下の温度係数は、前記
第１の温度係数と前記第２の温度係数との間の差に比例
し、 更に、一方の端部を前記ベースに接続し、他方の端部を
前記トランジスタのコレクターに接続している第２の抵
抗と、 を備えることを特徴とする温度補償電圧倍増装置。 - 【請求項２】第１の温度係数を持つベース・エミッタ接
合を有するトランジスタと、 前記ベースに直列に接続された抵抗及びダイオードと、
を備え、そのダイオードは、第２の温度係数を持ち、そ
の結果前記抵抗間の電圧降下は、前記第１の温度係数と
前記第２の温度係数との間の差に比例する第３の温度係
数をも持ち、 前記エミッタ及び直列に接続された抵抗及びダイオード
は、補償ノードに接続されて、この補償ノードで温度補
償電圧を与えることを特徴とする温度補償バイアス回
路。 - 【請求項３】バイポーラ論理レベル入力信号を受信し
て、反転された出力信号を提供するための１対のCMOSト
ランジスタを有する第１のインバータと、 前記第１のインバータの出力端子に接続され、CMOS論理
レベルにおける出力を提供するための１対のCMOSトラン
ジスタを有する。第２のインバータと、 高レベルから低レベルへの論理レベル遷移と低レベルか
ら高レベルへの論理レベル遷移との間の差を保持するた
め、前記第２のインバータの出力端子と前記第１のイン
バータとの間に接続されたヒステリシス回路と、を備え
ており、このヒステリシス回路は温度補償ダイナミック
基準電圧源を有しており、この電圧源は、 エミッタを前記第１のインバータに接続させたバイポー
ラトランジスタと、 前記第１のインバータに直列接続されたダイオード及び
第１の抵抗と、を含んでいることを特徴とするバイポー
ラCMOS論理レベルコンバータ。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US07/310,275 US4956567A (en) | 1989-02-13 | 1989-02-13 | Temperature compensated bias circuit |
| US310275 | 1989-02-13 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH037423A JPH037423A (ja) | 1991-01-14 |
| JP2837215B2 true JP2837215B2 (ja) | 1998-12-14 |
Family
ID=23201754
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2032321A Expired - Fee Related JP2837215B2 (ja) | 1989-02-13 | 1990-02-13 | 温度補償電圧増倍装置 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US4956567A (ja) |
| JP (1) | JP2837215B2 (ja) |
| KR (1) | KR100192628B1 (ja) |
Families Citing this family (18)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02191012A (ja) * | 1989-01-20 | 1990-07-26 | Nec Corp | 電圧発生回路 |
| US5029295A (en) * | 1990-07-02 | 1991-07-02 | Motorola, Inc. | Bandgap voltage reference using a power supply independent current source |
| US5225716A (en) * | 1990-09-17 | 1993-07-06 | Fujitsu Limited | Semiconductor integrated circuit having means for suppressing a variation in a threshold level due to temperature variation |
| DE4201947C2 (de) * | 1992-01-24 | 1993-10-28 | Texas Instruments Deutschland | Integrierte Transistorschaltung mit Reststromkompensation |
| US5359243A (en) * | 1993-04-16 | 1994-10-25 | Altera Corporation | Fast TTL to CMOS level converting buffer with low standby power |
| KR100392556B1 (ko) * | 1994-01-31 | 2003-11-12 | 주식회사 하이닉스반도체 | 시모스회로용입력버퍼 |
| US5532617A (en) * | 1994-03-25 | 1996-07-02 | Philips Electronics North America Corporation | CMOS input with temperature and VCC compensated threshold |
| DE19621749C2 (de) * | 1996-05-30 | 1998-07-16 | Siemens Ag | Schaltungsanordnung zum Erzeugen eines Widerstandsverhaltens mit einstellbarem positiven Temperaturkoeffizienten sowie Verwendung dieser Schaltungsanordnung |
| US6559722B1 (en) * | 1999-08-10 | 2003-05-06 | Anadigics, Inc. | Low bias current/temperature compensation current mirror for linear power amplifier |
| JP4025203B2 (ja) * | 2003-01-08 | 2007-12-19 | 株式会社リコー | レベルシフト回路 |
| US20040257125A1 (en) * | 2003-06-23 | 2004-12-23 | Cheng William W. | Trickle current-cascode DAC |
| US7119578B2 (en) | 2003-11-24 | 2006-10-10 | International Business Machines Corp. | Single supply level converter |
| US7009444B1 (en) * | 2004-02-02 | 2006-03-07 | Ami Semiconductor, Inc. | Temperature stable voltage reference circuit using a metal-silicon Schottky diode for low voltage circuit applications |
| WO2007026972A2 (en) * | 2005-09-01 | 2007-03-08 | Canon Kabushiki Kaisha | Binding protein molecule |
| JP2007306632A (ja) * | 2007-08-24 | 2007-11-22 | Ricoh Co Ltd | レベルシフト回路 |
| US8093956B2 (en) * | 2009-01-12 | 2012-01-10 | Honeywell International Inc. | Circuit for adjusting the temperature coefficient of a resistor |
| US8626092B2 (en) * | 2011-07-28 | 2014-01-07 | Skyworks Solutions, Inc. | Low variation current multiplier |
| FR3113344A1 (fr) * | 2020-08-04 | 2022-02-11 | Stmicroelectronics (Grenoble 2) Sas | Circuit convertisseur de niveaux |
Family Cites Families (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3648153A (en) * | 1970-11-04 | 1972-03-07 | Rca Corp | Reference voltage source |
| US4114053A (en) * | 1977-01-12 | 1978-09-12 | Johnson & Johnson | Zero temperature coefficient reference circuit |
| JPS6028414B2 (ja) * | 1977-09-09 | 1985-07-04 | 株式会社日立製作所 | 半導体論理回路 |
| US4228371A (en) * | 1977-12-05 | 1980-10-14 | Rca Corporation | Logic circuit |
| SU860029A1 (ru) * | 1979-01-09 | 1981-08-30 | Предприятие П/Я А-7133 | Стабилизатор посто нного напр жени с защитой от перегрузок по току |
| US4260946A (en) * | 1979-03-22 | 1981-04-07 | Rca Corporation | Reference voltage circuit using nested diode means |
| US4313082A (en) * | 1980-06-30 | 1982-01-26 | Motorola, Inc. | Positive temperature coefficient current source and applications |
| KR910008521B1 (ko) * | 1983-01-31 | 1991-10-18 | 가부시기가이샤 히다찌세이사꾸쇼 | 반도체집적회로 |
| US4542331A (en) * | 1983-08-01 | 1985-09-17 | Signetics Corporation | Low-impedance voltage reference |
| US4745304A (en) * | 1985-05-03 | 1988-05-17 | Advanced Micro Devices, Inc. | Temperature compensation for ECL circuits |
| JPS62221219A (ja) * | 1986-03-22 | 1987-09-29 | Toshiba Corp | 論理回路 |
| US4686449A (en) * | 1986-04-07 | 1987-08-11 | The United States Of America As Represented By The Secretary Of The Navy | JFET current source with high power supply rejection |
| US4785230A (en) * | 1987-04-24 | 1988-11-15 | Texas Instruments Incorporated | Temperature and power supply independent voltage reference for integrated circuits |
-
1989
- 1989-02-13 US US07/310,275 patent/US4956567A/en not_active Expired - Lifetime
-
1990
- 1990-02-12 KR KR1019900001681A patent/KR100192628B1/ko not_active IP Right Cessation
- 1990-02-13 JP JP2032321A patent/JP2837215B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH037423A (ja) | 1991-01-14 |
| KR100192628B1 (ko) | 1999-06-15 |
| KR900013509A (ko) | 1990-09-05 |
| US4956567A (en) | 1990-09-11 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2837215B2 (ja) | 温度補償電圧増倍装置 | |
| JP2916480B2 (ja) | 信号レベル変換器を具える集積回路 | |
| EP0620515B1 (en) | Band gap reference voltage source | |
| US4876519A (en) | High frequency ECL voltage controlled ring oscillator | |
| JPH0770983B2 (ja) | 出力バッファ回路 | |
| US5049806A (en) | Band-gap type voltage generating circuit for an ECL circuit | |
| JPH06509215A (ja) | ＢｉＣＭＯＳ論理ゲート | |
| JPH04287519A (ja) | 交流結合相補形プル・アップ及びプル・ダウン回路 | |
| JP7334081B2 (ja) | 基準電圧回路 | |
| JPH0356017B2 (ja) | ||
| WO1985002472A1 (en) | Bandgap reference voltage generator with vcc compensation | |
| JP2590378B2 (ja) | 論理回路 | |
| JP2909382B2 (ja) | 集積回路 | |
| US4883975A (en) | Schmitt trigger circuit | |
| JPH0340539B2 (ja) | ||
| US4734593A (en) | CML bias generator | |
| JPS61293022A (ja) | Ｅｃｌ−ｔｔｌ変換出力回路 | |
| JP2727649B2 (ja) | 論理回路 | |
| US4851759A (en) | Unity-gain current-limiting circuit | |
| KR0150196B1 (ko) | BiCMOS 기준 전압 발생기 | |
| JP2679644B2 (ja) | Ｎｔｌ論理回路用電源回路 | |
| US4967106A (en) | Emitter-coupled logic circuit | |
| US10644699B2 (en) | Lower voltage switching of current mode logic circuits | |
| JPH0736519B2 (ja) | 電流スイツチ回路 | |
| JP2995935B2 (ja) | Ｃｍｌゲート回路 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20081009 Year of fee payment: 10 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091009 Year of fee payment: 11 |
|
| LAPS | Cancellation because of no payment of annual fees |