JPH06509215A - ＢｉＣＭＯＳ論理ゲート - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるため要約のデータは記録されません。

Description

【発明の詳細な説明】 ＢＩＣＭＯ３論理ゲート 技術分野 本発明は、一般に、バイポーラ形半導体と相補型金属酸化膜半導体（ＣＭＯ３） を同じ基板上において組み合わせた集積回路の分野に関するものである。とりわ け、本発明は、ＢＩＣＭＯＳプロセス・テクノロジを利用して実現されるエミッ タ結合型論理回路（ＥＣＬ）による論理ゲートに関するものである。

背景技術 最近、研究者は、バイポーラ・テクノロジとＣＭＯＳテクノロジを単一の集積回 路をなすように組み合わせるデジタル論理回路の開発に注意を向けてきた。それ ぞれの優れた態様を活用して、組み合わせることによって、最適な回路性能を得 ることができるので、バイポーラ・テクノロジとＣＭＯＳテクノロジの結合は、 とりわけ、有利である。

例えば、ＣＭＯ３回路は、静止電力消費が極めて低く、レール間出力能力があり 、高密度で、入力インピーダンスが極めて高いという利点を備えている。一方、 バイポーラ論理回路は、大容量負荷を駆動するのに有効であり、極めて高速のス イッチング能力を備え、温度及びＩＩ源に対して優れた性能を特徴とする。これ らの属性によって、バイポーラ・トランジスタを利用して、出力負荷を駆動し、 同時に、ＣＭＯＳデバイスを利用して、受信入力信号に関する基本論理機能を実 施する、ＢＩＣＭＯＳデジタル論理回路グループが開発されることになる。ＢＩ ＣＭＯＳテクノロノを利用して実現されるデジタル論理回路については、１９９ ０年にＫｌｕｖｅｒ　Ａｃａｄｅｍｉｃ　Ｐｕｂｌｉｓｈｅｒｓから出版され、 ＾ｎｔｏｎｌｏ　Ｒ，＾Ｉｖａｒｅｚによって編集されたｒ　Ｂ　Ｉ　ＣＯＭ　 Ｓ　Ｔｅｃｈｎｏｌｏｇｙ　ａｎｄ　ＡｐｐｌｉｃａｔｉｏｎｓＪの第５車（ペ ージ１６５〜２００）に記載がある。ＢＩＣＭＯ８２進論理回路の例については 、米国特許第４，７０１，６４２号、東４，８７１，９２８号、第４，８４５， ３８５号、第４，７０３，２０３号、第４，６３６．６６５号、第４，７７９， ０１４号、及び、第４．８０８，８５０号にも開示されている。

エミッタ結合型論理回路（ＥＣＬ）は、バイポーラ形論理回路要素の極めてよく 知られたグループである。その人気は、ＥＣＬによって、より高速のバイポーラ 形論理回路が得られるという事実に由来するものである。しかし、主たる欠点は 、従来の論理テクノロジのうち、バイポーラ形ＥＣＬゲートは、やはり、電力消 費が最大になるという事実である。従来のバイポーラ形ＥＣＬの高速スイッチフ グ能力と、Ｃ０Ｍ５回路の高密度、低電力特性を統合することが望ましい。ハイ ブリッド弐ＥＣＬ／ＭＯＳグループの論理回路は、個々のテクノロジの長所をＩ Ｉ用することが可能である。

あいにく、ＢＩＣＭＯＳ　ＥＣＬを作製しようとするこれまでの試みは、完全に は成功していない。Ｂ１ＣＭＯＳ論理ゲートは、ＥＣＬ回路の温度と給電の依存 関係を整合させるのが困難である場合が多かった。バイポーラ・トランジスタの １Ｈな温度依存関係のため、多くの場合、ＥＣＬ回路要素とＣＭＯ！Ｉｆ論理段 のインターフェイスをとるためには、この困難を伴うことになる。バイポーラ・ トランジスタの負の温度係数の問題は、完全なバイポーラＥＣＬ論理デバイス（ 例えば、Ｍｏｔｏｒｏｌａ　Ｉ　ＯＯＫ　ＥＣＴ、グループ）において回避され たが、組み合わせＥ　ＣＬ／ＭＯＳ回路はうまくいかなかった。

従って、必要なのは、ＥＣＬａＣＬａ間数を実現するＣＭＯ３及びバイポーラ・ テクノロジを組み合わせた集積回路（ＩＣ）である。こうした回路は、ＩＣの動 作環境の通常の部分であるプロセス及び温度変化の負の効果を補償できることが 望ましい。本発明は、以上の特性を処理する新規のＢＩＣＭＯＳ　ＥＣＬゲート を提供する。さらに本発明のＥＣＬ論理ゲートは、出力電圧の揺動を変化させ、 かつ、回路の全電力消費を制御する能力を特徴とする。

発明の要旨 本発明のＢ　Ｉ　ＣＭＯ５論理回路には、入力信号と第１の基！１ＩＩＩ１１位 を差動的に比較するエミッタ結合対のバイポーラ・トランジスタ対が含まれる。

第１の基準電位は、通常、入力信号の論理レベル間の中央点あたりにセクトされ る。実施例の１つの１１１合、バイポーラ・トランジスタは、それぞれ、ｐチャ ネル金属酸化膜半導体（ＰＭＯ５）　トランジスタによって負荷が加えられる。

ＰＭＯＳデバイスは、それぞれのバイポーラ・トランジスタのコレクタと第１の ｉｉｖｔｍ位（例えば、大地電位）の間に結合される。

開示の実施例の場合、エミッタ・フォロワを用いて、出方信号が送り出される。

エミッタ・フォロワは、そのベースがバイポーラ・トランジスタの１つのコレク タに結合されており、そのコレクタは、第１の電源電位に接続されている。出力 信号は、エミッタに生じ、このエミｙりは、第２のバイアス手段にも結合されて いる。第１のバイアス手段を利用して、エミッタ結合対にバイアスがかけられる 。

ゲートが基準電位に結合された通常のＮＭＯＳ）ランジスタを利用して、エミッ タ結合対及びエミッタ・フォロワにバイアスをかけるための電流源とするのが望 ましい。

ＰＭＯ３）ランジスタのゲートに結合されたフィードバック信号を発生して、前 記エミッタ結合対に加えられる負荷抵抗を動的に制御するための回路手段が含ま れている。このフィードバック信号は、本質的に、出方信号の電圧揺動を制御す ることによって、温度、給電、及び、プロセスの変動に関して、回路の論理レベ ルの適合性を維持するものである。本発明の論理回路を拡張することによって、 全く新しいＲＩ　ＣＭＯＳ論理ゲートのグループを生み出すことが可能になる。

図面の簡単な説明 添付の図面の図には、本発明が、制限を加えるためではなく、例示のために示さ れているが、図面中、同様の参照番号は、同様の構成要素を示すものである。

図１は、基本的な先行技術によるバイポーラＥＣＬ論理ゲートの回路概略図であ る。

図２は、本発明のＢＩＣＭＯ３論理ゲートの実施例の１つに関する回路概略図で ある。

図３は、フィードバックを利用した本発明の代替実施例の回路概略図である。

図４は、本発明の論理ゲートのもう１つの代替実施例である。

図５は、本発明のもう１つの実施例である。

図６は、本発明の論理ゲートのさらにもう１つの代替実施例である。

詳細な説明 以下の解説では、新規のＢＩＣＭＯ３論理ゲートが開示され、本発明を完全に理 解できるように、特定の伝導タイプ、回路構成、電圧等といった、多くの特定の 細部について明らかにされる。しかし、当該技術の熟練者には明らかなように、 これらの特定の細部を利用して、本発明を実施する必要はない。他の例では、本 発明が不必要に曖昧にならないようにするため、周知の構造及び回路は詳細に示 さなかった。

従来技術の説明 図１を参照すると、従来の先行技術によるエミッタ結合対理（Ｅ　ＣＬ）ゲート ｌＯが示されている。ゲートｌｏには、入力信号Ｖ、１＋と基準電位Ｖ　１１４ １の比較を行う、エミッタ結合バイポーラ・トランジスタ１１及び１２が含まれ ている。基１！電位ｖ、１□によって基準電流■１１．が発生する。その電流は 加えられた入力に応じてトランジスタ１１とトランジスタ＋２のいずれかに流れ る。例えば、電圧■１．が■、ｌ□を超えると、電流■□、は、トランジスタ１ １と抵抗器１６を通る。

この電流の流れによって、抵抗器１６の両端間に電圧の降下が生じる。同時に、 トランジスタ１２または抵抗器１７には電流が流れないので、トランジスタ１２ のコレクタ・ノードは、はぼ大地電位に保たれる。

もちろん、抵抗器１６または１７の両端間に生じる電圧降下は、それぞれの化カ ニミッタ・フォロワ・トランジスタのベースにも加えられる。出力信号ｖ６゜１ とその相補出力信号Ｖ６１１Ｔが、それぞれ、出力ノード１４及び１５から送り 出される。

化カニミッタ・フォロワ・トランジスタには、第２の基準電位■□、によって発 生する電流Ｘ□、によるバイアスが加えられるという点に留意されたい。前述の ように、論理ゲート１０の主たる欠点の１つは、その静止動作電流が多量という ごとである。すなわち、論理ゲート１０は、極めて高い速度のスイッチングが可 能であるが、相応して電力消費も太き（なる。

本発明の説明 図２には、本発明の実施例の１つを表したＢＩＣＭＯ９論理ゲート２０の回路概 略図が示されている。ゲート２０は、エミｙり結合対をなすバイポーラ・トラン ジスタ２１及び２２を利用して、人力信号Ｖ１１＋と基準電位ＶＳ＋ａ□の比較 を行う。

図２の論理ゲート２０と図１の先行技術によるゲートとの間における重要な相違 の１つは、ゲート２０が通常のＢＩＣＭＯＳテクノロジを利用して実現されると いうβ、にある。すなわち、ｎチャネル金属酸化膜半導体（ＮＭＯ５））ランジ スタ２４．３６、及び、３７がゲート２０の電流源として用いられ、ｐチャネル 金属酸化膜半導体（ｐＭＯｓ）　トランジスタ２６及び２７が負荷抵抗器として 用いられる。エミッタ結合対を流れる電流の大きさは、ＮＭＯ３）ランジスタ２ ４のケートに結合された基準電圧ｖ１□、によって設定される。図２には、それ ぞれ、ノード２９（例えば、Ｖｓ＊）と３２の間に結合されたＮＭＯ３）ランジ スタ２４のソースとドレインが示されている。

トランジスタ３６及び３７のゲートに結合された基準電位Ｖ□□を利用して、化 カニミッタ・フォロワ・トランジスタ３３及び３４を通って流れる基準電流が設 定される。これに関して、トランジスタ３６及び３７は電流源として機能する。

明らかに、ＮＭＯＳトランジスタ３６のドレインは、出力ノード４０（すなわち 、Ｖ、１ｏｙ）に結合され、ＮＭＯ５）ランジスタ３７のドレインは、出力ノー ド４１（すなわち、Ｖｏｏｙ）に結合される。トランジスタ３６及び３７は、両 方とも、ソースが一ノード２９の最低動作電源電位（例えば、■１．）に結合さ れている。

８ＭＯ８）ランジスタ２４．３６、及び、３７は、飽和領域で動作するのが望ま しい。図２の回路において、ｎチャネル電界効果デバイスを電流源として利用す る利点は、これらのデバイスに関する飽和電流の温度係数が、はぼゼロになると いうことである。すなわち、電圧Ｖ□□及びＶ□□によって生じる基準電流は、 温度に対してほぼ一定に保たれる。（回路２０は、トランジスタ２４．３６、及 び、３７のゲートが、全て、単一基準電位に結合されるように構成することもで きるという点に留意されたい。） 一方、ＰＭＯＳトランジスタ２６及び２７は、エミッタ結合対２１及び２２の負 荷デバイスとして、線形領域で動作する。ＰＭＯ３）ランジスタのそれぞれに対 する負荷抵抗の値は、基準電圧Ｖ□□によって決まる（ＰＭＯＳトランジスタの サイズも考慮しなければならないのは、明らかである）。電圧Ｖ□。は、ＰＭＯ Ｓトランジスタ２６及び２７のゲートに結合されている点に注目されたい。やは り、図２に示すように、それぞれ、トランジスタ２６は、ノード１９及び３０間 に結合されたソース及びドレイ／を備えており、トランジスタ２７は、ノード１ ９及び３１間に結合されたソース及びドレインを備えている点にも留意されたい 。

図２の回路において負荷抵抗器としてＰＭＯＳ電界デバイスを利用することによ りて、先行技術による設８１に比べて顕著な利点が得られる。例えば、集積回路 全域において値が整合する抵抗器の製作は困難な場合が多い。これに対し、ＰＭ Ｏ８＋ラノジスタは、比較的整合が容易である。ＰＭＯＳトランジスタは、また 、電圧及び温度変動に関して、互いに極めてうまく追随する。さらに、ＰＭＯＳ デバイスの抵抗は、線形範囲で動作する場合、ゲートに加えられる電位を変化さ せることによって、簡単にＲ整することができる。この方法では、負荷トランジ スタ２６及び２７の抵抗は、基準電位Ｖ□□によって制御可能である。これは、 ゲート出力電圧に対する温度及び電力供給などの変動の影響は、本発明による電 位Ｖ＠ＩＰＩの適正な制御によって相殺することができる。

ＢＩＣＭＯＳ回路２０には、それぞれ、／−ド４０及び４１から出力■。ｏｖ及 びＶＢｙを送り出す、エミッタ・フォロワ・トランジスタ３３及び３４が含まれ ている。トランジスタ３３は、そのコレクタが正供給ノード１９（例えば、アー ス）に結合され、ベースが７−ド３１が結合されており、トランジスタ３４は、 そのコレクタがノードＩ９に結合され、ベースがノード３０に結合されている。

トランジスタ３３及び３４は、両方とも、前述のように、電流源のＮＭＯＳトラ ンジスタ３６及び３７によってバイアスがかけられる。

図２の本発明による論理ゲートは、分かりやすくするため、簡略化した形で表さ れている。他の周知の論理ゲート機能（例えば、ＯＲ＋ＮＯＲ＋ＸＯＲ、マルチ ・レベル論理、ラッチ等）を実現するには、図２の基本回路図を拡張することに なるのは明らかである。さらに、トランジスタ３３．３４．３６、及び、３７を 排除することによって、回路２０を、ＥＣＬタイプの論理ゲートからＣＭ　Ｌタ イプの論理ゲートに変換することが可能になる。ＣＭＬゲートとして構成すると 、出力■。ＩｌＴ及びＶ　ＯＵＴが、それぞれ、ノード３１及び３０から送り出 され、そのノートは、次のゲートの入力ノードに直接結合されている。図２の回 路のこれらの変更及び拡張は、それぞれ、本発明の精神及び範囲内に含まれるも のとみなされる。

ｐＭｏｓｆｌ荷トラノノスタのゲートに関する基準電圧を設定する手段の１つが 、図３の回路７０に示されている。図３の実施例のフィートノイック構成は、温 度、供給電圧、及び、プロセスの変動の影響を相殺する点で優れている。Ｂ　Ｉ 　ＣＭＯ８論理ゲート７０は、トランジスタ２６及び２７のゲーｉ・に加えられ る基準電圧が、演算増幅器５３によって発生するという点を除けば、ゲー）２０ と同様の働きをする。増幅器５３は、い（っかの周知のＣＭＯ３，バイポーラ、 または、ＢｉｃＭＯｓ差動増幅器のうち、任意のものから構成されるのが望まし い。駆動デバイス２６及び２７に加えて、増幅器５３もＰＭＯ８）ランジスタ５ ２のゲートを駆動する。トランジスタ５２は、そのソースがノード１９に結合さ れ、そのドレインがノード５ｏに接続されている。ノード５ｏは、増幅器５３に 正の入力を供給する。増幅器５３の負の入力は、基準電圧■、に結合されている 。

図３のフィードバック構成には、追加ＮＭＯ３（ランジスタ５１＋、含まれてい る。トランジスタ５！は、図示のように、そのソースがＶ、、ノード４９に結合 され、そのドレインは、ノード５ｏに結合される。ＮＭｏ５トランジスタ５１の ゲートは基！１！電位Ｖ□、に結合されている。基準電位Ｖ□、が、ゲー）７０ の入力論理スイッチング段に関する基準電位Ｉ。□を設定するために利用される という点を想起されたい。

論理回路７０の一次外部基準は、エミッタ結合入力トランジスタ２１及び２２と 、化カニミッタ・フォロワ・トランジスタ３３及び３４のそれぞれの電流を制御 するＶ□、及びＶ＋＋ｗｖｒである。（基準電圧ＶＩＩＡＩは、やはり、バイポ ーラ・トランジスタ２２のベースに結合される。）明らかに、はとんどの実施管 様の場合、ノード４９に加えられる動作電位は、通常、７−ド２９に加えられる 動作電位（例えば、■１．）と同じである。これは、ノード４９及び２９が、通 常、互いに結合されているということを表している。

しかし、いくつかの用途では、論理ゲート７０の入力段及び出力段に関連した、 独立した供給電位を備えていることから何らかの利点を取り出すことができる。

ＮＭＯ３）ランノスタ５１とＮＭＯＳトランジスタ２４を整合させて、ＰＭＯＳ トランジスタ５２を流れる同じ電流（すなわち、ＩＩｇ□）が、入力■、の値に 応じて、ＰＭＯ３）ランノスタ２６または２７に流れるようにするのが望ましい 。

これらのデバイスを通る電流の整合は、ノード５０とデバイス５１のドレインの 間に、バイポーラ・トランジスタを直列に接続することによって、いっそう改善 することができる。この追加バイポーラ・トランジスタのゲートは、トランジス タ５１及び２４のドレインが同じ電位になることを保証するため、Ｖｓ＋ａｍに 結合するのが望ましい。

その概念は、ノード５０における電圧を７−ド３０または３１における電圧を同 じにすることである（やはり、電流■□、がどのトランジスタ２１または２２に 流れているかに応じて）。このことは、ＰＭＯＳトランジスタ５２とトランジス タ２６及び２７を整合させるのが望ましいということを表している。こうして構 成されると、増幅器５３は、ノード５０に生じる電圧に応答して、トランジスタ ５２．２６、及び、２７のゲート電圧を自動的に調整し、強制的に、これらのト ランジスタのドレイン電圧がＶ、に等しくなるようにする。

基Ｉ′ＩＰＭＯ３）ランジスタ５２のドレイン電圧は、電源電圧、温度等の変動 のために、降下して、より低い値になるものと仮定する。ノード５０における電 位の変化によって、演算増幅器５３に供給される差動電圧に対応した変化が生じ ることになる。応答時、増幅器５３は、その出力を駆動してより低い値にし、さ らに、これによって、ＰＭＯＳトランジスタ５２の「オン」負荷抵抗（及び、ト ランジスタ２６と２７の１オン」負荷抵抗も）が減少する。トランジスタ５２に 印加されるより低いゲート電位によって、トランジスタ５２（すなわち、ノード ５０）のドレイン電圧は、より高い値に上昇する。フィードバック・ループの平 衡が再びとれるまで、これが続く。従って、論理ゲート７０のフィードバック構 成は、プロセス、温度、及び、電力供給の変動による負の影響を補償する。

もちろん、ＰＭＯＳ）ランジスタ５２に印加される同じゲート電圧が、負荷トラ ７ジスタ２６及び２７のゲートにも印加されるということが、極めて重要である 。３つのＰＭＯＳトラ７ジスタの全てのゲートに増幅器５３の出力を結合し、ノ ード５０からフィードバック電圧を供給することによって、図３のＥＣＬゲート は、外部変動とは関係なく、出力電圧の揺動を一定に維持することが可能になる 。／−ド３０及び３１　（またはノード４０及び４１）間に生じる揺動の値は、 基準電位■、に等しい。

ゲート７０のフィードバック構成のため、ＥＣＩ、ゲートの出力における電圧揺 動が、基準電位■、の調整によって簡単に制御されるのは明らかである。すなわ ち、出力論理の揺動レベルは、ｖｌの適切な制御によってリアル・タイムで変化 させることができる。従来の論理回路の場合、出力の揺動は、デバイスの製作時 に設定し、その後で、変更することができる。しかし、図３の回路の場合、デバ イスの動作時に、出力の振動を変更することが可能である。この特徴は、多少の スイッチング＠変を必要とする回路にとって、あるいは、非ＥＣＬ整合回路要素 を駆動する場合に、大いに有利である。

本発明のもう１つの特徴は、基準電位■□□を調整することによって、ＢＩＣＭ Ｏ５論理ゲート７０の電力消費を簡単に制御することができるということである 。■□２．が増すと、回路のスイッチング速度が相応して増すことになる。同時 に、回路のフィードバック特性によって、出力電圧の揺動が一定に保たれる（Ｖ 、による設定に従って）。電圧揺動ｖＩは、論理ゲー）７０において消費される 電流とは無関係である点に留意されたい。従って、電力消費及びスイッチング速 度は、本発明によって制御し、かつ、連続して変動させるか、あるいは、そのい ずれかを行うことの可能な要素である。この結果、通常の先行技術による論理ゲ ートを超える広範囲にわたる適用が可能になる。

本発明は、また、■。Ｌ（低出力電圧）の不適正な制御の問題を克服する。先行 技術による回路の場合、■。、は、一般に、アースまたはＶ　ｓａ供給ラインの 局所ノイズによって悪影響を受けることになる。一方、論理ゲート７０は、アー スまたは供給ラインにおける変動とは関係なく、出力電圧レベルが低い。ｖｏ、 は■、によって完全に決定される。

図４には、フィードバック増幅器５３が、トランジスタ５２．２６、及び、２７ ではなく、ＮＭＯ３）ランノスタ５１及び２４のゲートを駆動する、本発明の代 替実施例が示されている。やはり、増幅器５３の正の入力は、ノード５０に結合 され、負の入力は、基準電圧Ｖ、に接続される。ＰＭＯＳ）ランジスタ５２．２ ６、及び、２７のゲートは、図示のように、外部基準電位Ｖ＠ＩＦＩに結合され る。

図４の実施例の場合、ＰＭＯ５負荷ト負荷トラ／ジス−ト電圧は、外部的に駆動 されるが、電流源ＮＭＯ５）ランノスタ５１及び２４のゲート電圧は、フィード バック増幅器５３のによって、ＥＣＬゲートの電圧揺動を維持するように自動的 に調整される。前述のように、ノード３０及び３１　（または４０及び４１）の いずれかにおける出力電圧の揺動は■、に等しい。他の全ての点で、図４の実施 例は、図２及び３に関連して既述の実施例と同様の働きをする。

ＰＭＯＳ）ランジスタ２６及び２７の負荷抵抗値を補償して、外部変動に関係な く、出力電圧の揺動を維持する代わりに、図４の回路は、トランジスタ５１及び ２４に印加されるバイアス電圧を変化させることによって目的を達成する。トラ ンジスタ５１及び２４は、もちろん、デバイス５２及び２６または２７に流れる 電流を生じさせる。従って、ゲート７０は、トランジスタ２６及び２７によって 生じる抵抗に焦点を合わせたが、図４の回路は、トランジスタ５１及び２４から 構成される電流源に供給されるバイアス電位を変更することによって、電流！□ ２．の調整に集中している。両方の実施例とも、フィードｔ　ｚＨ、、りに頼っ て、温度、電力供給、及び、プロセスの変動の影響を相殺する。

図５の論理ゲート８１は、ＰＭＯ３負荷トランジスタの代わりに通常の抵抗器を ＩＩ用する集積回路において、上述のフィートノイックの概念をいかに利用する ことができるかを示すものである。回路８１の場合、整合のとれた抵抗器４３． ４４、及び、４５が、図４の対応する回路におけるそれぞれのトランジスタ５２ ．２６、及び、２７の代わりに用いられている。図５には、エミッタ・フォロワ 出力トランジスタを省き、ノード３０及び３１にゲート８１の出力が加えられる 、ＣＭ　１．動作園理も示されている。これらのノードは、ＣＭＬ論理ゲート・ グループに整合する別のゲートの入力に直接結合することができる。

図６には、本発明のさらにもう１つの実施例が示されている。図６の論理ゲート ８２は、図３のゲート７０のトランジスタ５１及び２４が、図示のように整合の とれた抵抗器５６及び５７に置き換えられている。また、同じ電流［＠ＩＦ＋が ゲート８２のスイ、チノグ段と基準段に流れることを保証するため、）１′イボ ーラ・１ラノジスタ５４が、ノード５０と抵抗器５６の間に直列に接続されてｔ ＼る（図３に関連した前述の新説を参照のこと）。トランジスタ５４のベースが 、基！Ｉｌｉ電位Ｖ１．．に結合されている。ＢＩＣＭＯ３論理ゲート８２は、 ＣＭＬゲートとして構成されている。

いくつかの実施例に関連して、本発明の解説を行ってきたが、さまざまな他の方 法で、本発明を実施することができるのは明らかである。例え１ｆ、負荷ＰＭ０ Ｓトランジスタの抵抗を制御するために、フィードバックを実施する、他の回路 手段ら可能である。従って、理解すべきは、例示のために図示し、解説した特定 の実施例は、制限とみなされることを意図したものではないということである。

これらの実施例の細部に対する言及は、それ自体、本発明にとって本質的である とみなされる特徴だけについてしか列挙していない、請求項の範囲に制限を加え ることを意図したものではない。

フロントページの続き （８１）指定国　ＥＰ（ＡＴ、ＢＥ、ＣＨ，ＤＥ。

ＤＫ、ＥＳ、ＦＲ，ＧＢ、ＧＲ，ＩＴ、ＬＵ、ＭＣ，ＮＬ、ＳＥ）、０Ａ（ＢＦ 、ＢＪ、ＣＦ、ＣＧ、ＣＩ、ＣＭ、ＧＡ、ＧＮ、ＭＬ、ＭＲ，ＳＮ、ＴＤ、ＴＧ ）、ＡＴ、　ＡＵ、　ＢＢ、　ＢＧ、　ＢＲ，ＣＡ、　ＣＨ，ＤＥ、　ＤＫ。

ＥＳ、　ＦＩ、　ＧＢ、　ＨＵ、ＪＰ、　ＫＰ、　ＫＲ，ＬＫ、　ＬＵ、　ＭＧ 、　ＭＷ、　ＮＬ、　Ｎｏ、　ＲＯ，ＲＵ、　ＳＤ、５Ｅ（７２）発明者　ロツ セール、シールドアメリカ合衆国　９４５３６　カリフォルニア州・フレモント ・アパートメント　３０３０・セクオイアテラス・３７２５０

Claims (34)

【特許請求の範囲】
1. １．入力信号と第１の基準電位を差動的に比較するエミッタ結合対をなすバイポ ーラ・トランジスタと、 前記エミッタ結合対にバイアスをかける第１のバイアス手段とを有し、前記バイ ポーラ・トランジスタは、それぞれコレクタと第１の動作電位の間に結合される 電界効果トランジスタによって負荷が与えられ、その電界効果トランジスタのゲ ートが、前記エミッタ結合対に加えられる負荷抵抗を制御するために第２の基準 電位に結合されていることを特徴とするＢ１ＣＭＯＳ論理回路。
2. ２．前記電界効果トランジスタが、それぞれ、ｐチャネル金属酸化膜半導体（Ｐ ＭＯＳ）トランジスタから構成されていることを特徴とする請求項１に記載の論 理回路。
3. ３．ベースが、前記バイポーラ・トランジスタの一方のコレクタに結合されて、 ＥＣＬ整合出力論理信号を発生するエミッタ・フォロワ・トランジスタと、前記 エミッタ・フォロワ・トランジスタにバイアスをかけるための第２のバイアス手 段とを更に有することを特徴とする請求項２に記載の論理回路。
4. ４．前記第１のバイアス手段が、前記エミッタ結合対と第２の動作電位の間に結 合された第１のｎチャネル金属酸化膜半導体（ＮＭＯＳ）トランジスタから構成 され、その第１のＮＭＯＳトランジスタは、ゲートが第３の基準電位に結合され ていることを特徴とする請求項３に記載の論理回路。
5. ５．前記第１のＮＭＯＳトランジスタが、飽和領域で動作することを特徴とする 請求項４に記載の論理回路。
6. ６．前記第２のバイアス手段が、エミッタ・フォロワ・トランジスタのエミッタ と前記第２の動作電位の間に結合された第２のＮＭＯＳトランジスタで構成され 、その第２のＮＭＯＳトランジスタは、そのゲートが第４の基準電位に結合され ていることを特徴とする請求項４に記載の論理回路。
7. ７．前記第３と第４の基準電位が等しいことを特徴とする請求項６に記載の論理 回路。
8. ８．それぞれ、コレクタと第１の動作電位の間に結合されるｐチャネル金属酸化 膜半導体（ＰＭＯＳ）によって負荷が与えられ、入力信号と第１の基準電位を差 動的に比較するエミッタ結合対をなすバイポーラ・トランジスタと、前記エミッ タ結合対にバイアスをかける第１のバイアス手段と、前記ＰＭＯＳトランジスタ のゲートに結合されるフィードバック信号を送り出して、前記エミッタ結合対に 加えられる負荷抵抗を制御する回路手段とから構成されるＢｉＣＭＯＳ論理回路 。
9. ９．前記回路手段が、前記論理回路の出力揺動を決定する第２の基準電位に結合 されていることを特徴とする請求項８に記載の論理回路。
10. １０．ベースが前記バイポーラ・トランジスタの一方のコレクタに結合されて、 ＥＣＬ整合出力論理信号の揺動を生じさせるエミッタ・フォロワ・トランジスタ と、 前記エミッタ・フォロワ・トランジスタにバイアスをかける第２のバイアス手段 とを更に有することを特徴とする請求項９に記載の論理回路。
11. １１．前記フィードバック信号が、温度、給電、及び、プロセス変動に関して、 前記出力揺動のＥＣＬ整合を維持することを特徴とする請求項１０に記載の論理 回路。
12. １２．前記ＰＭＯＳトランジスタの整合がとられていることを特徴とする請求項 ９または１１に記載の論理回路。
13. １３．前記第１のバイアス手段が、前記エミッタ結合対と第２の動作電位の間に 結合された第１のｎチャネル金属酸化膜半導体（ＮＭＯＳ）トランジスタから構 成され、その第１のＮＭＯＳトランジスタは、そのゲートが第３の基準電位に結 合されていることを特徴とする請求項９に記載の論理回路。
14. １４．前記第１のバイアス手段が、前記エミッタ結合対と第２の動作電位の間に 結合され、ゲートが第３の基準電位に結合された第１のｎチャネル金属酸化膜半 導体（ＮＭＯＳ）から構成され、前記第２のバイアス手段が、前記エミッタ・フ ォロワのエミッタと第３の動作電位の間に結合され、ゲートが第４の基準電位に 結合された第２のＮＭＯＳトランジスタから構成されていることを特徴とする請 求項１１に記載の論理回路。
15. １５．前記回路手段が、基準ＰＭＯＳトランジスタと、その基準ＰＭＯＳトラン ジスタにバイアスをかけるための第３のバイアス手段から構成され、前記基準Ｐ ＭＯＳトランジスタが、前記フィードバック信号を受信するように結合されてい ることを特徴とする請求項１３または１４に記載の論理回路。
16. １６．前記回路手段に、さらに、前記基準ＰＭＯＳトランジスタのドレイン電位 と前記第２の基準電位の比較から前記フィードバック信号を発生する増幅手段が 含まれ、前記増幅手段が、前記ドレイン電位が前記第２の基準電位とほぼ等しく なるように、前記フィードバック信号を調整することを特徴とする請求項１５に 記載の論理回路。
17. １７．前記第３のバイアス手段は、そのゲートが前記第３の基準電位に結合され た基準ＮＭＯＳトランジスタから構成され、前記基準ＰＭＯＳトランジスタ及び ＮＭＯＳトランジスタが、前記第１と第２の動作電位間において直列に結合され ていることを特徴とする請求項１６に記載の論理回路。
18. １８．前記増幅手段が演算増幅器から構成されていることを特徴とする請求項１ ７に記載の論理回路。
19. １９．前記基準ＰＭＯＳトランジスタと前記ＰＭＯＳ負荷トランジスタの整合が とられ、前記基準ＮＭＯＳトランジスタと前記第１のＮＭＯＳトランジスタの整 合がとられることを特徴とする請求項１７に記載の論理回路。
20. ２０．前記第３と第４の電源電位が等しいことを特徴とする請求項１９に記載の 論理回路。
21. ２１．入力信号と第１の基準電位を差動的に比較するエミッタ結合対をなすバイ ポーラ・トランジスタと、 前記バイポーラ・トランジスタのそれぞれに負荷を与える手段と、前記エミッタ 結合対にバイアスをかける第１のバイアス手段と、前記負荷手段にフィードバッ ク信号を加えて、前記エミッタ結合対に加えられる負荷抵抗を制御する回路手段 と を有するＢｉＣＭＯＳ論理回路。
22. ２２．前記負荷手段が、一対のｐチャネル金属酸化膜半導体（ＰＭＯＳ）トラン ジスタから構成され、そのＰＭＯＳトランジスタのそれぞれが、前記エミッタ結 合対の対応するバイポーラ・トランジスタのコレクタと第１の動作電位の間に結 合されていることを特徴とする請求項２１に記載の論理回路。
23. ２３．前記回路手段が、前記論理回路の出力揺動を決める第２の基準電位に結合 されていることを特徴とする請求項２１または２２に記載の論理回路。
24. ２４．ベースが前記バイポーラ・トランジスタの一方のコレクタに結合されて、 ＥＣＬ整合出力論理信号の揺動を生じさせるエミッタ・フォロワ・トランジスタ と、 前記エミッタ・フォロワ・トランジスタにバイアスをかける第２のバイアス手段 と を更に有することを特徴とする請求項２３に記載の論理回路。
25. ２５．前記フィードバック信号が、温度、給電、及び、プロセス変動に関して、 前記出力揺動のＥＣＬ整合を維持することを特徴とする請求項２４に記載の論理 回路。
26. ２６．前記ＰＭＯＳトランジスタの整合がとられることを特徴とする請求項２２ に記載の論理回路。
27. ２７．前記第１のバイアス手段が、前記エミッタ結合対と第２の動作電位の間に 結合された第１のｎチャネル金属酸化膜半導体（ＮＭＯＳ）トランジスタから構 成され、その第１のＮＭＯＳトランジスタは、そのゲートが第３の基準電位に結 合されることを特徴とする請求項２３に記載の論理回路。
28. ２８．前記第１のバイアス手段が、前記エミッタ結合対と第２の動作電位の間に 結合され、ゲートが第３の基準電位に結合されている第１のｎチャネル金属酸化 膜半導体（ＮＭＯＳ）トランジスタから構成され、前記第２のバイアス手段が、 前記エミッタ・フォロワのエミッタと第３の動作電位の間に結合された、ゲート が第４の基準電位に結合されている第２のＮＭＯＳトランジスタから構成されて いることを特徴とする請求項２４に記載の論理回路。
29. ２９．前記回路手段が、基準ＰＭＯＳトランジスタと、前記基準ＰＭＯＳトラン ジスタにバイアスをかけるための第３のバイアス手段から構成され、前記基準Ｐ ＭＯＳトランジスタが、前記フィードバック信号を受信するように結合されてい ることを特徴とする請求項２７または２８に記載の論理回路。
30. ３０．前記回路手段に、さらに、前記基準ＰＭＯＳトランジスタのドレイン電位 と前記第２の基準電位の比較から前記フィードバック信号を発生する増幅手段が 含まれ、前記増幅手段が、前記ドレイン電位が前記第２の基準電位とほぼ等しく なるように、前記フィードバック信号を調整することを特徴とする請求項２９に 記載の論理回路。
31. ３１．前記第３のバイアス手段は、そのゲートが前記第３の基準電位に結合され た基準ＮＭＯＳトランジスタから構成され、前記基準ＰＭＯＳトランジスタ及び ＮＭＯＳトランジスタが、前記第１と第２の動作電位間において直列に結合され ていることを特徴とする請求項３０に記載の論理回路。
32. ３２．前記増幅手段が、演算増幅器から構成されることを特徴とする請求項３０ に記載の論理回路。
33. ３３．前記基準ＰＭＯＳトランジスタと前記ＰＭＯＳ負荷トランジスタの整合が とられ、前記基準ＮＭＯＳトランジスタと前記第１のＮＭＯＳトランジスタの整 合がとられることを特徴とする請求項２９に記載の論理回路。
34. ３４．前記第２と第３の動作電位が等しいことを特徴とする請求項２８に記載の 論理回路。