JPH08510371A - バイアス電圧分配システム - Google Patents

Abstract

(57)【要約】 本発明は、温度、プロセス、電源変動に拘わらず一定のデバイスの動作条件を補償する際にＭＯＳデバイスにバイアス電位を供給するバイアス電位分配システムに関して述べている。さらに、バイアス電位は、論理回路内の１つのメイン位置で生成され、論理回路の全体に渡って分配され、ＭＯＳデバイスの全体または電圧変換回路に分配される。

Description

【発明の詳細な説明】 発明の名称 バイアス電圧分配システム 関連する出願 本出願は、米国特許第５，１２４，５８０号の部分継続出願である米国特許出 願第８４２，９２２号（これらは、本発明の譲受人に譲渡されている）と関連す る。 発明の分野 本発明は、論理回路の分野に係り、特に論理回路におけるバイアス電位に関す るものである。 発明の背景 全てのエミッタ・カップルド・ロジック（ＥＣＬ）ゲートまたは電流モードロ ジック（ＣＭＬ）ゲートの基本要素は、差動増幅器である。したがって、差動増 幅器の動作を精密に調整することは極めて重要であり、これにより全てのＥＣＬ またはＣＭＬの論理ゲートの動作を改良することができる。 差動増幅器は、典型的には、エミッタ接続の２つのバイポーラ・トランジスタ を有し、その夫々はコレクタと電源との間に抵抗負荷を持っている。このトラン ジスタの対の共通のエミッタは、電流源に接続されている。抵抗負荷と電流源の 双方は、典型的には半導体の抵抗である。しかしながら、電流源に関する線形領 域においてバイアスされたバイポーラ・トランジスタも一般に使用されている。 エミッタ接続の対の１つのベースは、基準電位に接続され、他のエミッタ接続の トランジスタのベースは、入力信号に接続される。 差動増幅器は、入力信号と基準電位とを比較するように動作する。入力信号が 基準電位より低いか、高いかに依存して、差動増幅器は、電流源によって確立さ れた電流をエミッタ接続のトランジスタの１つを介して制御する。この電流の流 れは、負荷抵抗の１つ分に対応した電圧降下を引き起こす。同時に、他のトラン ジスタを介した電流は流れないため、トランジスタのコレクタは、略接地電位の ままである。差動増幅器の出力は、典型的には、エミッタ接続の各トランジスタ のコレクタから取り出される。したがって、１つのコレクタは、常に論理レベル のロウに対応した電位であり、他のコレクタは、論理レベルのハイに対応した電 位である。 産業において一般に認知されているように、最高速のバイポーラ・ロジックを 利用するためには、ＥＣＬ／ＣＭＬが望ましい。しかしながら、上記のＥＣＬ／ ＣＭＬの差動増幅器の主たる欠点は、既存のロジック技術の中で最大の電力を消 費し、温度及び電源の変動による不都合な影響を受け得る点である。 上記の差動増幅器の動作を改善する１つの方法は、本発明の譲受人に譲渡され た米国特許第５，１２４，５８０号において示唆されている。米国特許第５，１ ２４，５８０号は、バイポーラの相補型金属酸化物半導体（ＢｉＣＭＯＳ）のＥ ＣＬ／ＣＭＬゲートに関して述べている。基本的なバイポーラのＥＣＬ／ＣＭＬ ゲートは、電流源として機能するように、すなわち飽和領域で動作するようにバ イアスされたＭＯＳデバイスの抵抗性半導体を含む電流源で置換することにより 改良されている。 さらに、エミッタ接続の対に接続された２つの負荷抵抗は、２つの線形動作す るＭＯＳデバイスによって置換されている。ＭＯＳデバイスは、エミッタ接続の 対の夫々のコレクタと電源との間に接続されている。ＭＯＳの負荷デバイスのゲ ートの双方は、第２の共通のバイアス電位に接続されている。ＭＯＳの負荷デバ イスに関する負荷抵抗の値は、第２のバイアス電位とＭＯＳデバイスのサイズに よって決定される。線形動作するＭＯＳデバイスを利用する利益は、それらのゲ ートに印加する電位、すなわち、第２のバイアス電位を変化させることにより、 それらの抵抗を容易に調整し得ることである。このようにして、ＥＣＬ／ＣＭＬ の論理ゲートの出力電圧に関する温度や電源等の変動の効果は、ＭＯＳの負荷デ バイスのゲート上のバイアス電位の適切な制御によって相殺される。米国特許第 ５，１２４，５８０号の部分継続出願であり、本発明の譲受人に譲渡された米国 特許出願第８４２，９２２号は、基本的なバイポーラのＥＣＬ／ＣＭＬのゲート のさらなる改良を開示している。米国特許出願第８４２，９２２号に開示された ＢｉＣＭＯＳのＥＣＬ／ＣＭＬのゲートは、ＭＯＳの負荷抵抗の線形性を改良し ている。開示された１つの実施の形態は、複数の並列のＭＯＳデバイスが、エミ ッタ接続の対の夫々のコレクタと電源の間に接続されたものである。このデバイ スの夫々のゲートは、スイッチング回路網に接続されている。このスイッチング 回路網は、並列のＭＯＳの負荷デバイスの夫々のゲートがバイアス電位に接続さ れているか、不活性電圧に接続されているかを決定する。並列のＭＯＳデバイス は、線形的にバイアスされ、並列接続の実効抵抗がバイアス電位に接続された負 荷デバイスの数とサイズによって決定される。 米国特許第５，１２４，５８０号及び米国特許出願第８４２，９２２号に開示 された双方のＢｉＣＭＯＳのＥＣＬ／ＣＭＬのゲートにおいて、特定の動作点（ 負荷デバイスとして用いる線形の動作点及び電流源として用いる飽和した動作点 ）でバイアスされた状態のＭＯＳの負荷デバイス及び電流源は重要である。結果 として、これらのＭＯＳデバイスのゲートに供給されるバイアス電圧は、温度、 電源電圧、及びプロセス変動の効果による変動に拘わらず一定である必要がある 。 米国特許第５，１２４，５８０号は、負荷及び電流源のＭＯＳデバイスのゲー トに安定したバイアス電圧を供給するためのフィードバック回路を開示している 。このフィードバック回路は、ＭＯＳデバイスを動作条件の変化による変動から 独立した夫々の動作点でバイアスするようにバイアス電位を供給する。さらに、 このフィードバック回路は、ＥＣＬゲートの出力の電圧スイングを調整する能力 を追加することを可能にする。 多数の論理ゲートを含む大規模な論理回路においては、各ゲートに補償された バイアス電圧を供給する必要がある。これは、各論理ゲートの設計において、上 記の如きフィードバック回路を備えることを要求する。しかしながら、各フィー ドバック回路は、差動増幅器や、その他の面積を消費する回路を含む。その結果 として、各論理ゲートにフィードバック回路を備えることは、論理回路のデザイ ンの面積を低減することを妨げる。さらに、フィードバック回路の追加は、最小 の面積を要する場合には使用できない。 ＢｉＣＭＯＳのＥＣＬ／ＣＭＬの論理ゲートに対するバイアス電位の供給に関 して、ＭＯＳの負荷及び電流源のデバイスに関する特定の動作点を維持すること を補償し、且つ面積を低減する手段が要求されている。 発明の要約 本発明は、バイアス電位分配システムについて述べている。この分配システム は、温度、プロセス、及び電源変動に拘わらず一定に維持したデバイスの動作条 件を補償して、ＭＯＳデバイスにバイアス電位を供給する。さらに、バイアス電 位は、論理回路内の１つのメイン位置で生成され、その後、全てのＭＯＳデバイ スまたはバイアス電圧変換回路に渡って分配される。論理回路内の各デバイスや 変換位置で補償されたバイアス電位を供給する必要性のため、面積は低減される 。さらに、バイアス電圧変換回路は、論理ゲートのすぐ近くの所望の位置に配さ れ、ノイズの影響を受けにくい。 この分配システムは、第１及び第２の温度、プロセス、及びバイアス電位を補 償された電源を供給する主バイアス電位生成器を備える。この主生成器は、２つ の回路に分けられる。第１の回路は、第１のバイアス電位を生成する。この回路 は、基準用のＭＯＳデバイス及び動作条件の変動に応じて補償するフィードバッ ク回路を含む。第１のバイアス電位は、分配されて、論理回路内に配置された他 の遠方のＭＯＳの負荷デバイスのゲートに接続される。第１のバイアス電位に接 続された遠方のＭＯＳの負荷デバイスは、基準用のＭＯＳデバイスと同一のサイ ズである場合、その基準用のＭＯＳデバイスと同一の抵抗を有する。双方のＭＯ Ｓデバイスは同一の電位にバイアスされているからである。遠方のＭＯＳの負荷 デバイスが異なるサイズの場合は、基準用のＭＯＳデバイスの抵抗と比例する（ 抵抗とサイズの比は同一である）。この遠方のＭＯＳの負荷デバイスは、遠方で のフィードバック回路の付加的な面積を消費することなく、動作条件の変動から 独立して機能するようバイアスされるという更なる利益を有する。 １つの実施の態様においては、基準用の負荷は、第１の並列のＭＯＳの基準用 の負荷デバイスを有する。この並列のデバイスのゲートは、第１のスイッチング 回路網に接続される。このスイッチング回路網は、ゲートを第１のバイアス電位 または不活性電位（ＶＤＤ）のいずれかに接続する。第１の制御信号は、いずれ のゲートが第１のバイアス電位に接続され、並列のデバイスのいずれがオンして 線形領域でバイアスされるかを決定する。オンしたデバイスの抵抗は、並列接続 の合成抵抗を決定する。また、並列のデバイスの抵抗の選択は、第１のバイアス 電位の値を決定する。 この第１のバイアス電位は、その後、他の回路に抵抗負荷を供給する他の遠方 の同様な並列のＭＯＳデバイスに分配される。また、遠方の並列のデバイスのゲ ートは、第２の制御信号を有するスイッチング回路網に接続されている。この第 ２の制御信号は、第１の制御信号と同様に機能する（すなわち、並列接続の抵抗 を選択）。基準用の並列のデバイスと、遠方の並列のデバイスは、共に第１のバ イアス電位によってバイアスされるため、遠方の並列接続の抵抗は、並列の基準 用のデバイスと同一であるか、若しくは比例（それらの相対的サイズに依存）す る。第１及び第２の制御信号は、基準及び遠方の並列の負荷デバイスの比例関係 を決定し、結果として遠方の並列の負荷デバイスの抵抗を決定する。 第２のバイアス電位は、主バイアス電位生成器内の第２の回路において生成さ れる。第１及び第２のバイアス電位は、論理回路内のバイアス電圧変換回路に分 配される。このバイアス電圧変換回路は、論理回路内のＥＣＬ／ＣＭＬの論理ゲ ートにバイアス電圧を供給し、これにより、論理ゲートの負荷及び電流条件が、 主バイアス電位生成器内の負荷及び電流条件と同一になるか、若しくは比例する 。バイアス電圧変換回路は、論理ゲートの比較的近くに配置され、ローカルに変 換されたバイアス電圧が、第１及び第２の主バイアス電位より短い距離を経由す れば十分にされる。結果として、ローカルに生成されたバイアス電圧は、ノイズ の影響を受けにくい。 また、本発明の分配システムは、プロセス変動及び選択された制御信号を介し てなす電圧スイングの必要性に依存して、第１及び第２の主バイアス電圧を変化 させる能力を有する。さらに、ローカルの変換回路は、バイアスしている論理回 路の特定の電流条件を選択するために、ローカルに変換されたバイアス電圧を調 整する能力を有する。最後に、主バイアス電位生成器において、温度、プロセス 、及び電源の変動に関する補償を実行するため、ローカルなＥＣＬ／ＣＭＬゲー トの配置において、差動増幅器を付加する必要性を回避する。 図面の簡単な説明 図１は、本発明のバイアス電圧分配システムを説明するブロック図である。 図２は、本発明のＶＲＲＧ及びＶＦＦＧ（Ｎ）バイアス電圧生成器を説明する ブロック図である。 図３は、遠方のＭＯＳの負荷デバイスをバイアスする単純化したＶＲＲＧ生成 器を説明する回路図である。 図４は、ＰＣ制御コードの選択によってＶＲＲＧバイアス電圧を調整する能力 を有するＶＲＲＧ生成器の回路図である。 図５は、ＲＣ制御コードの選択によってデバイスの実効サイズを選択する能力 を有する、遠方の抵抗負荷回路網である。 図６は、負荷と電流源のためのＭＯＳデバイスに使用するＢｉＣＭＯＳの論理 ゲートに接続した本発明のＶＦＦＧ生成器及びＶII変換器の単純化した回路図で ある。 図７は、制御コードＰＣを介してＶＦＦＧバイアス電圧の値を調整する能力を 有する本発明のＶＦＦＧ生成器の回路図である。 図８は、ＲＣ２コード及びＶＦＦＧの様々な値及びＶＣコードを介したＶ（Ｌ ）を介して様々な抵抗負荷を選択する能力を有する本発明のＶII変換器の回路図 である。 図９は、並列のＰＭＯＳの負荷回路網を有する米国特許出願第８４２，９２２ 号に開示されたＢｉＣＭＯＳの論理ゲートの回路図であり、ＶII及びＶＲＲバイ アス電圧の接続の仕方を説明する図である。 発明の詳細な説明 以下の説明においては、バイアス電位分配システムが述べられており、この中 には、本発明の完全な理解を促すために特定のタイプの導電率、回路構成、その 他の多数の特定の詳細が述べられている。しかしながら、本発明を実施するため に、これらの特定の詳細を採用する必要が必ずしもないことは当業者にとって自 明である。また、本発明を不必要に覆い隠すことを避けるため、公知の構成及び 回路については詳細を示さない。 本発明は、論理回路内の多数のＥＣＬ／ＣＭＬのゲートにバイアス電位を供給 するバイアス電位分配システムである。これらの電位は、中央の位置で生成され 、温度、電源及びプロセス変動が補償される。さらに、このシステムは、多数の ＥＣＬ／ＣＭＬのゲートからなる論理回路内の個別のＥＣＬ／ＣＭＬの論理ゲー トに関して、電圧スイングの値及び電力消費の要求を外部から制御及びスケール （scale）することができる。 図１は、本発明のバイアス電位分配システムを有する論理回路８３のブロック 図を示している。図から明らかなように、主バイアス生成器６０は、論理回路８ ３内の１つの位置に配置されている。バイアス電圧生成器６０は、温度、電源及 びプロセス変動を補償された基準用のバイアス電圧ＶＲＲＧ及びＶＦＦＧを生成 する。これらはこれらの基準用の電圧は、バス９０上に出力され、回路８３の全 域に渡って、多数のローカルのバイアス変換器６１〜６３に接続されている。こ のローカルのバイアス変換器は、ＶＦＦＧ及びＶＲＲＧバイアス電圧を２つのバ イアス電位ＶＲＲ１〜ＶＲＲ４及びＶIIに変換し、これらは線路９１〜９６に接 続されたローカルのＥＣＬ／ＣＭＬのゲート６４〜６９をバイアスするために使 用される。 さらに、ＶＲＲＧは分配され、論理回路８３内の遠方の並列の負荷デバイス７ ０をバイアスする。 図２は、基準用のバイアス電圧変換器６０のブロック図を示している。生成器 ６０は、ＶＲＲＧバイアス電圧生成器１００とＮ個のＶＦＦＧバイアス電圧生成 器１０１〜１０３を備える。ここでＮは１以上の整数である。ＶＲＲＧは、生成 器１００によって線路１０４及び１０５上に出力される。線路１０４は、直接バ ス９０に接続され、ローカルのバイアス生成器６１〜６３及び抵抗負荷７０に分 配される。また、ＶＲＲＧは、線路１０５上の全てのＶＦＦＧバイアス電圧生成 器に接続され、ＶＦＦＧバイアス電圧を生成するために使用される。ＶＦＦＧバ イアス電圧は、線路１０６〜１０８上に出力され、ローカルのバイアス変換器６ １〜６３に分配するためにバス９０に接続されている。 ＶＲＲＧ生成器 本発明のバイアス分配システムが遠方の負荷デバイスにバイアス電圧を供給す るためにどのように機能するかを説明するために、主ＶＲＲＧバイアス生成器及 び１つの負荷デバイスが図３に単純化した態様で示されている。 図示の如く、主ＶＲＲＧ生成器１００は、特定のサイズＸの１つのＰＭＯＳデ バイス１９９を含んでいる。１９９のドレインは、電流源ＩＲＥＦ１と、差動増 幅器（ＯＰアンプ）の正入力とに接続されている。また、電流源ＩＲＥＦ１は、 第１の電源ＶＳＳに接続されている。ＯＰアンプ１５３の負入力は、基準電位Ｖ ＲＥＦ１に接続されている。１９９のソースは、第１の電源ＶＤＤに接続されて いる。 生成器１００は、ＯＰアンプ１５３がその負入力と正入力との差に応じてバイ アス電圧ＶＲＲＧを生成するように動作する。換言すれば、ＯＰアンプ１５３は 、デバイス１９９をＩＲＥＦ１のソース・ドレイン電流でそのドレインがＶＲＥ Ｆ１と同一の電位でバイアスするようにＶＲＲＧを生成する。デバイス１９９が 特定の電流と電圧の特性を有するように駆動（その線形領域内）することによっ て、デバイス１９９は一定の抵抗を持つようにバイアスされている。デバイス１ ９９の抵抗は、ＶＲＥＦ１とＩＲＥＦ１の値に依存する。動作条件の変化が起こ った場合には、それに従ってＶＲＲＧはデバイス１９９の動作点を維持するよう に自己を調整する。 遠方の抵抗負荷をバイアスするＶＲＲＧの使用 ＶＲＲＧが１つの中央の位置、すなわち、主バイアス電圧生成器６０で生成さ れた後、バス９０を介して遠方のＭＯＳの負荷デバイス７０のゲートに分配され る。図３は、遠方のＰＭＯＳの負荷デバイス１９８のゲートに接続されたＶＲＲ Ｇを説明している。デバイス１９８のソースはＶＤＤに接続され、そのドレイン は、ある種の抵抗負荷を使用または要求する回路に接続される。遠方のデバイス １９８が基準用デバイス１９９と同一のサイズであれば、ＶＲＲＧは、デバイス １９８及び１９９の双方を同一の導電率でバイアスする。１９８と１９９のサイ ズが異なるが、比例関係を持つ場合は、デバイス１９８の導電率もまたデバイス １９９の導電率との関係で同一の比例関係を有する。ＶＲＲＧは動作条件の変化 に関して自己を補償するように調整されるため、遠方のデバイスは動作条件の変 動によって影響を受けない。 図３に示すように、線路９１上のＶＲＲＧは、Ｌ１〜Ｌ３で示された、回路全 体に渡って配された多数の他のＭＯＳの負荷デバイスに対して分配される。デバ イス１９８と同様に、負荷デバイスＬ１〜Ｌ３の導電率はそれらのサイズに依存 する。 ＶＲＲＧ生成器の調整 上記のように、ＶＲＲＧの値は１９９のデバイス・サイズ及びＩＲＥＦ１及び ＶＲＥＦ１の値で設定される。しかしながら、製造プロセスの変動によるＭＯＳ デバイスの電圧及び電流特性の変動に基づいてＶＲＲＧを調整することが要求さ れることもある。図４は、１つの値のＶＲＲＧに制限されないＶＲＲＧ主バイア ス生成器を示している。 図示の如く、図３の基準用負荷デバイス１９９は、並列のＰＭＯＳデバイス１ １７〜１２０（合成したデバイス１９９’）で置換されている。これらのデバイ スは、夫々のソースがＶＤＤに接続され、夫々のドレインがＯＰアンプ１５３’ の正入力に接続されている。また、ＯＰアンプ１５３’の正入力はＩＲＥＦ１’ に接続されている。ＯＰアンプ１５３’の負入力は、ＶＲＥＦ１’に接続されて いる。 デバイス１１７〜１２０のゲートは、ＣＭＯＳインバータ１１３〜１１６を含 むスイッチング回路網に、線路ＶＲＲ（０）〜ＶＲＲ（３）を介して接続されて いる。インバータ１１３〜１１６の入力は、プロセス制御信号ＰＣ（０）〜ＰＣ （３）で制御される。ＶＲＲＧを供給する増幅器１５３’の出力は、ＶＤＤに接 続されたＣＭＯＳのスイッチング回路網に接続されている。 ＣＭＯＳのスイッチング回路網は、ＰＭＯＳの負荷回路網１１７〜１２０を制 御及び駆動するデジタル・スイッチング手段を提供する。デバイス１１７〜１２ ０のゲート、すなわち、線路ＶＲＲ（０）〜ＶＲＲ（３）は、入力されるコード ＰＣ（０）〜ＰＣ（３）に基づいてＶＤＤ（デバイスのオフ電圧）またはＶＲＲ Ｇ（デバイスのオン電圧）のいずれかにスイッチングされる。ＶＲＲＧによって オンにバイアスされたデバイスは、ＰＭＯＳの回路網の全対的な線形コンダクタ ンスを増加させる。換言すると、ＰＣ（０）〜ＰＣ（３）は、ＰＭＯＳの回路網 の実効サイズ及びコンダクタンスを決定する。 ＶＲＲＧ生成器８５は、図３に示す単純化したＶＲＲＧ生成器と同様の方法で 動作する。特に、合成したデバイス１９９’の実効サイズが制御信号ＰＣ（０） 〜ＰＣ（３）によって設定されると、ＶＲＲＧは、その正入力と負入力の間の差 を減少するようにバイアス電圧を生成する。このようにして、ＯＰアンプ１５３ ’は、バイアス電圧を供給し、ＶＲＥＦ１及び合成したデバイス１９９’のサイ ズに依存するＩＲＥＦ１によって決定される電流及び電圧特性を持たせるように 合成したデバイス１９９’をフォースする。 従って、ＰＣ信号は、合成したデバイス１９９’の実効サイズを選択すること によってＶＲＲＧを調整することができる。合成したデバイス１９９’は、任意 の数のデバイスを含み得ることを認識されたい。さらに、デバイス１１７〜１２ ０は、全てが同一のサイズであっても良いし、相対的に異なったデバイスのサイ ズの組合わせで構成されても良い。図１０は、現時点で好ましいサイズの組合わ せを示しており、デバイス１２０は、固定したサイズ（サイズ＝Ｘとして付記） 、他はデバイス１２０より大きいサイズを有する。すなわち、デバイス１１９は サイズ２Ｘを有し、デバイス１１８はサイズ４Ｘを有し、デバイス１１７はサイ ズ８Ｘを有する。この特定の組合わせのデバイスのサイズは、等しい幅で増加す る１６種類の抵抗及び１６種類のＶＲＲＧの値をユーザに提供する。 上述のように、その後、ＶＲＲＧは、論理回路内の他の遠方の負荷デバイスの ゲートに分配され、前記と同様の方法若しくは合成したデバイス１９９’に比例 してそれらをバイアスする。しかしながら、ＶＲＲＧを図３に示すように夫々１ つのデバイスを有する多数の遠方の負荷に結合する代わりに、ＶＲＲＧは、図４ に示す合成したデバイス１９９’と同様の並列のＰＭＯＳの負荷回路網を有する 多数の遠方の負荷に接続する。 図５は、１組の並列のＰＭＯＳデバイス、すなわち、合成したデバイス１９８ ’を有する遠方の抵抗負荷を示している。合成したデバイス１９８’は、ＣＭＯ Ｓのスイッチング回路網１３０に接続されている。回路網１３０は詳細には示さ れていないが、図４に示すＣＭＯＳのスイッチング回路網と同様の方法で動作す る。 制御信号ＲＣ（０）〜ＲＣ（３）は、ＶＲＲＧ（オン電圧）またはＶＤＤ（オ フ電圧）のいずれかに線路ＶＲＲ（０）〜ＶＲＲ（３）を接続すべくスイッチン グ回路網１３０を動作させることで合成したデバイス１９８’の実効サイズを制 御する。１９８’の選択されたサイズが１９９’と同一である場合は、デバイス １９８’及び１９９’は、同一の抵抗を有するようバイアスされる。それらのサ イズが異なる場合には、それらの導電率は、合成したデバイス１９９’及び１９ ８’の間の比例関係と同様の比例関係を有する。 図４に示すＶＲＲＧ生成器と同様に、デバイスのサイズは、等しい幅で増加す る１６種類の抵抗値をユーザに提供するようにスケールされる。 図から明らかなように、本発明は、ＰＣコードを変化することによってバイア ス電圧ＶＲＲＧのオンライン調整を可能にする。また、基準バイアス電流及び電 圧に加えて、ＲＣコードとＰＣコードの間の比は、遠方のデバイスのコンダクタ ンスを決定する。 ＶＦＦＧ生成器 本発明のバイアス分配システムが遠方の論理ゲートにバイアス電圧を供給する ために如何にして動作するかを説明するため、主ＶＦＦＧバイアス生成器１０３ 、ローカルのＶII及びＶＲＲバイアス変換器６１、及び論理ゲート６４が単純化 した形態で図６に示されている。 図示の主ＶＦＦＧ生成器１０３は、直列に接続された２つのＰＭＯＳデバイス ２００及び２０１を含む。ＰＭＯＳデバイス２００のソースは、ＶＤＤに接続さ れ、そのドレインは、ＯＰアンプ１５４の負入力に接続されている。ＰＭＯＳデ バイス２０１のドレインは、ＮＭＯＳデバイス１４１に接続されている。デバイ ス１４１のゲートは、そのドレインに接続されている。デバイス１４１のソース はＶＳＳに接続されている。 デバイス２００は、ＶＲＲＧによってバイアスされ、デバイス２０１は、ＯＰ アンプ１５４の出力電圧ＶＦＦＧ（Ｎ）によってバイアスされている。ＯＰアン プ１５４の正入力は、ＶＬ（Ｎ）に接続されている。２００及び２０１の相対的 なデバイスのサイズは、デバイス２０１が典型的にはデバイス２００よりかなり 広い。ＶＲＲＧは、デバイス２００をそのサイズ及びＶＲＲＧで決定される抵抗 性を有する線形領域内でバイアスする。 ＶＦＦＧ生成器１０３は、ＯＰアンプ１５４がその負入力と正入力の差に基づ いてバイアス電圧ＶＦＦＧを生成するように機能する。バイアス電圧ＶＦＦＧは 、デバイス２０１を電流源として機能せしめるように、その飽和領域でバイアス する。ＯＰアンプ１５４の負入力（ノード１４２Ａ）がＯＰアンプ１５４の正入 力、すなわちＶＬ（Ｎ）と同一の電圧であるように、ＶＦＦＧがデバイス２０１ をフォースする電流が生成される。デバイス２０１によって生成された電流は、 デバイス２００がそのドレイン電圧を論理スイング電圧ＶＬ（Ｎ）と同一にフォ ースする際に要求される電流である。 デバイス１４１は、ＶＦＦＧ生成器にとっては無視可能な効果しか持たず、単 に他の関連する回路に関して説明されるものと同一の条件を確立するために機能 する。 ＶＲＲＧ生成器のように、動作条件の変化が起こると、ＯＰアンプ１５４は、 ＶＦＦＧを調整することで応答し、ノード１４２ＡをＶＬ（Ｎ）と等しい電位に 維持するようにデバイス２０１をバイアスする。 ＶＦＦＧ及びＶＲＲＧをバイアス電圧ＶIIに変換 図６は、ローカルなバイアス変換器６１を示している。図６には、１つのロー カルのバイアス変換器だけが示されているが、多数のローカルの変換器が論理回 路の全体に渡って分配されても良いし、多数のＶＦＦＧ及びＶＲＲＧ生成器に接 続されても良い。 図６において明らかなように、バイアス電圧ＶＲＲＧ及びＶＦＦＧは、デバイ ス２０２及びデバイス２０３に夫々接続されている。ＶＲＲＧは、デバイス２０ ２を抵抗性を有する抵抗負荷として機能する線形領域でバイアスする。ＶＦＦＧ は、ＶＲＲＧ生成回路１０３におけるフィードバック回路によって特定の電流密 度を有するデバイス２０２、２０３及び２４１を介して電流を確立する電流源と してデバイス２０３をバイアスする。 ローカルの変換器６１におけるデバイス２０２及び２０３に関するデバイスの サイズの比は、ＶＦＦＧ生成器１０３におけるデバイス２００及び２０１に関す る比と同一である。デバイス２００／２０１及び２０２／２０３の間には同一の 比が存在するため、また双方の組みのデバイスを介して確立される電流はＶＦＦ Ｇ（Ｎ）によって決定されるため、双方の組みを介して確立される電流密度は同 一である。結果として、ローカルの変換器６１におけるノード１４２Ｂの電位は 、主ＶＦＦＧ生成器におけるノード１４２Ａ、すなわち、ＶＬ（Ｎ）の電位と同 一である。 デバイス２４１は、ＶＦＦＧ生成器１０３のデバイス１４１に類似して構成さ れる。特に、デバイス２４１は、カレントミラーの半分として構成される。デバ イス２４１のゲート／ドレインのノードが同一のサイズを有する他のデバイスの ゲートに接続された時、その他のデバイスは、デバイス２４１と同一の電流を有 するようにバイアスされる。デバイス２４１のゲート／ドレインのノードは、Ｖ IIとする。 遠方の論理ゲートをバイアスするＶII及びＶＲＲＧの使用 単純化した遠方の論理ゲート６４が図６に示されている。図示の如く、これは エミッタ接続の対２１及び２２に接続されたＰＭＯＳの負荷デバイス２０４及び ２０５を含む。デバイス２１及び２２のエミッタは、ＮＭＯＳデバイス２４のド レインに接続されている。デバイス２４のソースは、ＶＳＳに接続されている。 負荷デバイス２０４及び２０５は、同一のサイズを有し、それらの線形領域でバ イアスされ、論理ゲートのための負荷抵抗を提供する。電流源のデバイス２４は 、一定の電流を供給する飽和領域においてバイアスされる。 バイアス電圧ＶＲＲＧは、負荷デバイス２０４及び２０５にバイアス電圧を供 給し、バイアス電圧ＶIIは、電流源のデバイス２４にバイアス電圧を供給する。 図６を参照すると、ＶＲＲＧは、デバイス２０４及び２０５の各ゲートに接続さ れ、ＶIIは、デバイス２４のゲートに接続されている。 デバイス２４は、デバイス２４１と同一のデバイスのサイズであるため、ＶII は、それを介してデバイス２４１と同一の電流を生成する。また、負荷デバイス ２０４及び２０５は、デバイス２０２と同一のサイズであるため、カラントミラ ーのデバイス２４及び２４１によって生成される同一の電流により、負荷デバイ ス２０４及び２０５の夫々を介した電圧降下は同一である。従って、ノード３０ 及び３１におけるロウの論理電位は、遠方の生成器６１におけるノード１４２Ｂ と同一となる。また、１４２Ｂ上で確立された電位は、ノード１４２Ａで確立さ れた電位、すなわち、ＶＬ（Ｎ）と同一である。 換言すると、ＶｉｎがＶｂｉａｓを超えた場合は、ノード３０はＶＬ（Ｎ）と 等しい電位となり、ＶｂｉａｓがＶｉｎを超えた場合は、ノード３１はＶＬ（Ｎ ）と等しい電位となる。図から明らかなように、ＶＬ（Ｎ）は論理回路６４の電 圧スイングを決定する。さらに、デバイス２０２の抵抗が負荷デバイス２０４及 び２０５の抵抗と同一にされた場合、ＶＬ（Ｎ）は、論理ゲートの負荷抵抗が変 化しても影響を受けない。 動作電位の変化が起こった時に、バイアス電圧ＶＲＲＧ及びＶＦＦＧが調整さ れるため、論理ゲートの電圧スイングが変化しないように、ＶIIは対応して調整 される。 調整可能なＶＦＦＧ生成器 図７は、特定のプロセスコードと独立にバイアス電圧ＶＦＦＧを調整するため の柔軟性を追加したＶＦＦＧ生成器を示している。これは、合成したデバイス２ ００’及び２０１’の実効デバイス・サイズを変化させることによって達成され る。 図７において、スイッチング回路網１３１は、デバイス１３３〜１３６のゲー トに接続された線路ＶＲＲ（０）〜ＶＲＲ（３）をＶＲＲＧまたはＶＤＤのいず れかに接続する。これは、プロセス制御信号ＰＣ（０）〜ＰＣ（３）を選択する ことによってなされる。したがって、制御信号ＰＣ（０）〜ＰＣ（３）は、デバ イスのサイズ及び合成したデバイス２００’の抵抗を決定する。同様に、スイッ チング回路網１３２は、線路ＶＦＦ（０）〜ＶＦＦ（３）（すなわち、デバイス １３７〜１４０のゲート）をＶＦＦＧまたはＶＤＤのいずれかに接続する。これ は、プロセス制御信号ＰＣ（４）〜ＰＣ（７）を選択することによってなされる 。したがって、ＰＣ（４）〜ＰＣ（７）は、合成したデバイス２０１’のデバイ スのサイズを決定する。 ＯＰアンプ１５４’は、図３の単純化したＶＦＦＧ生成器に関して前述したよ うに、ＯＰアンプ１５４’の入力の差に応じてバイアス電圧ＶＦＦＧを生成する よう機能する。バイアス電圧ＶＦＦＧは、合成したデバイス２０１’をノード１ ４２’が電圧スイング電位ＶＬ（Ｎ）に等しくなるようにバイアスする。 図から明らかなように、合成したデバイス２００’及び２０１’のデバイスの サイズを調整することによって、ＶＦＦＧがそれに従って変化し、デバイス２０ ０’及び２０１’を通る電流もまた変化する。しかしながら、ノード１４２Ａ’ における電位は常にＶＬ（Ｎ）にフォースされる。 前述のように、１つのＶＦＦＧバイアス電圧が生成され、これは相応の電圧ス イング電位ＶＬ（Ｎ）を有している。しかしながら、特定の用途においては、多 数の電圧スイング値から選択できる能力を有することが有用であるかも知れない 。図２から明らかなように、本発明の主バイアス電圧生成器６０は、それぞれが 電圧スイングの基準ＶＬ（Ｎ）に関連した多数のＶＦＦＧバイアス電圧を生成す る。様々なＶＬ（Ｎ）は、夫々のＶＦＦＧ生成器に線路１０９〜１１１で接続さ れ、線路１０４、及び１０６〜１０８上に様々なＶＦＦＧが生成される。そして 、これらの各ＶＦＦＧバイアス電圧は、ＶＲＲＧと共に多数のローカルのバイア ス変化器６１に接続され、これにより特定のＶＦＦＧに関する、電圧スイング電 位ＶＬ（Ｎ）をフォースするＶIIが生成される。 図８は、主バイアス生成器６０に接続された多数のＶＦＦＧ信号に接続された ローカルのバイアス変換器の実施の形態を示している。ローカルの変換器は、Ｖ ＦＦＧバイアス電圧及びその相応のＶＬ（Ｎ）の１つを選択する。図８において 、マルチプレクサである図示のＭＵＸ３００は、８個の入力ＶＦＦＧ（０）〜Ｖ ＦＦＧ（７）を有している。各ＶＦＦＧ（Ｎ）は、合成したデバイス２０３’を ノード１４２Ｂ’で様々なＶＬ（Ｎ）の値にフォースするように、バイアスする 。 制御信号ＶＣ（０）〜ＶＣ（３）は、ＶＦＦＧ（Ｎ）のいずれがスイッチング 回路網１４４の入力に接続されるかを決定する。例えば、１つの態様は、ＶＣ（ ０）〜ＶＣ（３）が”０００”である場合、バイアス電圧ＶＦＦＧ（０）が選択 される。 スイッチング回路網１４３及び１４４は、前述したスイッチング回路網と同様 に機能する。回路網１４３は、ＶＲＲ（３）〜ＶＲＲ（０）に接続されたデバイ ス１４５〜１４８のゲートにＶＲＲＧまたはＶＤＤを接続する。制御信号ＲＣ２ （０）〜ＲＣ２（３）は、合成したデバイス２０２’の実効デバイス・サイズを 選択する。スイッチング回路網１４４は、ＶＦＦ（３）ＶＦＦ（０）に接続され たデバイス１４９〜１５２のゲートをＶＦＦＧまたはＶＤＤのいずれかに接続す る。制御信号ＲＣ２（４）〜ＲＣ２（７）は、合成したデバイス２０３’の実効 デバイス・サイズ、結果としてデバイス２０２’及び２０３’を介して流れる電 流を選択する。 合成したデバイス２００’／２０１’（図７参照）と２０２’／２０３’（図 ８参照）の間の比が同一であれば、ローカルのバイアス変換器（図８参照）にお けるノード１４２Ｂ’の電位は、主ＶＦＦＧ生成器（図７参照）におけるノード １４２Ａ’の電位、すなわちＶＬ（Ｎ）と同一ある。図示の如く、図８におけ るローカルのバイアス変換器は、ＶＣコードで特定のＶＬ（Ｎ）を選択すること を可能にする。結果として、ローカルの変換器によって供給されたＶIIは、論理 ゲートの電圧スイングが選択されたＶＬ（Ｎ）である電流を生成するために、論 理ゲートにおける電流デバイスをフォースする。 図９は、米国特許出願第８４２，９２２号において述べられているＢｉＣＭＯ Ｓの論理ゲートを示している。この論理ゲートは、夫々４個の並列のＰＭＯＳデ バイス７１〜７４及び７５〜７８を有する２個のＰＭＯＳの負荷回路網を備えて いる。全てのデバイスのドレインは、ＶＤＤに接続されている。デバイス７１〜 ７４のソースは、ＮＰＮデバイス２１のコレクタ（ノード３０）に接続され、デ バイス７５〜７８のソースは、ＮＰＮデバイス２２のコレクタ（ノード３１）に 接続されている。これらのゲートは、図示のように、バイアス電圧ＶＲＲ（０） 〜ＶＲＲ（３）に接続されている。デバイス２１及び２２のエミッタは、ＮＭＯ Ｓデバイス２４のドレインに接続されている。デバイス２４のソースは、ＶＳＳ に接続され、そのゲートはＶIIでバイアスされる。 バイアス電圧ＶII及びＶＲＲは、図９に示す論理ゲートをバイアスするために 使用され、図８に示すようなローカルのバイアス変換器によって生成される。ま た、並列のデバイス１４５〜１４８をバイアスする電圧ＶＲＲ（０）ＶＲＲ（３ ）（図８参照）は、負荷デバイス７１〜７４及び７５〜７８のゲート（図９参照 ）に接続されている。結果として、論理ゲートの負荷デバイスは、合成したデバ イス２０２’と同一の抵抗を有する。さらに、合成したデバイス２０２’を介し て流れる電流は、論理ゲートの負荷デバイスを介して流れる。したがって、ノー ド３０及び３１（図９参照）の電圧は、ノード１４２Ｂ’（図８参照）の電圧と 同一である。 図から明らかなように、バイアス電圧ＶＲＲ及びＶIIは、主バイアス電圧ＶＲ ＲＧ及びＶＦＦＧから取出される。結果として、動作条件の変動が生じた時、Ｖ ＲＲＧ及びＶＦＦＧが補償される場合、ＶＲＲ及びＶIIもまた付随して調整され る。 図９に示す論理ゲートのための抵抗負荷の値は、適切な制御コードＲＣ２（０ ）〜ＲＣ２（３）を選択することによって、同一のＶ（Ｌ）の値を維持しつつ、 選択される。さらに、論理スイング及び電流は、所望のＶＣコードを選択するこ とによって同一のゲートに関して選択される。 論理回路は、多数のローカルのバイアス変換器を含んでいても良く、各変換器 は、様々な負荷及び電圧スイング条件を供給するように設定されても良いことに 注意されたい。従って、本発明は、極めて柔軟なバイアス分配システムを抵抗す る。そして、ローカルの変換器は、論理ゲートのすぐ近くに配置されるため、敏 感なＶIIバイアス電圧は短い距離を経て伝達され、ノイズの影響を受けにくい。 また、本発明の分配システムは、米国特許第５，１２４，５８０号及び米国特 許出願第８４２，９２２号に開示され、請求の範囲に記載された発明の効果を維 持しつつ、最小の回路を付加することで、遠方の論理ゲートに補償されたバイア ス電圧を供給することができることが理解される。さらに、この分配システムは 、ＶＲＲＧ生成器において制御信号ＰＣを介してプロセス変動を補償するために バイアス電圧を調整する柔軟性を提供する。 さらに、本発明は、特定の電源及び論理スイングの必要性に応じた柔軟な分配 システムを提供する。

【手続補正書】特許法第１８４条の８ 【提出日】１９９５年５月２２日 【補正内容】 さらに、ＶＲＲＧは分配され、論理回路８３内の遠方の並列の負荷デバイス７ ０をバイアスする。 図２は、基準用のバイアス電圧変換器６０のブロック図を示している。生成器 ６０は、ＶＲＲＧバイアス電圧生成器１００とＮ個のＶＦＦＧバイアス電圧生成 器１０１〜１０３を備える。ここでＮは１以上の整数である。ＶＲＲＧは、生成 器１００によって線路１０４及び１０５上に出力される。線路１０４は、直接バ ス９０に接続され、ローカルのバイアス生成器６１〜６３及び抵抗負荷７０に分 配される。また、ＶＲＲＧは、線路１０５上の全てのＶＦＦＧバイアス電圧生成 器に接続され、ＶＦＦＧバイアス電圧を生成するために使用される。ＶＦＦＧバ イアス電圧は、線路１０６〜１０８上に出力され、ローカルのバイアス変換器６ １〜６３に分配するためにバス９０に接続されている。 〈ＶＲＲＧ生成器〉 本発明のバイアス分配システムが遠方の負荷デバイスにバイアス電圧を供給す るためにどのように機能するかを説明するために、主ＶＲＲＧバイアス生成器及 び１つの負荷デバイスが図３に単純化した態様で示されている。 図示の如く、主ＶＲＲＧ生成器１００は、特定のサイズＸの１つのＰＭＯＳデ バイス１９９を含んでいる。１９９のドレインは、電流源ＩＲＥＦ１と、差動増 幅器（ＯＰアンプ）の正入力とに接続されている。また、電流源ＩＲＥＦ１は、 第１の電源ＶＳＳに接続されている。ＯＰアンプ１５３の負入力は、基準電位Ｖ ＲＥＦ１に接続されている。１９９のソースは、第１の電源ＶＤＤに接続されて いる。 生成器１００は、ＯＰアンプ１５３がその負入力と正入力との差に応じてバイ アス電圧ＶＲＲＧを生成するように動作する。換言すれば、ＯＰアンプ１５３は 、デバイス１９９をＩＲＥＦ１のソース・ドレイン電流でそのドレインがＶＲＥ Ｆ１と同一の電位でバイアスするようにＶＲＲＧを生成する。デバイス１９９が 特定の電流と電圧の特性を有するように駆動（その線形領域内）することによっ て、デバイス１９９は一定の抵抗を持つようにバイアスされている。デバイス１ ９９の抵抗は、ＶＲＥＦ１とＩＲＥＦ１の値に依存する。動作条件の変化が起こ った場合には、それに従ってＶＲＲＧはデバイス１９９の動作点を維持するよう に自己を調整する。 遠方の抵抗負荷をバイアスするＶＲＲＧの使用 ＶＲＲＧが１つの中央の位置、すなわち、主バイアス電圧生成器６０で生成さ れた後、バス９０を介して遠方のＭＯＳの負荷デバイス７０のゲートに分配され る。図３は、遠方のＰＭＯＳの負荷デバイス１９８のゲートに接続されたＶＲＲ Ｇを説明している。デバイス１９８のソースはＶＤＤに接続され、そのドレイン は、ある種の抵抗負荷を使用または要求する回路に接続される。遠方のデバイス １９８が基準用デバイス１９９と同一のサイズであれば、ＶＲＲＧは、デバイス １９８及び１９９の双方を同一の導電率でバイアスする。１９８と１９９のサイ ズが異なるが、比例関係を持つ場合は、デバイス１９８の導電率もまたデバイス １９９の導電率との関係で同一の比例関係を有する。ＶＲＲＧは動作条件の変化 に関して自己を補償するように調整されるため、遠方のデバイスは動作条件の変 動によって影響を受けない。 図３に示すように、線路９１上のＶＲＲＧは、Ｌ１〜Ｌ３で示された、回路全 体に渡って配された多数の他のＭＯＳの負荷デバイスに対して分配される。デバ イス１９８と同様に、負荷デバイスＬ１〜Ｌ３の導電率はそれらのサイズに依存 する。 〈ＶＲＲＧ生成器の調整〉 上記のように、ＶＲＲＧの値は１９９のデバイス・サイズ及びＩＲＥＦ１及び ＶＲＥＦ１の値で設定される。しかしながら、製造プロセスの変動によるＭＯＳ デバイスの電圧及び電流特性の変動に基づいてＶＲＲＧを調整することが要求さ れることもある。図４は、１つの値のＶＲＲＧに制限されないＶＲＲＧ主バイア ス生成器を示している。 図示の如く、図３の基準用負荷デバイス１９８は、並列のＰＭＯＳデバイス１ １７〜１２０（合成したデバイス１９９’）で置換されている。これらのデバイ スは、夫々のソースがＶＤＤに接続され、夫々のドレインがＯＰアンプ１５３’ の正入力に接続されている。また、ＯＰアンプ１５３’の正入力はＩＲＥＦ１に 接続されている。ＯＰアンプ１５３’の負入力は、ＶＲＥＦ１に接続されている 。 デバイス１１７〜１２０のゲートは、ＣＭＯＳインバータ１１３〜１１６を含 むスイッチング回路網に、線路ＶＲＲ（０）〜ＶＲＲ（３）を介して接続されて いる。インバータ１１３〜１１６の入力は、プロセス制御信号ＰＣ（０）〜ＰＣ （３）で制御される。ＶＲＲＧを供給する増幅器１５３’の出力は、ＶＤＤに接 続されたＣＭＯＳのスイッチング回路網に接続されている。 ＣＭＯＳのスイッチング回路網は、ＰＭＯＳの負荷回路網１１７〜１２０を制 御及び駆動するデジタル・スイッチング手段を提供する。デバイス１１７〜１２ ０のゲート、すなわち、線路ＶＲＲ（０）〜ＶＲＲ（３）は、入力されるコード ＰＣ（０）〜ＰＣ（３）に基づいてＶＤＤ（デバイスのオフ電圧）またはＶＲＲ Ｇ（デバイスのオン電圧）のいずれかにスイッチングされる。ＶＲＲＧによって オンにバイアスされたデバイスは、ＰＭＯＳの回路網の全対的な線形コンダクタ ンスを増加させる。換言すると、ＰＣ（０）〜ＰＣ（３）は、ＰＭＯＳの回路網 の実効サイズ及びコンダクタンスを決定する。 ＶＲＲＧ生成器８５は、図３に示す単純化したＶＲＲＧ生成器と同様の方法で 動作する。特に、合成したデバイス１９９’の実効サイズが制御信号ＰＣ（０） 〜ＰＣ（３）によって設定されると、ＶＲＲＧは、その正入力と負入力の間の差 を減少するようにバイアス電圧を生成する。このようにして、ＯＰアンプ１５３ ’は、バイアス電圧を供給し、ＶＲＥＦ１及び合成したデバイス１９９’のサイ ズに依存するＩＲＥＦ１によって決定される電流及び電圧特性を持たせるように 合成したデバイス１９９’をフォースする。 従って、ＰＣ信号は、合成したデバイス１９９’の実効サイズを選択すること によってＶＲＲＧを調整することができる。合成したデバイス１９９’は、任意 の数のデバイスを含み得ることを認識されたい。さらに、デバイス１１７〜１２ ０は、全てが同一のサイズであっても良いし、相対的に異なったデバイスのサイ ズの組合わせで構成されても良い。図４は、現時点で好ましいサイズの組合わせ を示しており、デバイス１２０は、固定したサイズ（サイズ＝Ｘとして付記）、 他はデバイス１２０より大きいサイズを有する。すなわち、デバイス１１９はサ イズ２Ｘを有し、デバイス１１８はサイズ４Ｘを有し、デバイス１１７はサイズ ８Ｘを有する。この特定の組合わせのデバイスのサイズは、等しい幅で増加する １６種類の抵抗及び１６種類のＶＲＲＧの値をユーザに提供する。 上述のように、その後、ＶＲＲＧは、論理回路内の他の遠方の負荷デバイスの ゲートに分配され、前記と同様の方法若しくは合成したデバイス１９９’に比例 してそれらをバイアスする。しかしながら、ＶＲＲＧを図３に示すように夫々１ つのデバイスを有する多数の遠方の負荷に結合する代わりに、ＶＲＲＧは、図４ に示す合成したデバイス１９９’と同様の並列のＰＭＯＳの負荷回路網を有する 多数の遠方の負荷に接続する。 図５は、１組の並列のＰＭＯＳデバイス、すなわち、合成したデバイス１９８ ’を有する遠方の抵抗負荷を示している。合成したデバイス１９８’は、ＣＭＯ Ｓのスイッチング回路網１３０に接続されている。回路網１３０は詳細には示さ れていないが、図４に示すＣＭＯＳのスイッチング回路網と同様の方法で動作す る。 制御信号ＲＣ（０）〜ＲＣ（３）は、ＶＲＲＧ（オン電圧）またはＶＤＤ（オ フ電圧）のいずれかに線路ＶＲＲ（０）〜ＶＲＲ（３）を接続すべくスイッチン グ回路網１３０を動作させることで合成したデバイス１９８’の実効サイズを制 御する。１９８’の選択されたサイズが１９９’と同一である場合は、デバイス １９８’及び１９９’は、同一の抵抗を有するようバイアスされる。それらのサ イズが異なる場合には、それらの導電率は、合成したデバイス１９９’及び１９ ８’の間の比例関係と同様の比例関係を有する。 図４に示すＶＲＲＧ生成器と同様に、デバイスのサイズは、等しい幅で増加す る１６種類の抵抗値をユーザに提供するようにスケールされる。 図から明らかなように、本発明は、ＰＣコードを変化することによってバイア ス電圧ＶＲＲＧのオンライン調整を可能にする。また、基準バイアス電流及び電 圧に加えて、ＲＣコードとＰＣコードの間の比は、遠方のデバイスのコンダクタ ンスを決定する。 本発明のバイアス分配システムが遠方の論理ゲートにバイアス電圧を供給する ために如何にして動作するかを説明するため、主ＶＦＦＧバイアス生成器１０３ 、ローカルのＶII及びＶＲＲバイアス変換器６１、及び論理ゲート６４が単純化 した形態で図６に示されている。 図示の主ＶＦＦＧ生成器１０３は、直列に接続された２つのＰＭＯＳデバイス ２００及び２０１を含む。ＰＭＯＳデバイス２００のソースは、ＶＤＤに接続さ れ、そのドレインは、ＯＰアンプ１５４の負入力に接続されている。ＰＭＯＳデ バイス２０１のドレインは、ＮＭＯＳデバイス１４１に接続されている。デバイ ス１４１のゲートは、そのドレインに接続されている。デバイス１４１のソース はＶＳＳに接続されている。 デバイス２００は、ＶＲＲＧによってバイアスされ、デバイス２０１は、ＯＰ アンプ１５４の出力電圧ＶＦＦＧ（Ｎ）によってバイアスされている。ＯＰアン プ１５４の正入力は、ＶＬ（Ｎ）に接続されている。２００及び２０１の相対的 なデバイスのサイズは、デバイス２０１が典型的にはデバイス２００よりかなり 広い。ＶＲＲＧは、デバイス２００をそのサイズ及びＶＲＲＧで決定される抵抗 性を有する線形領域内でバイアスする。 ＶＦＦＧ生成器１０３は、ＯＰアンプ１５４がその負入力と正入力の差に基づ いてバイアス電圧ＶＦＦＧを生成するように機能する。バイアス電圧ＶＦＦＧは 、デバイス２０１を電流源として機能せしめるように、その飽和領域でバイアス する。ＯＰアンプ１５４の負入力（ノード１４２Ａ）がＯＰアンプ１５４の正入 力、すなわちＶＬ（Ｎ）と同一の電圧であるように、ＶＦＦＧがデバイス２０１ をフォースする電流が生成される。デバイス２０１によって生成された電流は、 デバイス２００がそのドレイン電圧を論理スイング電圧ＶＬ（Ｎ）と同一にフォ ースする際に要求される電流である。 デバイス１４１は、ＶＦＦＧ生成器にとっては無視可能な効果しか持たず、単 に他の関連する回路に関して説明されるものと同一の条件を確立するために機能 する。 ＶＲＲＧ生成器のように、動作条件の変化が起こると、ＯＰアンプ１５４は、 ＶＦＦＧを調整することで応答し、ノード１４２ＡをＶＬ（Ｎ）と等しい電位に 維持するようにデバイス２０１をバイアスする。 〈ＶＦＦＧ及びＶＲＲＧをバイアス電圧ＶIIに変換〉 図６は、ローカルなバイアス変換器６１を示している。図６には、１つのロー カルのバイアス変換器だけが示されているが、多数のローカルの変換器が論理回 路の全体に渡って分配されても良いし、多数のＶＦＦＧ及びＶＲＲＧ生成器に接 続されても良い。 図６において明らかなように、バイアス電圧ＶＲＲＧ及びＶＦＦＧは、デバイ ス２０２及びデバイス２０３に夫々接続されている。ＶＲＲＧは、デバイス２０ ２を抵抗性を有する抵抗負荷として機能する線形領域でバイアスする。ＶＦＦＧ は、ＶＦＦＧ生成回路１０３におけるフィードバック回路によって特定の電流密 度を有するデバイス２０２、２０３及び２４１を介して電流を確立する電流源と してデバイス２０３をバイアスする。 ローカルの変換器６１におけるデバイス２０２及び２０３に関するデバイスの サイズの比は、ＶＦＦＧ生成器１０３におけるデバイス２００及び２０１に関す る比と同一である。デバイス２００／２０１及び２０２／２０３の間には同一の 比が存在するため、また双方の組みのデバイスを介して確立される電流はＶＦＦ Ｇ（Ｎ）によって決定されるため、双方の組みを介して確立される電流密度は同 一である。結果として、ローカルの変換器６１におけるノード１４２Ｂの電位は 、主ＶＦＦＧ生成器におけるノード１４２Ａ、すなわち、ＶＬ（Ｎ）の電位と同 一である。 デバイス２４１は、ＶＦＦＧ生成器１０３のデバイス１４１に類似して構成さ れる。特に、デバイス２４１は、カレントミラーの半分として構成される。デバ イス２４１のゲート／ドレインのノードが同一のサイズを有する他のデバイスの ゲートに接続された時、その他のデバイスは、デバイス２４１と同一の電流を有 するようにバイアスされる。デバイス２４１のゲート／ドレインのノードは、Ｖ IIとする。 〈遠方の論理ゲートをバイアスするＶII及びＶＲＲＧの使用〉 単純化した遠方の論理ゲート６４が図６に示されている。図示の如く、これは エミッタ接続の対２１及び２２に接続されたＰＭＯＳの負荷デバイス２０４及び ２０５を含む。デバイス２１及び２２のエミッタは、ＮＭＯＳデバイス２４のド レインに接続されている。デバイス２４のソースは、ＶＳＳに接続されている。 負荷デバイス２０４及び２０５は、同一のサイズを有し、それらの線形領域でバ イアスされ、論理ゲートのための負荷抵抗を提供する。電流源のデバイス２４は 、一定の電流を供給する飽和領域においてバイアスされる。 バイアス電圧ＶＲＲＧは、負荷デバイス２０４及び２０５にバイアス電圧を供 給し、バイアス電圧ＶIIは、電流源のデバイス２４にバイアス電圧を供給する。 図６を参照すると、ＶＲＲＧは、デバイス２０４及び２０５の各ゲートに接続さ れ、ＶIIは、デバイス２４のゲートに接続されている。 デバイス２４は、デバイス２４１と同一のデバイスのサイズであるため、ＶII は、それを介してデバイス２４１と同一の電流を生成する。また、負荷デバイス ２０４及び２０５は、デバイス２０２と同一のサイズであるため、カラントミラ ーのデバイス２４及び２４１によって生成される同一の電流により、負荷デバイ ス２０４及び２０５の夫々を介した電圧降下は同一である。従って、ノード３０ 及び３１におけるロウの論理電位は、遠方の生成器６１におけるノード１４２Ｂ と同一となる。また、１４２Ｂ上で確立された電位は、ノード１４２Ａで確立さ れた電位、すなわち、ＶＬ（Ｎ）と同一である。 換言すると、ＶｉｎがＶｂｉａｓを超えた場合は、ノード３０はＶＬ（Ｎ）と 等しい電位となり、ＶｂｉａｓがＶｉｎを超えた場合は、ノード３１はＶＬ（Ｎ ）と等しい電位となる。図から明らかなように、ＶＬ（Ｎ）は論理回路６４の電 圧スイングを決定する。さらに、デバイス２０２の抵抗が負荷デバイス２０４及 び２０５の抵抗と同一にされた場合、ＶＬ（Ｎ）は、論理ゲートの負荷抵抗が変 化しても影響を受けない。 動作電位の変化が起こった時に、バイアス電圧ＶＲＲＧ及びＶＦＦＧが調整さ れるため、論理ゲートの電圧スイングが変化しないように、ＶIIは対応して調整 される。 〈調整可能なＶＦＦＧ生成器〉 図７は、特定のプロセスコードと独立にバイアス電圧ＶＦＦＧを調整するため の柔軟性を追加したＶＦＦＧ生成器を示している。これは、合成したデバイス２ ００’及び２０１’の実効デバイス・サイズを変化させることによって達成され る。 図７において、スイッチング回路網１３１は、デバイス１３３〜１３６のゲー トに接続された線路ＶＲＲ（０）〜ＶＲＲ（３）をＶＲＲＧまたはＶＤＤのいず れかに接続する。これは、プロセス制御信号ＰＣ（０）〜ＰＣ（３）を選択する ことによってなされる。したがって、制御信号ＰＣ（０）〜ＰＣ（３）は、デバ イスのサイズ及び合成したデバイス２００’の抵抗を決定する。同様に、スイッ チング回路網１３２は、線路ＶＦＦ（０）〜ＶＦＦ（３）（すなわち、デバイス １３７〜１４０のゲート）をＶＦＦＧまたはＶＤＤのいずれかに接続する。これ は、プロセス制御信号ＰＣ（４）〜ＰＣ（７）を選択することによってなされる 。したがって、ＰＣ（４）〜ＰＣ（７）は、合成したデバイス２０１’のデバイ スのサイズを決定する。 ＯＰアンプ１５４’は、図３の単純化したＶＦＦＧ生成器に関して前述したよ うに、ＯＰアンプ１５４’の入力の差に応じてバイアス電圧ＶＦＦＧを生成する よう機能する。バイアス電圧ＶＦＦＧは、合成したデバイス２０１’をノード１ ４２’が電圧スイング電位ＶＬ（Ｎ）に等しくなるようにバイアスする。 図から明らかなように、合成したデバイス２００’及び２０１’のデバイスの サイズを調整することによって、ＶＦＦＧがそれに従って変化し、デバイス２０ ０’及び２０１’を通る電流もまた変化する。しかしながら、ノード１４２Ａ’ における電位は常にＶＬ（Ｎ）にフォースされる。 前述のように、１つのＶＦＦＧバイアス電圧が生成され、これは相応の電圧ス イング電位ＶＬ（Ｎ）を有している。しかしながら、特定の用途においては、多 数の電圧スイング値から選択できる能力を有することが有用であるかも知れない 。図２から明らかなように、本発明の主バイアス電圧生成器６０は、それぞれが 電圧スイングの基準ＶＬ（Ｎ）に関連した多数のＶＦＦＧバイアス電圧を生成す る。様々なＶＬ（Ｎ）は、夫々のＶＦＦＧ生成器に線路１０９〜１１１で接続さ れ、線路１０４、及び１０６〜１０８上に様々なＶＦＦＧが生成される。そして 、これらの各ＶＦＦＧバイアス電圧は、ＶＲＲＧと共に多数のローカルのバイア ス変化器６１に接続され、これにより特定のＶＦＦＧに関する、電圧スイング電 位ＶＬ（Ｎ）をフォースするＶIIが生成される。 図８は、主バイアス生成器６０に接続された多数のＶＦＦＧ信号に接続された ローカルのバイアス変換器の実施の形態を示している。ローカルの変換器は、Ｖ ＦＦＧバイアス電圧及びその相応のＶＬ（Ｎ）の１つを選択する。図８において 、マルチプレクサである図示のＭＵＸ３００は、８個の入力ＶＦＦＧ（０）〜Ｖ ＦＦＧ（７）を有している。バイアス電圧ＶＦＦＧ（０）〜（７）の夫々は、合 成したデバイス２０３’をノード１４２Ｂ’で様々なＶＬ（Ｎ）の値にフォース するようにバイアスする。 制御信号ＶＣ（０）〜ＶＣ（３）は、ＶＦＦＧ（Ｎ）のいずれがスイッチング 回路網１４４の入力に接続されるかを決定する。例えば、１つの態様は、ＶＣ（ ０）〜ＶＣ（３）が”０００”である場合、バイアス電圧ＶＦＦＧ（０）が選択 される。 スイッチング回路網１４３及び１４４は、前述したスイッチング回路網と同様 に機能する。回路網１４３は、ＶＲＲ（３）〜ＶＲＲ（０）に接続されたデバイ ス１４５〜１４８のゲートにＶＲＲＧまたはＶＤＤを接続する。制御信号ＰＣ（ ０）〜ＰＣ（３）は、合成したデバイス２０２’の実効デバイス・サイズを選択 する。スイッチング回路網１４４は、ＶＦＦ（３）ＶＦＦ（０）に接続されたデ バイス１４９〜１５２のゲートをＶＦＦＧまたはＶＤＤのいずれかに接続する。 制御信号ＰＣ（０）〜ＰＣ（３）は、合成したデバイス２０３’の実効デバイス ・サイズ、結果としてデバイス２０２’及び２０３’を介して流れる電流を選択 する。 合成したデバイス２００’／２０１’（図７参照）と２０２’／２０３’（図 ８参照）の間の比が同一であれば、ローカルのバイアス変換器（図８参照）にお けるノード１４２Ｂ’の電位は、主ＶＦＦＧ生成器（図７参照）におけるノード １４２Ａ’の電位、すなわちＶＬ（Ｎ）と同一である。図示の如く、図８におけ るローカルのバイアス変換器は、ＶＣコードで特定のＶＬ（Ｎ）を選択すること を可能にする。結果として、ローカルの変換器によって供給されたＶIIは、論理 ゲートの電圧スイングが選択されたＶＬ（Ｎ）である電流を生成するために、論 理ゲートにおける電流デバイスをフォースする。 図９は、米国特許出願第８４２，９２２号において述べられているＢｉＣＭＯ Ｓの論理ゲートを示している。この論理ゲートは、夫々４個の並列のＰＭＯＳデ バイス７１〜７４及び７５〜７８を有する２個のＰＭＯＳの負荷回路網を備えて いる。全てのデバイスのドレインは、ＶＤＤに接続されている。デバイス７１〜 ７４のソースは、ＮＰＮデバイス２１のコレクタ（ノード３０）に接続され、デ バイス７５〜７８のソースは、ＮＰＮデバイス２２のコレクタ（ノード３１）に 接続されている。これらのゲートは、図示のように、バイアス電圧ＶＲＲ（０） 〜ＶＲＲ（３）に接続されている。デバイス２１及び２２のエミッタは、ＮＭＯ Ｓデバイス２４のドレインに接続されている。デバイス２４のソースは、ＶＳＳ に接続され、そのゲートはＶIIでバイアスされる。 バイアス電圧ＶII及びＶＲＲは、図９に示す論理ゲートをバイアスするために 使用され、図８に示すようなローカルのバイアス変換器によって生成される。ま た、並列のデバイス１４５〜１４８をバイアスする電圧ＶＲＲ（０）ＶＲＲ（３ ）（図８参照）は、負荷デバイス７１〜７４及び７５〜７８のゲート（図９参照 ）に接続されている。結果として、論理ゲートの負荷デバイスは、合成したデバ イス２０２’と同一の抵抗を有する。さらに、合成したデバイス２０２’を介し て流れる電流は、論理ゲートの負荷デバイスを介して流れる。したがって、ノー ド３０及び３１（図９参照）の電圧は、ノード１４２Ｂ’（図８参照）の電圧と 同一である。 図から明らかなように、バイアス電圧ＶＲＲ及びＶIIは、主バイアス電圧ＶＲ ＲＧ及びＶＦＦＧから取出される。結果として、動作条件の変動が生じた時、Ｖ ＲＲＧ及びＶＦＦＧが補償される場合、ＶＲＲ及びＶIIもまた付随して調整され る。 図９に示す論理ゲートのための抵抗負荷の値は、適切な制御コードＰＣ（０） 〜ＰＣ（３）を選択することによって、同一のＶ（Ｌ）の値を維持しつつ、選択 される。さらに、論理スイング及び電流は、所望のＶＣコードを選択することに よって同一のゲートに関して選択される。 論理回路は、多数のローカルのバイアス変換器を含んでいても良く、各変換器 は、様々な負荷及び電圧スイング条件を供給するように設定されても良いことに 注意されたい。従って、本発明は、極めて柔軟なバイアス分配システムを抵抗す る。そして、ローカルの変換器は、論理ゲートのすぐ近くに配置されるため、敏 感なＶIIバイアス電圧は短い距離を経て伝達され、ノイズの影響を受けにくい。 また、本発明の分配システムは、米国特許第５，１２４，５８０号及び米国特 許出願第８４２，９２２号に開示され、請求の範囲に記載された発明の効果を維 持しつつ、最小の回路を付加することで、遠方の論理ゲートに補償されたバイア ス電圧を供給することができることが理解される。さらに、この分配システムは 、ＶＲＲＧ生成器において制御信号ＰＣを介してプロセス変動を補償するために バイアス電圧を調整する柔軟性を提供する。 さらに、本発明は、特定の電源及び論理スイングの必要性に応じた柔軟な分配 システムを提供する。 請求の範囲 １．夫々が１組のＭＯＳ負荷デバイスを含む半導体基板上の集積回路内に物理的 に分配された複数の負荷回路を含む前記半導体基板上に集積された回路において 、前記１組のＭＯＳ負荷デバイスの夫々は、そのソースとドレインのうち一方が 第１の動作電位に接続され、そのソースとドレインのうち他方が他の回路に接続 され、前記複数の負荷回路をバイアスするバイアス電圧システムであって、 可変基準バイアス電位を供給する可変基準バイアス電位手段であって、前記可 変基準バイアス電位は温度補償されており、第１の組みのデジタル制御信号に応 じて変化される、前記半導体基板上の前記集積回路内の中央に配置された前記可 変基準バイアス電位手段と、 前記複数の負荷回路の導電率を設定する複数の導電率設定手段であって、前記 導電率設定手段の夫々は、物理的に前記半導体基板上の前記集積回路内の前記複 数の負荷回路の少なくとも１つのすぐ近くに配置されると共に前記第１の動作電 位と前記可変基準バイアス電位の間に接続され、前記導電率設定手段の夫々は、 第２の組みのデジタル制御信号に応じて、前記第１の動作電位と前記可変基準バ イアス電位のうちの一方を前記複数の負荷回路の前記少なくとも１つの前記１組 のＭＯＳ負荷デバイス内の夫々のＭＯＳ負荷デバイスのゲートに接続して前記複 数の負荷回路の前記少なくとも１つの導電率を設定する導電率設定手段と、 を備えることを特徴とするバイアス電圧システム。 ２．前記導電率設定手段は、前記第１の動作電位と前記可変基準バイアス電位の 間に接続された第１の１組みのＣＭＯＳインバータを有し、前記１組の第２の制 御信号の夫々は前記第１の組みのＣＭＯＳインバータの１つの入力に接続され、 夫々のＣＭＯＳインバータの出力は、前記１組みのＭＯＳ負荷デバイス内の前記 夫々のデバイスの１つのゲートに対応して接続されていることを特徴とする請求 項１に記載のバイアス電圧システム。 ３．前記可変基準バイアス電位は１組の基準ＭＯＳ負荷デバイス、スイッチング 回路網及びフィードバック回路を含み、前記１組の基準ＭＯＳ負荷デバイスは、 そのソースとドレインのうちの一方が前記第１の電位に接続され、そのソースと ドレインのうち他方が前記フィードバック回路に接続され、前記フィードバック 回路は前記可変基準バイアス電位を出力すると共にそれを前記スイッチング回路 網に接続し、前記スイッチング回路網は前記第１みの動作電位と前記可変基準電 位の一方を前記第１の組みの制御信号に応じて前記１組の基準ＭＯＳ負荷デバイ スのゲートの夫々に接続することを特徴とする請求項２に記載のバイアス電圧シ ステム。 ４．前記スイッチング回路網は、前記第１の動作電位と前記可変基準バイアス電 位の間に接続され、それらの入力の夫々が前記第１の１組みの制御信号に接続さ れ、それらの出力の夫々が前記１組みの基準ＭＯＳ負荷デバイスの前記ゲートの 夫々に接続された第２の１組みのＣＭＯＳインバータを有することを特徴とする 請求項３に記載のバイアス電圧システム。 ５．前記フィードバック回路は、比較器と電流源を含み、前記比較器は前記１組 みの基準ＭＯＳ負荷デバイスのドレインに接続された１つの入力と、第１の基準 電位に接続された他の入力と、前記スイッチング回路網に接続された出力とを有 し、前記電流源は前記１組の基準ＭＯＳ負荷デバイスの前記ドレインに接続され 、前記フィードバック回路は前記可変バイアス電位を温度の変動に関して補償す るよう調整することを特徴とする請求項４に記載のバイアス電位分配システム。 ６．前記１組のＭＯＳ負荷デバイス及び前記１組の基準ＭＯＳ負荷デバイスはＰ ＭＯＳデバイスであることを特徴とする請求項５に記載のバイアス電位分配シス テム。 ７．相応の出力スイングを有する少なくとも１つのＢｉＣＭＯＳ論理ゲートを含 む半導体基板上に集積された回路において、前記少なくとも１つのＢｉＣＭＯＳ 論理ゲートは、エミッタ接続の対のバイポーラ・トランジスタを含み、前記対の バイポーラ・トランジスタのコレクタの夫々は対の抵抗負荷ＭＯＳデバイスの１ つに接続され、前記バイポーラ・トランジスタの前記エミッタの夫々は共通の電 流源ＭＯＳデバイスに接続された、第１のバイアス電位を前記対の負荷ＭＯＳデ バイスの夫々のゲートに、第２のバイアス電位を前記共通の電流源ＭＯＳデバイ スに供給するシステムであって、 前記第１のバイアス電位を生成する第１の手段であって、前記第１の手段は、 前記第１のバイアス電位を調整すべく機能して前記回路の動作条件の変動を補償 する、前記半導体基板上の前記集積回路内の中央に配置された前記第１の手段と 、 中間バイアス電位を生成する第２の手段であって、前記第２の手段は出力スイ ング基準電位及び前記第１のバイアス電位に応じ、前記第２の手段は前記中間バ イアス電位を調整すべく機能して前記回路の動作条件の変動を補償する、前記半 導体基板上の前記集積回路内の中央に配置された前記第２の手段と、 前記第１のバイアス電位及び前記中間バイアス電位に応じて前記中間バイアス 電位を前記第２のバイアス電位に変換する少なくとも１つの変換手段であって、 物理的に前記半導体基板上の前記集積回路内の前記少なくとも１つのＢｉＣＭＯ Ｓ論理ゲートのすぐ近くに配置された前記少なくとも１つの変換手段と、 を備え、前記第１のバイアス電位は前記対の負荷ＭＯＳデバイスをバイアスし 、前記第２のバイアス電位は前記共通の電流源ＭＯＳデバイスをバイアスして、 前記少なくとも１つのＢｉＣＭＯＳ論理ゲートの相応の出力スイングを前記出力 スイング基準電位と等しくすることを特徴とするシステム。 ８．前記第２の手段はＢｉＣＭＯＳ回路のバイアス条件を確立する第１の回路手 段を含み、前記第１の回路手段は前記第１のバイアス電位によって第１の抵抗を 持つようにバイアスされる第１のＭＯＳデバイスを含み、前記第１のＭＯＳデバ イスは第１の動作電位と第２のＭＯＳデバイスの間の第１の共通ノードで直列に 接続され、前記第２のＭＯＳデバイスは前記中間バイアス電位によってバイアス されて前記第１及び第２のＭＯＳデバイスにおける第１の直列電流を確立し、前 記第１の回路手段は前記第２のＭＯＳデバイスと第２の動作電位の間に接続され た第１の電流手段を含むことを特徴とする請求項７に記載のシステム。 ９．前記第２の手段は、前記中間バイアス電位を制御するフィードバック手段を さらに含み、前記フィードバック手段は前記出力スイング基準電位に接続された 第１の入力を有し、また前記第１の共通ノードに接続された第２の入力を有し、 前記フィードバック手段は前記中間バイアス電位を調整して、前記第１の共通ノ ードにおける電圧を前記出力スイング基準電位と略等しくすることを特徴とする 請求項８に記載のシステム。 １０．前記少なくとも１つの変換手段は、前記第１のバイアス電位によってバイ アスされて第２の抵抗を持つ第３のＭＯＳデバイスを含む第２の回路手段を含み 、前記第３のＭＯＳデバイスは前記第１の動作電位と第４のＭＯＳデバイスの間 に第２の共通ノードで直列に接続され、前記第４のＭＯＳデバイスは前記中間バ イアス電位によってバイアスされて前記第３及び第４のＭＯＳデバイスにおける 第２の直列電流を確立し、前記第２の回路手段は、前記第４のＭＯＳデバイス及 び前記第２の動作電位の間に接続された第２の電流手段をさらに含むことを特徴 とする請求項９に記載のシステム。 １１．相応の出力スイングを有する少なくとも１つのＢｉＣＭＯＳ論理ゲートを 含む半導体基板上に集積された回路において、前記少なくとも１つのＢｉＣＭＯ Ｓ論理ゲートはエミッタ接続の対のバイポーラ・トランジスタを含み、前記対の バイポーラ・トランジスタのコレクタの夫々は対の抵抗負荷ＭＯＳデバイスの１ つに接続され、前記バイボーラ・トランジスタの前記エミッタの夫々は共通の電 流源ＭＯＳデバイスに接続された、第１のバイアス電位を前記対の負荷ＭＯＳデ バイスの夫々のゲートに、第２のバイアス電位を前記共通の電流源ＭＯＳデバイ スに供給するシステムであって、 前記第１のバイアス電位を生成する第１の手段であって、前記第１の手段は前 記第１のバイアス電位を調整すべく機能して前記回路の動作条件の変動を補償す る、前記半導体基板上の前記集積回路内の中央に配置された前記第１の手段と、 複数の中間バイアス電位を生成する複数の第２の手段であって、前記複数の第 ２の手段の夫々は前記複数の中間バイアス電位の対応する１つの中間バイアス電 位を生成すると共に相応の出力スイング基準電位を有し、前記複数の第２の手段 の夫々は、前記第１のバイアス電位及び前記相応の出力スイング基準電位に応じ 、前記半導体基板上の前記集積回路内の中央に配置された前記複数の第２の手段 と、 マルチプレクスする少なくとも１つのマルチプレクス手段であって、前記マル チプレクス手段は、前記複数の中間バイアス電位に接続された入力を有し、マル チプレクサ制御信号に応じて前記複数の中間バイアス電位から１つの中間バイア ス電位を選択する前記マルチプレクス手段と、 前記選択された１つの中間バイアス電位を前記第２のバイアス電位に変換する 少なくとも１つの変換手段であって、前記変換手段は前記マルチプレクサ手段に 接続され、前記変換手段は前記第１のバイアス電位及び前記選択された１つの中 間バイアス電位に応じ、物理的に前記半導体基板上の前記少なくとも１つのＢｉ ＣＭＯＳ論理ゲートのすぐ近くに配置された前記変換手段と、 を備え、前記第１のバイアス電位は前記対の負荷ＭＯＳデバイスをバイアスし 、前記第２のバイアス電位を前記共通の電流源ＭＯＳデバイスを供給して、前記 少なくとも１つのＢｉＣＭＯＳ論理ゲートの相応の出力スイングを前記選択され た１つの中間バイアス電位の前記相応の出力スイング基準電位と等しくすること を特徴とするシステム。 １２．前記第２の手段の夫々はＢｉＣＭＯＳ回路のバイアス条件を確立する第１ の回路手段を含み、前記第１の回路手段は前記第１のバイアス電位によって第１ の抵抗を持つ第１のＭＯＳデバイスを含み、前記第１のＭＯＳデバイスは第１の 動作電位と第２のＭＯＳデバイスの間に第１の共通ノードで直列に接続され、前 記第２のＭＯＳデバイスは前記対応する１つの中間バイアス電位によってバイア スされて前記第１及び第２のＭＯＳデバイスにおける第１の直列電流を確立し、 前記第１の回路手段は前記第２のＭＯＳデバイス及び第２の動作電位の間に接続 された第１の電流手段をさらに含むことを特徴とする請求項１１に記載のシステ ム。 １３．前記第２の手段の夫々は、前記対応する１つの中間バイアス電位を調整す るフィードバック手段をさらに含み、前記フィードバック手段は前記相応の出力 スイング基準電位に接続された第１の入力を有し、また前記第１の共通ノードに 接続された第２の入力を有し、前記フィードバック手段は前記対応する１つの中 間バイアス電位を調整して前記第１の共通ノードにおける電圧を前記相応の出力 スイング基準電位と略等しくすることを特徴とする請求項１２に記載のシステム 。 １４．前記変換手段は、前記第１のバイアス電位によってバイアスされて第２の 抵抗を持つ第３のＭＯＳデバイスを含む第２の回路手段を含み、前記第３のＭＯ Ｓデバイスは前記第１の動作電位及び第４のＭＯＳデバイスの間に第２の共通ノ ードで直列に接続され、前記第４のＭＯＳデバイスは前記選択された１つの中間 バイアス電位によってバイアスされて前記第３及び第４のＭＯＳデバイスにおけ る第２の直列電流を確立し、前記第２の回路手段は、前記第４のＭＯＳデバイス 及び前記第２の動作電位の間に接続された第２の電流手段をさらに含むことを特 徴とする請求項１３に記載のシステム。 １５．前記対の抵抗負荷ＭＯＳデバイス、前記第１、第２、第３、第４のＭＯＳ デバイスは全てＰＭＯＳデバイスであることを特徴とする請求項１４に記載のシ ステム。 １６．相応の出力スイングを持つ少なくとも１つのＢｉＣＭＯＳ論理ゲートを含 む半導体基板上に集積された回路において、前記少なくとも１つのＢｉＣＭＯＳ 論理ゲートはエミッタ接続の対のバイポーラ・トランジスタを含み、前記対のバ イポーラ・トランジスタの対のコレクタの夫々は１組の対のＭＯＳ負荷デバイス の１つに接続され、前記バイポーラ・トランジスタの前記エミッタの夫々は共通 の電流源ＭＯＳデバイスに接続された、第１の１組のバイアス電位を供給するシ ステムであって、前記第１の１組のバイアス電位の１つは前記１組のＭＯＳ負荷 デバイスの双方における夫々のＭＯＳ負荷デバイスの１つのゲートに対応し、ま た第２のバイアス電位を前記共通の電流源ＭＯＳデバイスに供給するシステムで あって、 第１のバイアス電位を生成する第１の手段であって、前記第１の手段は前記第 １のバイアス電位を調整すべく機能して前記回路の動作条件の変動を補償する、 前記半導体基板上の前記集積回路内の中央に配置された前記第１の手段と、 複数の中間バイアス電位を生成する複数の第２の手段であって、前記複数の第 ２の手段の夫々は、前記複数の中間バイアス電位から対応する１つの中間バイア ス電位を生成すると共に相応の出力スイング基準電位を有し、前記複数の第２の 手段の夫々は前記第１のバイアス電位及び前記相応の出力スイング基準電位に応 じ、前記半導体基板上の前記集積回路内の中央に配置された前記複数の第２の手 段と、 マルチプレクスする少なくとも１つのマルチプレクス手段であって、前記マル チプレクス手段は前記複数の中間バイアス電位に接続された入力を有し、前記マ ルチプレクス手段はマルチプレクサ選択信号に応じて前記複数の中間バイアス電 位から選択した１つの中間バイアス電位を出力する、マルチプレクス手段と、 前記第１のバイアス電位から前記第１の１組のバイアス電位を生成する手段と 前記選択した１つの中間バイアス電位を変換する手段とを含む少なくとも１つの 回路手段であって、物理的に前記半導体基板上の前記集積回路内の前記少なくと も１つのＢｉＣＭＯＳ論理ゲートのすぐ近くに配置された前記少なくとも１つの 回路手段と、 を備え、前記第１の１組のバイアス電位は前記１組のＭＯＳ負荷デバイスの夫 々をバイアスし、前記第２のバイアス電位は前記共通の電流源ＭＯＳデバイスし て、前記少なくとも１つのＢｉＣＭＯＳ論理ゲートの相応の出力スイングを前記 選択した１つの中間バイアス電位の前記相応の出力スイング基準電位と等しくす ることを特徴とするシステム。 １７．前記複数の第２の手段の夫々はＢｉＣＭＯＳ回路のバイアス条件を確立す る第１の回路手段を含み、前記第１の回路手段はバイアスされて第１の抵抗を持 つ第１の１組のＭＯＳデバイスを含み、前記第１の１組のＭＯＳデバイスの夫々 はそのドレインとソースのうち一方を第１の動作電位に接続され、そのドレイン とソースのうち他方を第１の共通ノードに接続され、前記複数の第２の手段の夫 々は、バイアスされて前記第１及び第２の１組のＭＯＳデバイスにおける第１の 直列電流を確立する第２の１組のＭＯＳデバイスを含み、前記第２の１組のＭＯ Ｓデバイスはそのドレインとソースのうち一方を前記第１の動作電位に接続され 、そのドレインとソースのうち他方を前記第１の回路手段に接続され、前記第１ の回路手段は前記第２の１組のＭＯＳデバイスと第２の動作電位の間に接続され ていることを特徴とする請求項１６に記載のシステム。 １８．前記第２の手段は、前記対応する１つの中間バイアス電位を調整するフィ ードバック手段を含み、前記フィードバック手段は、前記相応の出力スイング基 準電位に接続された第１の入力を有し、また前記第１の共通ノードに接続された 第２の入力を有し、前記フィードバック手段は前記対応する１つの中間バイアス 電位を調整して、前記第１の共通ノードにおける電圧を前記相応の出力スイング 基準電位と略等しくすることを特徴とする請求項１７に記載のシステム。 １９．前記選択した１つの中間バイアス電位を変換する前記変換手段は、バイア スされて第２の抵抗を持つ第３の１組のＭＯＳデバイスを含む第２の回路手段を 含み、前記第３の１組のＭＯＳデバイスはそのソースとドレインのうち一方を前 記第１の動作電位に接続され、前記ソースとドレインのうち他方を第２の共通ノ ードに接続され、前記複数の第２の手段の夫々は、バイアスされて前記第３及び 第４の１組のＭＯＳデバイスにおける第２の直列電流を確立する第４の１組のＭ ＯＳデバイスをさらに含み、前記第４の１組のＭＯＳデバイスはそのソースとド レインのうち一方を前記共通ノードに接続され、前記ソースとドレインのうち他 方を第２の電流手段に接続され、前記第２の回路手段は前記第４の１組のＭＯＳ デバイスと前記第２の動作電位の間に接続されていることを特徴とする請求項１ ８に記載のシステム。 ２０．前記第１の手段は、第５の１組のＭＯＳデバイスに接続されると共に前記 第５のバイアス電位と前記第１の動作電位の間に接続された第１のスイッチング 回路網を含み、第１の１組の制御信号に応じて前記第１の回路網は前記第１のバ イアス電位と前記第１の動作電位のうち一方を前記第５の１組のＭＯＳデバイス の夫々のゲートに接続して前記第１のバイアス電位の大きさを設定することを特 徴とする請求項１９に記載のシステム。 ２１．前記複数の第２の手段の夫々は、前記第１の１組のＭＯＳデバイスに接続 された第２のスイッチング手段と、前記第２の１組のＭＯＳデバイスに接続され た第３のスイッチング手段とを含み、前記第２のスイッチング手段は前記第１の 動作電位と前記第１のバイアス電位のうち一方を前記第１の１組のＭＯＳデバイ スのゲートの夫々に接続し、前記第３のスイッチング手段は前記第１の動作電位 と前記対応する１つの中間バイアス電位のうち一方を第２の１組の制御信号に応 じて前記第２の１組のＭＯＳデバイスの夫々のゲートに接続して、前記対応する １つの中間バイアス電位の大きさを設定することを特徴とする請求項２０に記載 のシステム。 ２２．前記少なくとも１つの回路手段は、前記第３の１組のＭＯＳデバイスに接 続された第４のスイッチング手段と、前記第４の１組のＭＯＳデバイスに接続さ れた第５のスイッチング手段とを含み、前記第４のスイッチング手段は前記第１ の動作電位と前記第１のバイアス電位のうち一方を前記第３の１組のＭＯＳデバ イスのゲートの夫々に接続し、前記第５のスイッチング手段は、前記第１の動作 電位と前記選択した１つの中間バイアス電位のうち一方を前記第３の１組の制御 信号に応じて前記第４の１組のＭＯＳデバイスのゲートの夫々に接続して、前記 第２のバイアス電位の大きさを設定することを特徴とする請求項２１に記載のシ ステム。 ２３．前記第１、第２、第３、及び第４のスイッチング手段は、ＣＭＯＳスイッ チング回路網を含み、前記ＣＭＯＳスイッチング回路網は１組のＣＭＯＳインバ ータを含み、１組のＣＭＯＳインバータの夫々は前記第１の動作電位と、前記第 １のバイアス電位、前記対応する１つの中間バイアス電位、及び前記選択した１ つの中間バイアス電位のうち１つとの間に接続されることを特徴とする請求項１ ２に記載のシステム。 ２４．前記１組の対のＭＯＳ負荷デバイス、前記第１、第２、第３、第４、及び 第５の１組のＭＯＳデバイスは全てＰＭＯＳデバイスであることを特徴とする請 求項２３に記載のシステム。 【図３】 【図４】 【図５】 【図６】 【図７】 【図８】 【図９】

───────────────────────────────────────────────────── フロントページの続き (81)指定国 ＥＰ(ＡＴ，ＢＥ，ＣＨ，ＤＥ， ＤＫ，ＥＳ，ＦＲ，ＧＢ，ＧＲ，ＩＥ，ＩＴ，ＬＵ，Ｍ Ｃ，ＮＬ，ＰＴ，ＳＥ)，ＯＡ(ＢＦ，ＢＪ，ＣＦ，ＣＧ ，ＣＩ，ＣＭ，ＧＡ，ＧＮ，ＭＬ，ＭＲ，ＮＥ，ＳＮ， ＴＤ，ＴＧ)，ＡＵ，ＢＢ，ＢＧ，ＢＲ，ＢＹ，ＣＡ， ＣＮ，ＣＺ，ＤＫ，ＦＩ，ＧＥ，ＨＵ，ＪＰ，ＫＧ，Ｋ Ｐ，ＫＲ，ＫＺ，ＬＫ，ＬＶ，ＭＤ，ＭＧ，ＭＮ，ＭＷ ，ＮＯ，ＮＺ，ＰＬ，ＲＯ，ＲＵ，ＳＤ，ＳＩ，ＳＫ， ＴＪ，ＴＴ，ＵＡ，ＵＺ，ＶＮ

Claims (1)

1. 【特許請求の範囲】 １．そのドレインが第１の動作電位に接続された複数のＭＯＳの負荷デバイスを 有する回路において、前記ＭＯＳの負荷デバイスの夫々は相応のサイズ及び抵抗 を有する、前記負荷ＭＯＳデバイスをバイアスするバイアス電位分配システムで あって、 そのドレインが前記第１の動作電位に接続された基準ＭＯＳデバイスを有する バイアス電位の生成手段であって、前記基準用ＭＯＳデバイスは相応のサイズを 有し、前記生成手段は、前記基準ＭＯＳデバイスが前記回路内の動作条件の変動 に拘わらず特定の抵抗を有するように、前記基準ＭＯＳデバイスのゲートに前記 バイアス電位を供給すべく機能し、前記生成手段は制御信号に接続され、前記バ イアス電位は前記制御信号に応じて変化される、前記生成手段と、 前記複数のＭＯＳ負荷デバイスのゲートにバイアス電位を接続する接続手段と 、 を備え、前記複数のＭＯＳ負荷デバイスの前記相応の抵抗は、前記回路の前記 動作条件の変動に拘わらず線形性を維持し、前記複数の負荷ＭＯＳデバイスの前 記相応の抵抗は前記制御信号によって変化し得ることを特徴とするバイアス電位 分配分配システム。 ２．前記複数のＭＯＳの負荷デバイスの夫々の前記相応のサイズと前記基準ＭＯ Ｓデバイスの前記相応のサイズとの間の前記比例関係は、前記複数の負荷ＭＯＳ デバイスの夫々の前記相応の抵抗と前記基準ＭＯＳデバイスの前記特定の抵抗と の間の前記比例関係と同一であることを特徴とする請求項１に記載の分配回路。 ３．前記複数のＭＯＳの負荷デバイスの夫々と前記ＭＯＳの基準デバイスは、夫 々Ｐチャネルの金属酸化物半導体（ＰＭＯＳ）のトランジスタであることを特徴 とする請求項２に記載の分配回路。 ４．並列に接続された複数のＭＯＳデバイスと第１のスイッチング手段とを含 む少なくとも１つの抵抗負荷回路網を有する回路において、前記複数のＭＯＳデ バイスの前記ドレインの夫々は第１の動作電位に接続され、前記少なくとも１つ の抵抗負荷回路網は相応のサイズ及び抵抗を有し、前記第１のスイッチング手段 は第１の制御信号に応じて前記少なくとも１つの抵抗負荷回路網の前記相応のサ イズを決定する、前記少なくとも１つの抵抗負荷回路網に電位を供給するバイア ス電位分配システムであって、 バイアス電位の生成手段であって、前記生成手段は、並列に接続された複数の 基準ＭＯＳデバイスと第２のスイッチング手段を含む基準抵抗負荷回路網を有し 、前記複数の基準ＭＯＳデバイスのドレインの夫々は前記第１の動作電位に接続 され、前記第２のスイッチング手段は第２の制御信号を応じて前記基準抵抗負荷 回路網の前記相応のサイズを決定し、前記生成手段は、前記基準抵抗負荷回路網 が特定の抵抗を有するように、前記バイアス電位を前記第２のスイッチング手段 に供給すべく機能し、前記生成手段は前記バイアス電位の調整によって前記回路 内の動作条件の変動に拘わらず前記特定の抵抗を維持し、前記バイアス電位は前 記第２の制御信号に応じて変化される、前記生成手段と、 前記バイアス電位を前記少なくとも１つの抵抗負荷回路網に接続する接続手段 と、 を備え、前記少なくとも１つの抵抗負荷回路網の前記相応の抵抗は、前記回路 の前記動作条件の変動に拘わらず線形性を維持し、前記少なくとも１つの抵抗負 荷回路網の前記相応の抵抗は前記第１及び第２の制御信号を変化させることによ り変化されることを特徴とするバイアス電位分配システム。 ５．前記抵抗負荷回路の前記相応のサイズと前記基準抵抗負荷回路網との間の銭 比例関係は、前記抵抗負荷回路網の前記相応の抵抗と前記基準負荷回路網の前記 特定の抵抗との間の比例関係と同一であることを特徴とする請求項４に記載の分 配回路。 ６．前記複数のＭＯＳデバイスの夫々と前記複数の基準ＭＯＳデバイスの夫々は ＰＭＯＳトランジスタを含むことを特徴とする請求項５に記載の分配回路。 ７．少なくとも１つのＢｉＣＭＯＳ論理ゲートを有する回路において、前記Ｂｉ ＣＭＯＳ論理ゲートは入力信号を第１の基準電位と差動比較するエミッタ接続の バイポーラ・トランジスタの対を含み、前記バイポーラ・トランジスタの対のコ レクタの夫々は、相応の抵抗を夫々有する抵抗負荷ＭＯＳデバイスの対の１つに 接続され、前記バイポーラ・トランジスタの前記エミッタの夫々は共通の電流源 ＭＯＳデバイスに接続された、第１のバイアス電位を前記負荷ＭＯＳデバイスの 対に、第２のバイアス電位を前記共通の電流源ＭＯＳデバイスに供給する分配シ ステムであって、 第１の中間電位を生成する第１の生成手段であって、前記第１の生成手段は、 前記第１の中間電位を調整すべく機能して前記回路の動作条件の変動を補償し、 前記第１の中間電位は第１の制御信号に応じて変化される、第１の生成手段と、 第２の中間電位を生成する第２の生成手段であって、前記第２の生成手段は第 １の基準用電位と前記第１の中間電位に接続され、前記第２の生成手段は前記第 ２の中間電位を調整すべく機能して前記回路の動作条件の変動を補償し、前記第 ２の中間電位は第２の制御信号に応じて変化される、第２の生成手段と、 前記第１の中間電位を前記第１のバイアス電位に、前記第２の中間電位を前記 第２のバイアス電位に変換する、少なくとも１つの変換手段であって、前記第１ のバイアス電位は前記負荷ＭＯＳデバイスの対の夫々の前記相応の抵抗を決定し 、前記第２のバイアス電位は前記電流ＭＯＳデバイスをバイアスして前記電流Ｍ ＯＳデバイスに電流を生成せしめ、これにより前記論理ゲートの出力スイングは 前記第１の基準電位で決定され、前記第２の生成手段は、前記負荷ＭＯＳデバイ スの夫々の相応の抵抗の様々な値に拘わらず前記出力スイングを維持すべく調整 される前記第２のバイアス電位を誘因し、前記第１及び第２の生成手段は、前記 回路の動作条件の変動を補償するように調整される前記第１及び第２のバイアス 電位を誘引する、変換手段と、 を備えることを特徴とする分配システム。 ８．前記少なくとも１つの変換手段は、物理的に前記論理ゲートのすぐ近くに 配されることを特徴とする請求項７に記載の分配システム。 ９．前記少なくとも１つの変換手段は、共通ノードで直列に接続した第１及び第 ２のＭＯＳデバイスを有し、前記第１のＭＯＳデバイスは、前記第１の動作電位 に接続されたドレインと前記第１の中間電位に接続されたゲートを有し、前記第 ２のＭＯＳデバイスは、電流移動（current transference）ＭＯＳデバイスに接 続されたソースと前記第２の中間電位に接続されたゲートを有し、 前記第１の中間電位は前記第１のＭＯＳデバイスをバイアスして、前記第２の 中間電位は前記第２のＭＯＳデバイスをバイアスして前記共通ノードを前記第１ の基準用電位と略等しい電位でフォースし、前記電流移動デバイスは、そのゲー トに接続されたドレインと第２の動作電位に接続されたソースを有し、前記電流 移動ＭＯＳデバイスのゲートは前記第２のバイアス電位を供給することを特徴と する請求項８に記載の分配システム。 １０．前記抵抗負荷ＭＯＳデバイスの対の夫々、及び前記第１及び第２のＭＯＳ デバイスは、夫々ＰＭＯＳトランジスタを含むことを特徴とする請求項９に記載 の分配システム。 １１．前記共通の電流源ＭＯＳデバイス及び前記電流移動ＭＯＳデバイスは、夫 々ｎチャネルの金属酸化物半導体（ＮＭＯＳ）のトランジスタを含むことを特徴 とする請求項１０に記載の分配システム。 １２．少なくとも１つのＢｉＣＭＯＳの論理ゲートを有する回路において、前記 ＢｉＣＭＯＳ論理ゲートは、入力信号と第１の基準電位を差動比較するバイポー ラ・トランジスタのエミッタ接続の対を有し、前記バイポーラ・トランジスタの 対のコレクタの夫々は、相応の抵抗を有する抵抗ＭＯＳデバイス回路網の対の１ つに夫々接続され、前記バイポーラ・トランジスタの前記エミッタの夫々は、共 通の電流源ＭＯＳデバイスに接続され、第１の組みのバイアス電位を前記抵抗Ｍ ＯＳデバイス回路網の対の夫々に、第２のバイアス電位を前記共通の電流源ＭＯ Ｓデバイスに供給する分配システムであって、 第１の中間電位を生成する第１の生成手段であって、前記第１の生成手段は、 前記第１の中間電位を調整すべく機能して前記回路の動作条件の変動を補償し、 前記第１の中間電位は第１の制御信号に応じて変化する、前記第１の生成手段と 、 第２の中間電位を生成する第２の生成手段であって、前記第２の生成手段は、 第１の基準電位及び前記第１の中間電位に接続され、前記第２の生成手段は、前 記第２の中間電位を調整すべく機能して前記回路の動作条件の変動を補償し、前 記第２の中間電位は第２の制御信号に応じて変化される、前記第２の生成手段と 、 前記第１の中間電位を前記第１の１組みのバイアス電位に、前記第２の中間電 位を前記第２のバイアス電位に変換する少なくとも１つの変換手段であって、前 記第１の１組みのバイアス電位は前記抵抗ＭＯＳデバイス回路網の対の夫々の前 記相応の抵抗を決定し、前記第２のバイアス電位は、前記論理ゲートの出力スイ ングが前記第１の基準電位によって決定されるように前記電流ＭＯＳデバイスが 電流を生成するように前記電流ＭＯＳデバイスをバイアスし、前記第２の生成手 段は、前記抵抗ＭＯＳデバイス回路網の対の夫々の前記相応の抵抗の値の差異に 拘わらず前記出力スイングを維持すべく調整される第２のバイアス電位を誘引し 、前記第１及び第２の生成手段は、前記回路の動作条件の変動を補償すべく調整 される前記第１の１組みのバイアス電位及び第２のバイアス電位を誘引する、変 換手段と、 を備えることを特徴とする分配システム。 １３．前記少なくとも１つの変換手段は、物理的に前記論理ゲートのすぐ近くに 配されることを特徴とする請求項１２に記載の分配システム。 １４．前記少なくとも１つの変換手段は、共通ノードで直列に接続された第１及 び第２のＭＯＳデバイス回路網を有し、前記第１のＭＯＳデバイス回路網は前記 第１の動作電位及び前記第１の中間電位に接続され、前記第１のＭＯＳデバイス 回路網は前記第１の１組みのバイアス電位を供給し、前記第２のＭＯＳデバイス 回路網は前記第２の中間電位及び電流移動ＭＯＳデバイスに接続され、 前記第１の中間電位は前記第１のＭＯＳデバイス回路網をバイアスし、前記第 ２の中間電位は前記第２のＭＯＳデバイス回路網をバイアスして、共有ノードを 前記第１の基準用電位と略等しい電位でフォースし、前記電流移動デバイスはそ のゲートに接続されたドレインと前記第２の動作電位に接続されたソースを有し 、前記電流移動ＭＯＳデバイスの前記ゲートは前記第２のバイアス電位を供給す ることを特徴とする請求項１３に記載の分配システム。 １５．前記第１及び第２のＭＯＳデバイス回路網は第３の制御信号に応じ、前記 第３の制御信号は前記第１の１組みのバイアス電位を決定し、前記抵抗負荷回路 網の対の夫々の前記相応の抵抗は、前記第３の制御信号の変化によって変化し得 ることを特徴とする請求項１４に記載の分配システム。 １６．前記抵抗ＭＯＳデバイス回路網の対の夫々及び前記第１及び第２のＭＯＳ デバイス回路網の夫々は、複数の並列のＭＯＳデバイス及び対応するスイッチン グ回路網を有し、前記複数の並列のＭＯＳデバイスは相応の累積したサイズ（cu mulative size）を有し、前記複数のＭＯＳデバイスに対応するスイッチング回 路網は、前記対応する複数の並列のＭＯＳデバイスの前記相応のサイズを決定す るように制御されることを特徴とする請求項１５に記載の分配システム。 １７．前記複数の並列のＭＯＳデバイスはＰＭＯＳトランジスタを含むことを特 徴とする請求項１６に記載の分配システム。 １８．前記共通の電流源ＭＯＳデバイス及び前記電流移動ＭＯＳデバイスの夫々 は、ｎチャネルの金属酸化物半導体（ＮＭＯＳ）のトランジスタを含むことを特 徴とする請求項１７に記載の分配システム。 １９．少なくとも１つの論理ゲートを有する回路において、前記論理ゲートは入 力信号を第１の基準電位と差動比較するエミッタ接続のバイポーラ・トランジス タの対を有し、前記バイポーラ・トランジスタの対のコレクタの夫々は、相応の 抵抗を夫々有する抵抗負荷ＭＯＳデバイスの対の１つに接続され、前記バイポー ラ・トランジスタの前記エミッタの夫々は、共通の電流源ＭＯＳデバイスに接続 され、第１のバイアス電位を前記負荷ＭＯＳデバイスの対に、第２のバイアス電 位を前記共通の電流源ＭＯＳデバイスに供給する分配システムであって、 第１の中間電位を生成する第１の生成手段であって、前記第１の生成手段は、 前記第１の中間電位を調整すべく機能して前記回路の動作条件の変動を補償し、 前記第１の中間電位は第１の制御信号に応じて変化される、前記第１の生成手段 と、 １組の第２の中間電位を生成する第２の生成手段であって、前記第２の生成手 段は、前記第１の基準電位及び前記第１の中間電位及び前記１組の第２の中間電 位の１つに夫々対応する複数の第１の基準電位に夫々接続され、前記第２の生成 手段は、前記１組の第２の中間電位を調整すべく機能して前記回路の動作条件の 変動を補償し、前記１組みの第２の中間電位は第２の制御信号に応じて変化され る、前記第２の生成手段と、 前記第１の中間電位を前記第１のバイアス電位に、前記１組の第２の中間電位 の１つを前記第２のバイアス電位に変換する少なくとも１つの変換手段であって 、前記少なくとも１つの変換手段は、前記１組の第２の中間電位のいずれが第２ のバイアス電位に変換されるかを選択し、それによって前記対応する第１の基準 電位を選択する手段をさらに有し、前記第１のバイアス電位は前記負荷ＭＯＳデ バイスの対の夫々の前記相応する抵抗を決定し、前記第２のバイアス電位は、前 記電流ＭＯＳデバイスが電流を生成するように前記電流ＭＯＳデバイスをバイア スして、これにより前記１組の第２の中間電位から選択された１つの第１の基準 電位に応じて前記論理ゲートの出力スイングが決定され、前記第２の生成手段は 、前記負荷ＭＯＳデバイスの対の夫々の相応の抵抗の値の差異に拘わらず前記出 力スイングを維持すべく調整される前記第２のバイアス電位を誘引し、前記第１ 及び第２の生成手段は、前記回路の動作条件の変動を補償すべく調整される前記 第１及び第２のバイアス電位を誘引する、変換手段と、 を備えることを特徴とする分配システム。 ２０．前記少なくとも１つの変換手段は、物理的に前記ＢｉＣＭＯＳの論理ゲー トのすぐ近くに配されることを特徴とする請求項１９に記載の分配システム。 ２１．前記少なくとも１つの変換手段は、共通ノードで直列に接続された第１及 び第２のＭＯＳデバイスを有し、前記第１のＭＯＳデバイスは、前記第１の動作 電位に接続されたドレインと前記第１の中間電位に接続されたゲートを有し、前 記第２のＭＯＳデバイスは、電流移動ＭＯＳデバイスに接続されたソースと前記 選択された第２の中間電位に接続されたゲートを有し、 前記第１の中間電位は、前記第１のＭＯＳデバイスをバイアスし、前記選択さ れた第２の中間電位は前記第２のＭＯＳデバイスをバイアスして、共通ノードを 前記選択された第２の中間電位の前記対応する第１の基準電位と略等しい電位で フォースし、前記電流移動デバイスは、そのゲートに接続されたドレインと第２ の動作電位に接続されたソースを有し、前記電流移動ＭＯＳデバイスのゲートは 前記第２のバイアス電位を供給することを特徴とする請求項２０に記載の分配シ ステム。 ２２． 前記抵抗負荷ＭＯＳデバイスの対の夫々、前記共通の電流源ＭＯＳデバ イス、前記第１及び第２のＭＯＳデバイス、及び前記電流移動ＭＯＳデバイスは 、夫々ＰＭＯＳトランジスタを含むことを特徴とする請求項２１に記載にの分配 回路。 ２３．少なくとも１つのＢｉＣＭＯＳの論理ゲートを有する回路において、前記 ＢｉＣＭＯＳ論理ゲートは、入力信号を第１の基準電位と差動比較するエミッタ 接続のバイポーラ・トランジスタの対を有し、前記バイポーラ・トランジスタの 対のコレクタの夫々は、相応の抵抗を夫々有する抵抗ＭＯＳデバイス回路網の対 の１つに接続され、前記バイポーラ・トランジスタの前記エミッタの夫々は、共 通の電流源ＭＯＳデバイスに接続され、第１の１組のバイアス電位を前記抵抗Ｍ ＯＳデバイス回路の対の夫々に、第２のバイアス電位を前記共通の電流源ＭＯＳ デバイスに供給する分配システムであって、 第１の中間電位を生成する第１の生成手段であって、前記第１の生成手段は、 第１の中間電位を調整すべく機能して前記回路の動作条件の変動を補償し、前記 第１の中間電位は第１の制御信号に応じて変化される、第１の生成手段と、 １組の第２の中間電位を生成する第２の生成手段であって、前記第２の生成手 段は、前記第１の中間電位及び夫々が前記１組の第２の中間電位の１つに対応す る複数の第１の基準電位に接続され、前記第２の生成手段は、前記１組の第２の 中間電位を調整すべく機能して前記回路の動作条件の変動を補償し、前記１組の 第２の中間電位は第２の制御信号に応じて変化される、第１の生成手段と、 前記第１の中間電位を前記第１の１組のバイアス電位に、前記１組の第２の中 間電位の１つを前記第２のバイアス電位に変換する少なくとも１つの変換手段で あって、前記少なくとも１つの変換手段は、前記１組の第２の中間電位の１つの いずれが前記第２のバイアス電位に変換され、それによって前記対応する第１の 基準電位を選択する手段をさらに有し、前記第１の１組のバイアス電位は、前記 抵抗ＭＯＳデバイス回路網の対の夫々の前記相応の抵抗を決定し、前記第２のバ イアス電位は前記電流ＭＯＳデバイスをバイアスして、前記論理ゲートの出力ス イングが前記１組の第２の中間電位の選択された１つの第１の基準電位に応じて 決定されるように前記電流ＭＯＳデバイスに電流を生成させ、前記第２の生成手 段は、前記抵抗ＭＯＳデバイス回路網の対の夫々の相応の抵抗の値の差異に拘わ らず前記出力スイングを維持すべく調整される前記第２のバイアス電位を誘引し 、前記第１及び第２の生成手段は、前記回路の動作条件の変動を補償するように 前記第１の１組のバイアス電位及び前記第２のバイアス電位を誘因する、前記変 換手段と、 を備えることを特徴とする分配システム。 ２４．前記少なくとも１つの変換手段は、物理的に前記論理ゲートのすぐ近くに 配されることを特徴とする請求項２３に記載の分配システム。 ２５．前記少なくとも１つの変換手段は、共通ノードで直列に接続された第１及 び第２のＭＯＳデバイス回路網を有し、前記第１のＭＯＳデバイス回路網は、前 記第１の動作電位及び前記第１の中間電位に接続され、前記第１のＭＯＳデバイ ス回路網は前記第１の１組のバイアス電位を供給し、前記第２のＭＯＳデバイス 回路網は、前記選択された第２の中間電位及び電流移動ＭＯＳデバイスに接続さ れ、 前記第１の中間電位は前記第１のＭＯＳデバイス回路網をバイアスし、前記選 択された第２の中間電位は前記第２のＭＯＳデバイス回路網をバイアスして、こ れにより前記共通ノードは前記選択された第２の中間電位の前記対応する第１の 基準電位と略等しい電位でフォースされ、前記電流移動デバイスは、そのゲート に接続されドレインと第２の動作電位に接続されたソースを有し、前記電流移動 ＭＯＳデバイスのゲートは前記第２のバイアス電位を供給することを特徴とする 請求項２４に記載の分配システム。 ２６．前記第１及び第２のＭＯＳデバイス回路網は第３の制御信号に応じ、前記 第３の制御信号は前記第１の１組のバイアス電位を決定し、前記抵抗負荷回路網 の対の夫々の前記相応する抵抗は第３の制御信号の変化によって変化され得るこ とを特徴とする請求項２５に記載の分配システム。 ２７．前記抵抗ＭＯＳデバイス回路網の対の夫々及び前記第１及び第２のＭＯＳ デバイス回路網の夫々は、複数の並列のＭＯＳデバイス及び対応するスイッチン グ回路網を含み、前記複数の並列のＭＯＳデバイスは相応の累積したサイズを有 し、前記複数のＭＯＳデバイスの対応するスイッチング回路網は、前記対応する 複数の並列のＭＯＳデバイスの前記相応のサイズを決定するように制御されるこ とを特徴とする請求項２５に記載の分配システム。 ２８．前記複数の並列のＭＯＳデバイスはＰＭＯＳトランジスタを含むことを特 徴とする請求項２７に記載の分配システム。 ２９．前記共通の電流源ＭＯＳデバイス及び前記電流移動ＭＯＳデバイスは、夫 々ｎチャネルの金属酸化物半導体（ＮＭＯＳ）のトランジスタを含むことを特徴 とする請求項２８に記載の分配システム。