JPS60195626A - 定電力回路 - Google Patents
定電力回路Info
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- JPS60195626A JPS60195626A JP5060384A JP5060384A JPS60195626A JP S60195626 A JPS60195626 A JP S60195626A JP 5060384 A JP5060384 A JP 5060384A JP 5060384 A JP5060384 A JP 5060384A JP S60195626 A JPS60195626 A JP S60195626A
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- JP
- Japan
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- constant
- voltage
- dutn
- drain
- transistor
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-
- G—PHYSICS
- G05—CONTROLLING; REGULATING
- G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
- G05F1/00—Automatic systems in which deviations of an electric quantity from one or more predetermined values are detected at the output of the system and fed back to a device within the system to restore the detected quantity to its predetermined value or values, i.e. retroactive systems
- G05F1/10—Regulating voltage or current
- G05F1/46—Regulating voltage or current wherein the variable actually regulated by the final control device is dc
- G05F1/56—Regulating voltage or current wherein the variable actually regulated by the final control device is dc using semiconductor devices in series with the load as final control devices
- G05F1/577—Regulating voltage or current wherein the variable actually regulated by the final control device is dc using semiconductor devices in series with the load as final control devices for plural loads
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明はＭＯ８ＦＩＥＴ（以下ＭＯ８）ランジスタとい
う）のソースあるいはバイポーラトランジスタのエミッ
タが共通になっているデバイスにおいてそれらを構成し
ている各素子に所定の定電力を供給するのに適した定電
力回路に関する。
う）のソースあるいはバイポーラトランジスタのエミッ
タが共通になっているデバイスにおいてそれらを構成し
ている各素子に所定の定電力を供給するのに適した定電
力回路に関する。
第１図（ａ）の如くバイポーラトランジスタ１のエミッ
タ（エミッタ接地回路）あるいは第１図ｆｂ）の如（Ｍ
ＯＳトランジスタ２のソース（ソース接地回路）がアー
スラインにおちている素子、更に第２図（ａ）の如くエ
ミッタが共通になっているトランジスタアレイ（エミッ
タ共通回路）、あるいは第２図（ｂ）の如くソースが共
通になっているＭＯＳ）ランノスタアレイ（ソース共通
回路）に一定電力を印加する場合、第３図（ａ）〜（ｄ
）の如くペース接地回路、ダート接地回路、エミッタ接
地回路、ソース接地回路等が使用できないため、素子ｌ
あるいは２に流れる電流、印加される電圧をそれぞれ一
定にすることは極めて難しい。しかもソースあるいはエ
ミッタが共通になっているデバイス（ＭＯＳ）ランジス
タアレイ。
タ（エミッタ接地回路）あるいは第１図ｆｂ）の如（Ｍ
ＯＳトランジスタ２のソース（ソース接地回路）がアー
スラインにおちている素子、更に第２図（ａ）の如くエ
ミッタが共通になっているトランジスタアレイ（エミッ
タ共通回路）、あるいは第２図（ｂ）の如くソースが共
通になっているＭＯＳ）ランノスタアレイ（ソース共通
回路）に一定電力を印加する場合、第３図（ａ）〜（ｄ
）の如くペース接地回路、ダート接地回路、エミッタ接
地回路、ソース接地回路等が使用できないため、素子ｌ
あるいは２に流れる電流、印加される電圧をそれぞれ一
定にすることは極めて難しい。しかもソースあるいはエ
ミッタが共通になっているデバイス（ＭＯＳ）ランジス
タアレイ。
パイ？−ラトランジスタアレイ）の各素子に印加する電
力を一定にしようとする場合、よく使用されるソース接
地回路あるいはエミッタ接地回路における負帰還回路が
使用できないため、さらに難しさが増す。
力を一定にしようとする場合、よく使用されるソース接
地回路あるいはエミッタ接地回路における負帰還回路が
使用できないため、さらに難しさが増す。
ソースあるいはエミッタが共通になっているデバイスに
おいて、それらを構成している各素子に所定の定電力を
印加できる定電力回路を提供しようとするものである。
おいて、それらを構成している各素子に所定の定電力を
印加できる定電力回路を提供しようとするものである。
本発明は、ドレインあるいはコレクタよシミ位をとシ出
して帰還し、素子へ流れる電流、印加される電力を一定
にする方法ヲ、゛第４アンプ（０ｐｅｒａｔｉｏｎａｌ
Ａｍｐｌｉｆｉｅｒ）を使用した回路で提案するもので
ある。
して帰還し、素子へ流れる電流、印加される電力を一定
にする方法ヲ、゛第４アンプ（０ｐｅｒａｔｉｏｎａｌ
Ａｍｐｌｉｆｉｅｒ）を使用した回路で提案するもので
ある。
ドレイン端子よシミ位を堰シ出し、オペアンプを使用し
て帰還を施こすことを考える場合、その前提として第４
図の如くオペアンｆｌｌｆ使用した定電流回路を思い浮
かべることができるが、この場合負荷１２に定電流を流
すことはできるが、当然のこととして負荷１２に印加さ
れる電圧を一定にすることはでき得ない。図中Ｒは電流
制限抵抗、１３は基準電圧源、ＶＤＤ＋ｖＣＣ”Ｋｇは
電源である。
て帰還を施こすことを考える場合、その前提として第４
図の如くオペアンｆｌｌｆ使用した定電流回路を思い浮
かべることができるが、この場合負荷１２に定電流を流
すことはできるが、当然のこととして負荷１２に印加さ
れる電圧を一定にすることはでき得ない。図中Ｒは電流
制限抵抗、１３は基準電圧源、ＶＤＤ＋ｖＣＣ”Ｋｇは
電源である。
そこで第５図の如き改良型回路を考え、ＭＯＳトランジ
スタのアレイでソースが共通になっているデバイス（Ｄ
ＵＴ、〜ＤＵＴｎ・・・実際はＭＯＳ）ランノスタ２）
に対して、定電流しかも定電圧になる回路（定′電力回
路）が、ドレイン端子よシ得られる電圧をオペアンプの
同相入力端子（ト）に接続し、反転入力端子（−）に基
準電圧ＶＲ１，Ｆ、〜ｎを加えることによって得られる
。各素子ＤＵＴ、〜ＤＵＴのドレインは電流制限抵抗Ｒ
１〜Ｒｎを介して電源ｖＤＤ、〜ｖＤＤｎに接続し、Ｄ
ＵＴ、〜ＤＵＴｎのグートハオベアンｆＯＡ、〜ＯＡｎ
の出力に接続する。
スタのアレイでソースが共通になっているデバイス（Ｄ
ＵＴ、〜ＤＵＴｎ・・・実際はＭＯＳ）ランノスタ２）
に対して、定電流しかも定電圧になる回路（定′電力回
路）が、ドレイン端子よシ得られる電圧をオペアンプの
同相入力端子（ト）に接続し、反転入力端子（−）に基
準電圧ＶＲ１，Ｆ、〜ｎを加えることによって得られる
。各素子ＤＵＴ、〜ＤＵＴのドレインは電流制限抵抗Ｒ
１〜Ｒｎを介して電源ｖＤＤ、〜ｖＤＤｎに接続し、Ｄ
ＵＴ、〜ＤＵＴｎのグートハオベアンｆＯＡ、〜ＯＡｎ
の出力に接続する。
基準電圧ｖＲＥＦ１〜ＶＲＥＩＰｎで、端子Ｄ１〜Ｄｎ
の電圧が所定の値になるように設定する。
の電圧が所定の値になるように設定する。
第５図の如くソースが共通になっているデバイスに定電
流かつ定電圧が印加される原理について、第６図の如く
被測定素子ＤＵＴ、ｉ例にとシ、その動作原理を説明す
る。第６図においてドレイン、ソース間電圧をＶＤ８１
とし、また流れる電流をＩ、ＤＵＴに印加される電力を
ＰＤｌとする。
流かつ定電圧が印加される原理について、第６図の如く
被測定素子ＤＵＴ、ｉ例にとシ、その動作原理を説明す
る。第６図においてドレイン、ソース間電圧をＶＤ８１
とし、また流れる電流をＩ、ＤＵＴに印加される電力を
ＰＤｌとする。
Ｄｊ１
この条件にて次の２式が成立する。
ｖＤＤ１＝Ｒ４・ＩＤ１＋ＶＤ８．・・・・・・・・・
・・・・・・・・・（１）ＰＤ１＝ＶＤ８．・工。、・
・・・・・・・・・・・・・・・・・（２）（２）式よ
り ＶＤ８．−ＰＤ１／■Ｄ１・・・・・・・・・・・・・
・・・・・（３）（３）式を（１）式に代入すれば 、’、Ｐ＝−ＲＩ＋Ｖ・工・・・・・・・・・・・・・
・・・・（４）Ｄｌ１ＤｌＤＤｌＤｌ あるいは ここで工。、の変化に対してＰＤ、の変化が最小になる
ポイント即ちより１条件をめてみる。そこで（４）式に
おいてＩＤ１を゛変数と考え両辺を工。、で微分する。
・・・・・・・・・（１）ＰＤ１＝ＶＤ８．・工。、・
・・・・・・・・・・・・・・・・・（２）（２）式よ
り ＶＤ８．−ＰＤ１／■Ｄ１・・・・・・・・・・・・・
・・・・・（３）（３）式を（１）式に代入すれば 、’、Ｐ＝−ＲＩ＋Ｖ・工・・・・・・・・・・・・・
・・・・（４）Ｄｌ１ＤｌＤＤｌＤｌ あるいは ここで工。、の変化に対してＰＤ、の変化が最小になる
ポイント即ちより１条件をめてみる。そこで（４）式に
おいてＩＤ１を゛変数と考え両辺を工。、で微分する。
（５）式においてｄ九、／ｄＩＤ、＝０とすれば、ＩＤ
１の変化に対してＰｄ１の変化が零になるポイントがま
る。即ち Ｖ＝２Ｒ４・ＩＤ１ ＩＮ （６）式はり、の電位がｖＤＤ、／２であること金示し
ている。当然Ｒ４の両端に印加される電圧もｖＤＤ１／
２であシ、ｖＤＤｌがり４点によって２等分されること
を意味している。よってＩＤ１の変化に対してＰＤｌの
変化を零にするためには、オペアンプＯＡ、の反転入力
端子←）に加える電圧即ち基準電圧’ｅ、ＤＩ点の電圧
がｖＤＤ１／２になるよう圧制御すればよいことが分か
る。
１の変化に対してＰｄ１の変化が零になるポイントがま
る。即ち Ｖ＝２Ｒ４・ＩＤ１ ＩＮ （６）式はり、の電位がｖＤＤ、／２であること金示し
ている。当然Ｒ４の両端に印加される電圧もｖＤＤ１／
２であシ、ｖＤＤｌがり４点によって２等分されること
を意味している。よってＩＤ１の変化に対してＰＤｌの
変化を零にするためには、オペアンプＯＡ、の反転入力
端子←）に加える電圧即ち基準電圧’ｅ、ＤＩ点の電圧
がｖＤＤ１／２になるよう圧制御すればよいことが分か
る。
次により１＝ｖＤＤ１／２Ｒ１が満足されルトき、印加
電力ＰＤ１につｂてめる。（６）式を（２）式に代入す
れば （７）式よシＲ４をめる式に書き直せばＶＤＤ１＝２９
・・・・・・・・・・・・・・・・・・・・・・・・（
９）ドレイン端子に直列に挿入される抵抗Ｒ１はｖＤＤ
ｌとＰＤｌとの関係よシ、（８）式にてめることができ
る。
電力ＰＤ１につｂてめる。（６）式を（２）式に代入す
れば （７）式よシＲ４をめる式に書き直せばＶＤＤ１＝２９
・・・・・・・・・・・・・・・・・・・・・・・・（
９）ドレイン端子に直列に挿入される抵抗Ｒ１はｖＤＤ
ｌとＰＤｌとの関係よシ、（８）式にてめることができ
る。
次に印加電力ＰＤ１の変動について検討する。
いまより１＝ｖＤＤ１／２Ｒ１が満たされている状態よ
シ、ＤＵＴ、の素子のもっている電気的特性（温度特性
等も含む）が変化し、９１点の電位が士Δだけ変化した
場合のＰＤｌの変化量ΔＰＤ、をめる。この時変化量Δ
ＰＤ１を表わす式は次のようになる。
シ、ＤＵＴ、の素子のもっている電気的特性（温度特性
等も含む）が変化し、９１点の電位が士Δだけ変化した
場合のＰＤｌの変化量ΔＰＤ、をめる。この時変化量Δ
ＰＤ１を表わす式は次のようになる。
・・・・・・・・・・・・・・・００
（４）式及び（４）７式を用いて
Ｒ４の符号は常に正のためへ９式の右辺は常に正となる
。よって となる。印加電力ＰＤ１の変化量ΔＰＤ１は、９１点の
電位が上下へΔだけ動いても、ｖＤＤ、（或いはｖＤＢ
ｌの電圧）の大きさに依存せず、０７点の電圧がｖＤＤ
、／２になりている状態からの変化量は常に正で、ドレ
イン端子に直列に接続される抵抗Ｒ１及びΔのみで決定
される。このΔは非常に小だからΔＰＤｊは非常に小で
あることが分かる。
。よって となる。印加電力ＰＤ１の変化量ΔＰＤ１は、９１点の
電位が上下へΔだけ動いても、ｖＤＤ、（或いはｖＤＢ
ｌの電圧）の大きさに依存せず、０７点の電圧がｖＤＤ
、／２になりている状態からの変化量は常に正で、ドレ
イン端子に直列に接続される抵抗Ｒ１及びΔのみで決定
される。このΔは非常に小だからΔＰＤｊは非常に小で
あることが分かる。
上記ではオ（アンプを使用した定電力の動作原理におい
て、ＰＤｌとより１の関係よシＰＤ、の安定度について
説明したが、次にＰＤｌとＶＤｓ、の関係式よ、６ｐＤ
、の安定度を＊める式の誘導について説明する。
て、ＰＤｌとより１の関係よシＰＤ、の安定度について
説明したが、次にＰＤｌとＶＤｓ、の関係式よ、６ｐＤ
、の安定度を＊める式の誘導について説明する。
（１）式よシ
０３式’ｅ（２）式に代入すれば
よって
ここでＰＤ、がｖＤＢｌの変化に対して最小になるポイ
ント即ちｖＤｇ５条件をめるためＣｌＪ式の両辺を■Ｄ
８．で微分する。
ント即ちｖＤｇ５条件をめるためＣｌＪ式の両辺を■Ｄ
８．で微分する。
００式ニオイテｄＰＤ、／ｄＶＤ８．＝０トすれば、ｖ
ＤＢｌの変化に対してＰＤｌの変化が零となるポイント
がまる。即ち 次ＫｖＤｓ、＝ＶＤＤ、／２が満足されているとき、助
′式をｑ１式に代入すれば となる。次にＱｆ１式ヲ（２）式に代入して請求めまた
は ｖ＝５耳評・・・・・・・・・・・・・・・・・・（イ
）Ｂ１ よってドレイン、ソース間に印加する電圧ＶＤ８１は電
源電圧ＶＤＤ１の半分ｖＤＤ１／２で、ドレインに挿入
するシリーズ抵抗Ｒ４とＤＵＴ、に印加する電力へ、の
積Ｒ４・ＲＤ、の平方根で決まる値ｉでＶＤｓｌを設定
し、電源電圧は”Ｂ８１の２倍即ち２５にすれば、ＰＨ
ｋＶｏｓ＋の変化に対して極めて安定にすることができ
る。
ＤＢｌの変化に対してＰＤｌの変化が零となるポイント
がまる。即ち 次ＫｖＤｓ、＝ＶＤＤ、／２が満足されているとき、助
′式をｑ１式に代入すれば となる。次にＱｆ１式ヲ（２）式に代入して請求めまた
は ｖ＝５耳評・・・・・・・・・・・・・・・・・・（イ
）Ｂ１ よってドレイン、ソース間に印加する電圧ＶＤ８１は電
源電圧ＶＤＤ１の半分ｖＤＤ１／２で、ドレインに挿入
するシリーズ抵抗Ｒ４とＤＵＴ、に印加する電力へ、の
積Ｒ４・ＲＤ、の平方根で決まる値ｉでＶＤｓｌを設定
し、電源電圧は”Ｂ８１の２倍即ち２５にすれば、ＰＨ
ｋＶｏｓ＋の変化に対して極めて安定にすることができ
る。
次に本定電力回路において、■ＤＤ１＝２■Ｄ８゜とい
う定電力条件が設定されなかった場合の印加電力ＰＤ、
の変化について考察する。オペアンプを使用した本定電
力回路において、先にめた定電力条件（ＶＤＤ、がＢ１
点によって２等分されていること””Ｂ８１＝ＶＤＤＩ
／２”）が設定されなかった場合、印加電力の変動につ
いて計算してみる。いまドレイン、ソース間電圧がｖＤ
ｓ。
う定電力条件が設定されなかった場合の印加電力ＰＤ、
の変化について考察する。オペアンプを使用した本定電
力回路において、先にめた定電力条件（ＶＤＤ、がＢ１
点によって２等分されていること””Ｂ８１＝ＶＤＤＩ
／２”）が設定されなかった場合、印加電力の変動につ
いて計算してみる。いまドレイン、ソース間電圧がｖＤ
ｓ。
ＮＶＤＤ１／２で、成る”ＤＳｌの値の状態よｐ±Δだ
け変動した場合について九、の変化量ΔＰＤ１をめる。
け変動した場合について九、の変化量ΔＰＤ１をめる。
１ΔＰＤ、ｌ＝ＩＩ九、ｌ−ＦＤ、ｌ１１ＶＤｓ１■Ｄ
ｓ１±Δ 燵◆式を用いて −ｖＤＤ、・Ｖ０５１＋ＶＤＤＩ’Δ１１ｅυ式から分
かるように定−力条件ＶＤ８．＝ＶＤＤ１／２が満され
ていないとき、Ｂ１点による２等分の割合がずれている
ほどＰＤｌの変化量ΔＰＤ１が大きくなる。またＱル式
にて、定電力条件ｖＤｓ１−ｖＤＤ１／２が満されてい
るとすれば第２項が零になるため１ΔＰＤ１１＝Δ２／
Ｒ１となシ、先にめた（Ｉａ式と同じ値になる。
ｓ１±Δ 燵◆式を用いて −ｖＤＤ、・Ｖ０５１＋ＶＤＤＩ’Δ１１ｅυ式から分
かるように定−力条件ＶＤ８．＝ＶＤＤ１／２が満され
ていないとき、Ｂ１点による２等分の割合がずれている
ほどＰＤｌの変化量ΔＰＤ１が大きくなる。またＱル式
にて、定電力条件ｖＤｓ１−ｖＤＤ１／２が満されてい
るとすれば第２項が零になるため１ΔＰＤ１１＝Δ２／
Ｒ１となシ、先にめた（Ｉａ式と同じ値になる。
なお本発明は上記実施例のみに限られず種々の応用が可
能である。例えば実施例ではＭＯＳ）ランジスタによる
場合を説明したが、バイポーラトランジスタを用いた場
合も同様である。この場合ＭＯ８）ランジスタのダート
とバイポーラトランジスタのベース、ソースとエミッタ
、ドレインとコレクタが入れかわる。
能である。例えば実施例ではＭＯＳ）ランジスタによる
場合を説明したが、バイポーラトランジスタを用いた場
合も同様である。この場合ＭＯ８）ランジスタのダート
とバイポーラトランジスタのベース、ソースとエミッタ
、ドレインとコレクタが入れかわる。
以上のようにＭＯＳ）ランノスタのソース或いはバイポ
ーラトランジスタのエミッタが共通になっているデバイ
スに対し、定電流でしかも定電圧の定電力回路は、ドレ
イン端子あるいはコレクタ端子よシ得られる電圧をオ被
アンプの同相入力端子（ト）に印加し、反転入力端子（
−）に、Ｂ１点の電圧が電源電圧ｖＤＤ１の半分のＶＤ
Ｄ＋７２になるような基準電圧を加えることによって得
られる。定電力条件ｖＤＤ１＝２ｖＤｓ１が満されてい
るとき、印加電力ＰＤ１はｖＤＤ、′／４Ｒ１テ与エラ
レ、トレイン端子あるいはコレクタ端子に直列に挿入さ
れる抵抗Ｒ１は、ＶＤＤ、とＰＤ１ノ関係より”ＤＤ１
＝２ｖ−〆Σ冒」なる式で決定される。印加型Ｓ１ 力ＰＤ、の変化量ΔＰＤ、は、Ｂ１点の電位が上下へΔ
だけ動いても、ｖＤＤ、あるいはＶＤ８＋の電位に依存
せず、ドレイン端子あるいはコレクタ端子に直列に接続
される抵抗Ｒ１及びΔで決定され、Δ／Ｒ１で表わされ
、極めて高い精度で定電力制御が可能となるものである
。
ーラトランジスタのエミッタが共通になっているデバイ
スに対し、定電流でしかも定電圧の定電力回路は、ドレ
イン端子あるいはコレクタ端子よシ得られる電圧をオ被
アンプの同相入力端子（ト）に印加し、反転入力端子（
−）に、Ｂ１点の電圧が電源電圧ｖＤＤ１の半分のＶＤ
Ｄ＋７２になるような基準電圧を加えることによって得
られる。定電力条件ｖＤＤ１＝２ｖＤｓ１が満されてい
るとき、印加電力ＰＤ１はｖＤＤ、′／４Ｒ１テ与エラ
レ、トレイン端子あるいはコレクタ端子に直列に挿入さ
れる抵抗Ｒ１は、ＶＤＤ、とＰＤ１ノ関係より”ＤＤ１
＝２ｖ−〆Σ冒」なる式で決定される。印加型Ｓ１ 力ＰＤ、の変化量ΔＰＤ、は、Ｂ１点の電位が上下へΔ
だけ動いても、ｖＤＤ、あるいはＶＤ８＋の電位に依存
せず、ドレイン端子あるいはコレクタ端子に直列に接続
される抵抗Ｒ１及びΔで決定され、Δ／Ｒ１で表わされ
、極めて高い精度で定電力制御が可能となるものである
。
以上説明した如く本発明によれば、ソースあるいはエミ
ッタが共通になっているデバイスにおいて、それらを構
成している各素子に所定の定電力をそれぞれ印加できる
定電力回路が提供できるものである。
ッタが共通になっているデバイスにおいて、それらを構
成している各素子に所定の定電力をそれぞれ印加できる
定電力回路が提供できるものである。
第１図（ａ）、（ｂ）はエミッタ、ソース接地回路図、
第２図（ａ）、（ｂ）はバイポーラ、ＭＯＳトランジス
タアレイを示す回路図、第３図（ａ）〜（ｄ）はベース
。 ダート、エミッタ、ソース接地回路図、第４図は従来の
オペアンゾ使用定電流回路図、第５図は本発明の一実施
例を示す回路図、第６図は同実施例を更に詳細に説明す
るための回路図である。 ２・・・ＭＯＳ）ランノスタ、ＯＡ、〜ＯＡｎ・・・オ
にアンデ、Ｒ１−Ｒｎ・・・電流制限抵抗。 出願人代理人弁理士鈴江武産 熱１図 （ａ）（ｂ） 第２図 （ａ） （ｂ）
第２図（ａ）、（ｂ）はバイポーラ、ＭＯＳトランジス
タアレイを示す回路図、第３図（ａ）〜（ｄ）はベース
。 ダート、エミッタ、ソース接地回路図、第４図は従来の
オペアンゾ使用定電流回路図、第５図は本発明の一実施
例を示す回路図、第６図は同実施例を更に詳細に説明す
るための回路図である。 ２・・・ＭＯＳ）ランノスタ、ＯＡ、〜ＯＡｎ・・・オ
にアンデ、Ｒ１−Ｒｎ・・・電流制限抵抗。 出願人代理人弁理士鈴江武産 熱１図 （ａ）（ｂ） 第２図 （ａ） （ｂ）
Claims (2)
- （１）’ＭＯＳトランジスタのソースあるいはパイｙＪ
？−ラトランジスタのエミッタが共通になっているデバ
イスに対し、前記ＭＯ８）ランジスタのドレインあるい
はバイポーラトランジスタのコレクタよシ得られる電圧
をオペアンプの同相入力に印加し、反転入力には基準電
圧を印加し、前記ドレインあるいはコレクタを電流制限
抵抗を介して電源に接続し、前記オペアンプの出力を前
記ＭＯ８）ランジスタのダートあるいはバイポーラトラ
ンジスタのペースに接続したことを特徴とする定電力回
路。 - （２）前記ドレインあるいはコレクタの電圧が電源電圧
の半分になるような前記基準電圧を印加することを特徴
とする特許請求の範囲第１項に記載の定電力回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5060384A JPS60195626A (ja) | 1984-03-16 | 1984-03-16 | 定電力回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5060384A JPS60195626A (ja) | 1984-03-16 | 1984-03-16 | 定電力回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60195626A true JPS60195626A (ja) | 1985-10-04 |
Family
ID=12863538
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5060384A Pending JPS60195626A (ja) | 1984-03-16 | 1984-03-16 | 定電力回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60195626A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1994027204A2 (en) * | 1993-05-13 | 1994-11-24 | Microunity Systems Engineering, Inc. | Bias voltage distribution system |
| WO2006044987A2 (en) * | 2004-10-20 | 2006-04-27 | Advanced Analogic Technologies, Inc. | Single, multiplexed operational amplifier to improve current matching between channels |
-
1984
- 1984-03-16 JP JP5060384A patent/JPS60195626A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1994027204A2 (en) * | 1993-05-13 | 1994-11-24 | Microunity Systems Engineering, Inc. | Bias voltage distribution system |
| WO1994027204A3 (en) * | 1993-05-13 | 1995-01-19 | Microunity Systems Eng | Bias voltage distribution system |
| WO2006044987A2 (en) * | 2004-10-20 | 2006-04-27 | Advanced Analogic Technologies, Inc. | Single, multiplexed operational amplifier to improve current matching between channels |
| WO2006044987A3 (en) * | 2004-10-20 | 2006-09-21 | Advanced Analogic Tech Inc | Single, multiplexed operational amplifier to improve current matching between channels |
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