JPH09106316A - 基準電流発生回路 - Google Patents

基準電流発生回路

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JPH09106316A
JPH09106316A JP7289318A JP28931895A JPH09106316A JP H09106316 A JPH09106316 A JP H09106316A JP 7289318 A JP7289318 A JP 7289318A JP 28931895 A JP28931895 A JP 28931895A JP H09106316 A JPH09106316 A JP H09106316A
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Abstract

(57)【要約】 【課題】精度が良く安定した定電流を発生し実装コスト
を低減できる基準電流発生回路の提供。 【解決手段】基準電圧発生回路1より出力された電圧を
ラダー抵抗2で分圧し、その分圧された数カ所の電圧
は、複数個のスイッチを有する制御回路3に入力され、
制御回路3はスイッチを切り替えることで入力された電
圧のうちの一つをNMOSトランジスタ4のゲート側に
選択的に出力する。NMOSトランジスタ4のドレイン
に現れる電流を出力電流IREFとした時、制御回路3の
スイッチを切り替え、NMOSトランジスタ4のゲート
電圧を調整することにより電流IREFを所定の値にす
る。

Description

【発明の詳細な説明】
【0001】
【発明の属する技術分野】本発明は基準電流発生回路に
関し、MOS型半導体集積回路化に好適な回路構成を持
つ基準電流発生回路に関する。
【0002】
【従来の技術】従来、この種の基準電流発生回路とし
て、例えば特開昭59−66725号公報には、図4に
示すような基準電流発生回路(定電流回路)が提案され
ている。
【0003】図4を参照して、上記公報記載の従来の定
電流回路を説明する。図4において、11は差動増幅
器、12はNMOSトランジスタ、13は抵抗値R0
らなる定電流発生用基準抵抗をそれぞれ示す。差動増幅
器11の反転入力端子(−入力端子)と、NMOSトラ
ンジスタ12のソース側と、抵抗13の一端は節点aに
て共通に接続されており、抵抗13の他端は電源V
SS(−電源)に接続されている。
【0004】次に、図4に示す従来の定電流回路の動作
について説明する。
【0005】差動増幅器11の非反転入力端子(+入力
端子)にV0なる基準電圧が与えられているとすると、
節点aの電位は負帰還作用によりV0となり、定電流出
力OUT2を流れる電流I0は、I0=V0/R0となる。
【0006】この方式の定電流回路においては、電流値
0は基準電圧値V0と定電流発生用基準抵抗の抵抗値R
0によって決まるため、比較的容易に定電流値を設定す
ることが可能となる。
【0007】
【発明が解決しようとする課題】一般に、半導体製造工
程においては、プロセス変動や周囲温度変化等により、
MOSトランジスタのしきい値電圧VT、トランジスタ
の特性や拡散抵抗の値等に大きなバラツキが生じる。
【0008】図4を参照して説明した上記従来の基準電
流発生回路において、精度の良い基準電流特性を得るた
めには、定電流発生用基準抵抗R0は外付けとすること
が必要とされ、このため従来の基準電流発生回路は部品
点数の増加をもたらし不利である。
【0009】また、精度の高い抵抗は高価であり、上記
従来の基準電流発生回路において、高精度の基準電流を
得る場合、コスト増が避けられない。
【0010】さらに、上記従来の基準電流発生回路にお
いては、外付抵抗用の出力端子を設けなければならない
ため、出力端子の増加という問題がある。
【0011】仮りに、上記従来の基準電流発生回路の定
電流発生用基準抵抗として、外付抵抗の代わりに、拡散
抵抗を用いてIC内に抵抗を構成したとしても、既に述
べたように、拡散抵抗は温度変化によるバラツキが大き
いため、単純に抵抗をIC内に構成するだけでは精度の
良い基準電流発生回路を実現することができないという
問題がある。
【0012】従って、本発明は、上記従来技術の問題点
を解消し、しきい値電圧VTのバラツキや温度変化に対
して精度の良い安定した基準電流を発生可能とし、集積
化に好適であり実装コストの低減を達成する基準電流発
生回路を提供することを目的とする。
【0013】
【課題を解決するための手段】前記目的を達成するた
め、本発明は、基準電圧を発生する基準電圧発生回路
と、前記基準電圧発生回路の出力電圧を分圧するラダー
抵抗と、前記ラダー抵抗の予め定めた所定数のタップに
接続され前記基準電圧発生回路の出力電圧を分圧してな
るタップ電圧を入力とし選択された所定の電圧を出力す
るように制御する制御回路と、前記制御回路の出力電圧
をゲートに入力し、ソースが一の電源端子に接続され、
ドレインに流れる電流が出力電流として取り出されるM
OSトランジスタと、を備えたことを特徴とする基準電
流発生回路を提供する。
【0014】本発明によれば、基準電圧発生回路の出力
電圧を分圧するラダー抵抗で分圧された数カ所の電圧を
入力とし所定の電圧を出力する制御回路を介してMOS
トランジスタのゲート電圧を切り替えて所望の定電流を
発生させるように構成したことにより、製造プロセスに
よるMOSトランジスタのしきい値電圧VTのバラツキ
及び/又は温度変化に対して、精度の良い安定した定電
流回路を実現することができると共に、前記従来例で必
要とされた定電流発生用基準抵抗等の外付け部品を不要
とし、集積回路化に好適とされ、コストの低減を達成す
る。
【0015】
【発明の実施の形態】本発明の実施の形態を図面を参照
して以下に説明する。
【0016】図1は、本発明の一実施形態に係る基準電
流発生回路の構成を示す図である。
【0017】図1を参照して、本実施形態は、基準電圧
REFを発生する基準電圧発生回路1、基準電圧発生回
路1からの出力電圧VREFを分圧するラダー抵抗(「抵
抗ストリング」ともいう)2、ラダー抵抗2で分圧され
た数カ所の電圧を入力とし所定の電圧を出力する制御回
路3、制御回路3の出力電圧をゲート電圧とするNMO
Sトランジスタ4、から構成されている。
【0018】ラダー抵抗2は、一端から他端までの間で
分割されており、その一端が基準電圧発生回路1の出力
端子に接続され、他端は低電位側電源端子VSSに接続さ
れている。
【0019】制御回路3は、一端がラダー抵抗2の所定
のタップにそれぞれ接続され、他端がNMOSトランジ
スタ4のゲート電極に共通に接続されてなる複数のスイ
ッチSW1からSWxからなる。
【0020】NMOSトランジスタ4は、ゲートが制御
回路3の出力端子に接続され、ドレイン側が出力端子O
UTに接続され、ソース側が低電位側電源端子VSSに接
続されている。
【0021】次に、図1に示す本実施形態に係る基準電
流回路の動作について説明する。
【0022】基準電圧発生回路1より基準電圧VREF
出力される。このとき、ラダー抵抗2がn等分割(本実
施形態においては、分割数nはn=4、5、6、…等の
所定数)されているものとすると、ラダー抵抗2の複数
のタップと制御回路3のスイッチの接続点の電位は、基
準電圧発生回路1の出力端子側から順に(スイッチSW
1側から順に)、((n−3)/n)×VREF、((n−
4)/n)×VREF、((n−5)/n)×VREF、…、
となる。
【0023】制御回路3のスイッチSW1〜SWxの一つ
をオンさせると、オン状態とされたスイッチとラダー抵
抗2との接続点の電圧が制御回路3より出力される。
【0024】制御回路3の出力電圧値をVGとすると、
GはNMOSトランジスタ4のゲート電圧となり、N
MOSトランジスタ4が飽和領域にあればNMOSトラ
ンジスタ4のドレイン電流IREFは次式で表される。
【0025】 IREF=K(VG−VSS−VT2 …(1)
【0026】上式(1)において、Kはトランスコンダ
クタンス係数、VGはゲート電圧、VTはNMOSトラン
ジスタのしきい値電圧、VSSはNMOSトランジスタの
ソース電位である低電位側電源電圧をそれぞれ表わして
いる。
【0027】ここで、Kは次式(2)にて表される。
【0028】 K=(1/2)μCox(W/L) …(2)
【0029】上式(2)において、μはチャネルでのキ
ャリア移動度、Coxは単位面積当たりのゲート酸化膜容
量、Wはチャネル幅、Lはチャネル長をそれぞれ示して
いる。
【0030】本実施形態においては、NMOSトランジ
スタのしきい値電圧VT等のバラツキにより電流IREF
値が所定の値にならない場合には、制御回路3において
オンさせるスイッチを切り替えて、制御回路3の出力電
圧VGを調整することにより所定の電流IREFを得てい
る。
【0031】図2は、図1の詳細な回路構成の一例を示
す図である。図2において、基準電圧発生回路1は、例
えば、内部にオフセット電圧Vosを有する差動アンプ
1-1と、等分割されたラダー抵抗2で正相(非反転型)
増幅器を構成し、その出力電圧を基準電圧として利用す
る。
【0032】差動アンプ1-1の反転入力端子(−入力端
子)は、ラダー抵抗2の一部と接続されている。
【0033】ラダー抵抗2は一端が差動アンプ1-1の出
力端子と節点Aで接続され、他端は低電位側電源端子V
SSに接続されている。なお、正相型増幅器において、差
動アンプ1-1の反転入力端子に接続されるラダー抵抗2
の電位(R2/(R1+R2)×VA、但し、R1は差動ア
ンプ1-1の出力端子Aと、差動アンプ1-1の反転入力端子
とラダー抵抗2との接続点の間のラダー抵抗2の抵抗
値、R2は該接続点と低電位側電源端子VSSとの間のラ
ダー抵抗2の抵抗値を示すものとする)は、基本的にオ
フセット電圧Vos(非反転入力端子電圧)と等しく、
ラダー抵抗2の分圧電位により差動アンプ1-1の出力電
圧(VA=((R1+R2)/R2)×Vos)が調整され
る。
【0034】図2に示すように、本実施形態において
は、基準電圧を分圧するためのラダー抵抗を別途設ける
ことなく、基準電圧発生回路1内で電圧トリミング用に
設けられているラダー抵抗を共有している。すなわち、
ラダー抵抗2で基準電圧が抵抗分圧された電圧は、基準
電圧値を一定にするための電圧トリミングに用いられる
と共に、制御回路3の入力電圧にもなる。
【0035】また、本実施形態においてはラダー抵抗2
は5つに等分割されており、そのうちの4点(節点B、
節点C、節点D、及び節点E)の電圧が制御回路3の入
力電圧になる。
【0036】制御回路3は、制御信号入力端子TRM
1、TRM2と、インバータ回路7、8と、トランスフ
ァゲート(パストランジスタ)として作用するNMOS
トランジスタ10a、10b、10c、10d、10
e、10fから構成され、制御信号入力端子TRM1、
TRM2より入力される制御信号によって、トランスフ
ァゲートの導通/非導通を切替制御して節点Gに現れる
電圧値VGを切り替える。
【0037】制御信号入力端子TRM1は、NMOSト
ランジスタ10c、10dのゲート側に接続され、また
インバータ回路7を介してNMOSトランジスタ10
e、10fのゲート側に接続されている。また、制御信
号入力端子TRM2は、NMOSトランジスタ10bの
ゲート側に接続され、インバータ回路8を介してNMO
Sトランジスタ10aのゲート側に接続されている。
【0038】NMOSトランジスタ4のゲート電極(節
点G)とラダー抵抗2のタップとの間に接続されたNM
OSトランジスタ10a〜10fからなるスイッチ群は
ツリー(木)構造型に接続されている。すなわち、ラダ
ー抵抗2のB点、C点、D点、E点はそれぞれNMOS
トランジスタ10c、10e、10d、10fのソース
側に接続されている。また、NMOSトランジスタ10
c、10eのドレイン側とNMOSトランジスタ10a
のソース側が接続され、またNMOSトランジスタ10
d、10fのドレイン側とNMOSトランジスタ10b
のソース側が接続されている。そして、NMOSトラン
ジスタ10a、10bのドレイン側とNMOSトランジ
スタ4のゲート側が点Gで接続されている。
【0039】NMOSトランジスタ4は、ソース側が低
電位側電源端子VSSに接続されており、ドレイン側はP
MOSトランジスタ5のドレイン側と接続されている。
PMOSトランジスタ5のドレインがゲートと接続され
てPMOSトランジスタ6のゲートに接続され、これら
のトランジスタは同一サイズとされ、カレントミラー回
路を構成している。
【0040】制御回路3の出力電圧VGによりNMOS
トランジスタ4の電流IREFの値が決まる。この電流I
REFは、高電位側電源端子VDDと、MOSトランジス
タ4のドレイン及び出力端子OUT1の間に設けられた
PMOSトランジスタ5、6から構成されるカレントミ
ラー回路に入力され、カレントミラー回路の出力端(P
MOSトランジスタ6のドレイン)からの出力電流I
REF1が出力端子OUT1から取り出される。なお、カレ
ントミラー回路を構成するPMOSトランジスタ5、6
のサイズ等を調整して、出力端子OUT1から出力され
る電流IREF1を、カレントミラー回路の入力端側の電流
(リファレンス電流)であるNMOSトランジスタ4の
ドレイン電流IREFの例えば所定倍等に設定するように
してもよいことは勿論である。
【0041】図2に示す本実施形態に係る基準電流発生
回路の動作について具体的に説明する。
【0042】基準電圧発生回路1の出力端子である節点
Aの電圧値をVAとする。プロセス時のトランジスタの
しきい値電圧VTのバラツキにより、電圧値VAが所定の
値にならない場合は、抵抗分圧の比を調節する。
【0043】すなわち、差動アンプ1-1の反転入力端子
(−入力端子)とラダー抵抗2の接続点を調節すること
によって電圧値VAを所定の値にする。5つに等分割さ
れたラダー抵抗の1つの抵抗値をRとすると、節点Aの
電圧値がVAであるから、節点B、節点C、節点D、節
点Eの各電圧値は次式(3-a)〜(3-d)で与えられる。
【0044】 B点:(4R/5R)VA=(4/5)VA …(3-a) C点:(3R/5R)VA=(3/5)VA …(3-b) D点:(2R/5R)VA=(2/5)VA …(3-c) E点:(1R/5R)VA=(1/5)VA …(3-d)
【0045】これより、たとえ温度変化等により拡散抵
抗の抵抗値Rにバラツキが生じても、各点(B点、C
点、D点、E点)の電圧値は抵抗比で決まるため、常に
一定の電圧値になる。なお、拡散抵抗の抵抗比(相対精
度)は、その絶対精度に比べてそのバラツキは極めて小
に設計可能とされる。
【0046】制御回路3において、通常、制御信号入力
端子TRM1、TRM2には制御信号として“L”レベ
ルが入力されている。この時、NMOSトランジスタ1
0e、10f、10aがオン状態とされ、NMOSトラ
ンジスタ10c、10d、10bはオフ状態とされるた
め、節点C(タップC)と、節点Gとが接続され、節点
Gには節点Cの電圧値(3/5)VAが出力される。
【0047】そして、節点Gの電圧VG(=(3/5)
A)がNMOSトランジスタ4のゲート電圧となり、
NMOSトランジスタ4が飽和領域にあれば電流IREF
は次式(4)で表される。
【0048】 IREF=K(VG−VSS−VT2 …(4)
【0049】ここで、NMOSトランジスタのしきい値
電圧VTにバラツキが生じた場合、例えばしきい値電圧
が所望のしきい値電圧VTよりも高いしきい値電圧VT
(VT′>VT)となった場合、電流IREF′は次式
(5)で表される。
【0050】
【数1】
【0051】この電流IREF′を所定の電流IREFにする
ために、NMOSトランジスタ4のゲート電圧VGを調
節する。
【0052】すなわち、ゲート電圧をVG′(VG′>V
G)となるようにする。
【0053】具体的には、制御回路3において、制御信
号入力端子TRM1を“H”レベル、制御信号入力端子
TRM2を“L”レベルとすると、NMOSトランジス
タ10c、10d、10aがオン状態となり、NMOS
トランジスタ10e、10f、10bはオフ状態とな
り、節点Bと節点Gが接続し、点Gの電圧値はVG
(VG′>VG)となる。これにより、電流IREF′はI
REFに近づくことになる。
【0054】また、しきい値電圧が所望のしきい値電圧
Tよりも低いしきい値電圧VT″(VT″<VT)となっ
た場合、電流IREFは次式(6)で表される。
【0055】
【数2】
【0056】この電流IREF″を所定の電流IREFにする
ために、NMOSトランジスタ4のゲート電圧VG
G″(VG″<VG)となるようにする。
【0057】具体的には、制御回路3において制御信号
入力端子TRM1、TRM2をともに“H”レベルとす
ると、NMOSトランジスタ10c、10d、10bが
オン状態となり、NMOSトランジスタ10e、10
f、10aはオフして、節点Dと節点Gが接続し、点G
の電圧値はVG″(VG″<VG)となる。
【0058】または、制御信号入力端子TRM1を
“L”レベル、制御信号入力端子TRM2を“H”レベ
ルとすると、NMOSトランジスタ10e、10f、1
0bがオン状態となり、NMOSトランジスタ10c、
10d、10aはオフ状態となるため、節点Eと節点G
が接続し、節点Gの電圧値はVG″(VG″<VG)とな
る。これにより、電流は所望の基準電流IREFに近づく
ことになる。
【0059】図3に、図2に示した回路構成の変形例を
示す。図3においては、電流(基準電流IREF)を発生
するトランジスタとしてPMOSトランジスタ4′を用
い、カレントミラー回路を構成するトランジスタとし
て、低電位側電源端子VSSと出力端子OUT及びOUT
1に設けられたNMOSトランジスタ5′、6′を用い
ている。図3に示す基準電流発生回路は、その出力端子
OUT1から吸込(シンク)型電流IREF1を供給する構
成とされ、図2に示す回路はその出力端子OUT1から
吐出型(ソース)電流IREF1を供給する点が相違するだ
けで、その回路動作は、図2に示す回路と基本的に同一
であるため、説明は省略する。
【0060】上述した実施形態においては、MOSトラ
ンジスタ4のゲート電圧VGを調節するためのタップ数
(ラダー抵抗2と制御回路3との接続点数)は4(B
点、C点、D点、E点)としたが、より精度の良い基準
電流IREFを発生させるためには、ラダー抵抗2をさら
に細かく分割して、タップ数を4から8、16、32と
増やせばよいことは勿論である。なお、タップ数の増加
に伴い、スイッチ群の個数も増大し、これに伴い制御信
号のビット数も上記実施形態で示した2本(TRM1、
TRM2)から3、4、5、…と増やすことが必要とさ
れる。
【0061】すなわち、上記実施形態においては、単
に、回路動作の説明を容易にするために、ラダー抵抗の
タップ数が4の場合を例に説明したが、本発明はかかる
形態にのみ限定されるものではなく、本発明の原理に準
ずる各種形態及び変形を含むことは勿論である。また、
ラダー抵抗2として拡散抵抗を例に説明したが、ポリシ
リコン抵抗であってもよいことは勿論である。
【0062】
【発明の効果】以上説明したように、本発明による基準
電流発生回路は、MOSトランジスタのゲート電圧を切
り替えて所望の定電流を発生させる手段を設けた構成と
したことにより、製造プロセスによるトランジスタのし
きい値電圧VTのバラツキ及び/又は温度変化に対し
て、精度の良い安定した定電流回路を実現することがで
きる。
【0063】また、本発明によれば、回路をすべてIC
(集積回路)上に構成できるため、外付け部品の必要が
なく実装コストを低減できる等の効果を有する。
【図面の簡単な説明】
【図1】本発明の一実施形態に係る基準電流発生回路の
構成を示す図である。
【図2】本発明の一実施形態に係る基準電流発生回路の
詳細な構成の一例を示す図である。
【図3】本発明の一実施形態に係る基準電流発生回路の
詳細な構成の変形例を示す図である。
【図4】従来の定電流回路の構成を示す図である。
【符号の説明】
1 基準電圧発生回路 2 ラダー抵抗 3 制御回路 4、5、6 MOSトランジスタ 7、8 インバータ 10a、10b、10c、10d、10e、10f M
OSトランジスタ 11 差動増幅器 12 MOSトランジスタ 13 抵抗

Claims (10)

    【特許請求の範囲】
  1. 【請求項1】基準電圧を発生する基準電圧発生回路と、 前記基準電圧発生回路の出力電圧を分圧するラダー抵抗
    と、 前記ラダー抵抗の予め定めた所定数のタップに接続され
    前記基準電圧発生回路の出力電圧を分圧してなるタップ
    電圧を入力とし選択された所定の電圧を出力するように
    制御する制御回路と、 前記制御回路の出力電圧をゲートに入力し、ソースが一
    の電源端子に接続され、ドレインに流れる電流が出力電
    流として取り出されるMOSトランジスタと、 を備えたことを特徴とする基準電流発生回路。
  2. 【請求項2】前記制御回路が、前記ラダー抵抗の前記タ
    ップと前記MOSトランジスタのゲートとの間に配設さ
    れた複数のスイッチ用トランジスタからなり、前記MO
    Sトランジスタのゲートに印加する電圧に応じて前記複
    数のスイッチ用トランジスタの導通状態を選択的に制御
    して前記ラダー抵抗の一のタップ電圧を前記MOSトラ
    ンジスタのゲートに供給するように構成されたことを特
    徴とする請求項1記載の基準電流発生回路。
  3. 【請求項3】前記複数のスイッチ用トランジスタが、前
    記ラダー抵抗の前記タップと前記MOSトランジスタの
    ゲートとの間にツリー構造状に配設されたことを特徴と
    する請求項2記載の基準電流発生回路。
  4. 【請求項4】前記基準電圧発生回路において前記基準電
    圧の電圧トリミング用に備えられたラダー抵抗を、前記
    基準電圧発生回路の出力電圧を分圧するための前記ラダ
    ー抵抗として共有してなることを特徴とする請求項1又
    は2記載の基準電流発生回路。
  5. 【請求項5】基準電圧を発生する基準電圧発生回路と、 一端が前記基準電圧発生回路の出力端子に接続され他端
    が第1の電源端子に接続され前記基準電圧発生回路から
    の出力電圧を分圧するラダー抵抗と、 前記ラダー抵抗の予め定めた所定数のタップに接続され
    前記ラダー抵抗で分圧された前記タップの電位を入力と
    し所定の電圧を出力するように制御する制御回路と、 ソース側が前記第1の電源端子に接続され、前記制御回
    路の出力電圧をゲートに入力し、ドレインに流れる電流
    が出力電流として取り出されるNMOSトランジスタ
    と、 を備えたことを特徴とする基準電流発生回路。
  6. 【請求項6】基準電圧を発生する基準電圧発生回路と、 一端が前記基準電圧発生回路の出力端子に接続され他端
    が第1の電源端子に接続され前記基準電圧発生回路から
    の出力電圧を分圧するラダー抵抗と、 前記ラダー抵抗の予め定めた所定数のタップに接続され
    前記ラダー抵抗で分圧された前記タップの電位を入力と
    し所定の電圧を出力するように制御する制御回路と、 ソース側が第2の電源端子に接続され、前記制御回路の
    出力電圧をゲートに入力し、ドレインに流れる電流が出
    力電流として取り出されるPMOSトランジスタと、 を備えたことを特徴とする基準電流発生回路。
  7. 【請求項7】前記制御回路が、前記ラダー抵抗の前記タ
    ップと前記NMOSトランジスタのゲート端子との間に
    おいてツリー構造状に配設され、制御入力信号によりオ
    ン/オフが制御される複数のNMOSトランジスタを具
    備することを特徴とする請求項5記載の基準電流発生回
    路。
  8. 【請求項8】前記制御回路が、前記ラダー抵抗の前記タ
    ップと前記NMOSトランジスタのゲート端子との間に
    おいてツリー構造状に配設され、制御入力信号によりオ
    ン/オフが制御される複数のNMOSトランジスタを具
    備することを特徴とする請求項6記載の基準電流発生回
    路。
  9. 【請求項9】前記基準電圧発生回路が、非反転入力端に
    所定の電位が印加され、出力端が前記ラダー抵抗の一端
    に接続され、前記ラダー抵抗の所定の分圧電位を反転入
    力端に帰還入力してなる差動増幅器を含むことを特徴と
    する請求項4記載の基準電流発生回路。
  10. 【請求項10】前記MOSトランジスタのドレインをカ
    レントミラー回路の入力端に接続し、該カレントミラー
    回路の出力端から出力電流を取り出すように構成したこ
    とを特徴とする請求項1から9のいずれか一に記載の基
    準電流発生回路。
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