JP6232925B2

JP6232925B2 - 入力回路

Info

Publication number: JP6232925B2
Application number: JP2013223318A
Authority: JP
Inventors: 熊谷　直樹; 直樹熊谷
Original assignee: Fuji Electric Co Ltd
Current assignee: Fuji Electric Co Ltd
Priority date: 2013-10-28
Filing date: 2013-10-28
Publication date: 2017-11-22
Anticipated expiration: 2033-10-28
Also published as: US9390843B2; JP2015089157A; US20150115928A1

Description

本発明は、自動車用のイグナイタなどの入力抵抗のばらつきを低減し所定の値にするとともに、電源異常時（例えば、電源短絡時）の入力電流を制限して回路部品若しくは素子の破壊を防止する機能を有する入力回路に関する。

図７は、従来のイグナイタの接続構成例を示す図であり、図７においてＥＣＵ（Electric Control Unit）１からの信号はコネクタ２を介しイグナイタ３に入力され、イグナイタ３に内蔵されたＩＧＢＴ（Insulated Gate Bipolar Transistor）７により、コイル４の１次電流をオンオフすることによりコイル４の２次コイルに数１０ｋＶの電圧を発生させスパークプラグ（spark plug）のギャップ（gap）５間に放電させ、エンジンの燃料に点火する機能を備えている。また、図７におけるＥＣＵ１は、コネクタ２の接触不良による点火ミスを防ぐために信号線に流れる電流を検出する機能を備えている。

一方、以下に示す特許文献１には、電源と、本質的に安全な負荷に取り付けられる出力端子と、前記電源と前記ノードとの間の電圧制限回路と、演算増幅器における比較のため電流を電圧へ変換し且つ負荷に流れる電流を制限するバリア抵抗を含む電流制限回路とを具備し、上記電圧制限回路は、負荷における電圧を制限し、上記電流制限回路は、瞬時電流制限回路を備えて負荷に流れる瞬時電流を制限するようにして、上記負荷に対して電力を供給することが開示されている。

特開２０１１−１２０４７４号公報

上記図７に示したＥＣＵ１は、コネクタ２の接触不良の前兆現象を検出するために僅かな電流の変化を検出する必要があり、イグナイタ３の入力抵抗６は正確な値であることが求められている。このため、入力抵抗６は半導体プロセスで通常得られる精度では不十分で、通常、入力抵抗の精度を出すためにディスクリート部品で構成し且つセラミック基板(図示せず)上などに搭載している。

このように従来のイグナイタは、ＩＧＢＴなどのパワーデバイスを放熱の良い銅フレーム(図示せず)上に搭載し、ディスクリート部品や制御ＩＣ（Integrated Circuit for Control）を搭載するためには高価なセラミック基板を使用していた。

また僅かな接触抵抗を検出するため入力抵抗６を比較的小さな抵抗にしているため、コネクタ２の接続間違いや端子間における異物による接触などにより入力端子が電源（バッテリー）に短絡した場合、大きな電流が流れて発火などの自動車にとって致命的な不具合につながる恐れがあった。

また上記特許文献１に示される構成には、本願発明が後で提示する、入力電圧で定電流源を制御して見かけ上電流制限付抵抗と等価な働きをさせることについて何ら言及していない。

上記の課題を解決するため本発明は、制御ＩＣなどの半導体素子で見かけ上高精度の抵抗と同等な入力特性を実現するとともに、電源異常時に入力電流を制限して発火を防止することが可能な入力回路を提供することを目的とするものである。

本発明の入力回路は、入力端子に接続され入力電圧を検出し検出電圧を出力する入力電圧検出手段と、前記入力端子に接続され前記検出電圧に応じた電流を流す定電流回路と、を備え、前記入力電圧検出手段が分圧抵抗であり、前記定電流回路が、MOSFETと、該MOSFETのソースと基準電位間に接続された電流検出抵抗と、非反転入力が前記分圧抵抗の分圧出力に接続され、反転入力が前記MOSFETのソースに接続され、出力が前記MOSFETのゲートに接続された演算増幅器とからなり、前記MOSFETのドレインが前記入力端子に接続されており、また、前記分圧抵抗および前記電流検出抵抗のばらつきを補正するために、前記分圧抵抗の分圧比を補正する補正手段を更に備える、ことを特徴とするものである。すなわち、本発明の入力回路は、入力電圧を検出し、その電圧に比例した電流を流す手段を備え、検出した電圧を電流値に反映するための比例係数を補正することにより、半導体回路により見かけ上高精度の入力抵抗を実現するとともに所定値以上の入力電圧が印加された場合には電流を制限することで発熱を抑えて発火に至らないようにしたものである。

本発明によれば、半導体プロセスで精度の高い抵抗（入力抵抗）を作成することが困難であることに鑑み、ザップ回路（zap circuit）等を組み合わせて抵抗値の補正を行うことで、フレーム上に搭載されたＩＣ（Integrated Circuit）上に見かけ上高精度な抵抗を形成することができるため、入力抵抗の精度を出すためにディスクリート部品を使用し且つ高価なセラミック基板上に搭載する必要がない。

また同一の回路で電流制限機能も実現することが可能となるため、入力端子の電源異常時（例えば、電源短絡時）に入力回路で使用されている回路部品若しくは素子を保護することが可能となる。

本発明の第１の実施形態に係る入力回路の構成を示す図である。本発明の第１の実施形態における入力電圧と入力電流の関係を示した図である。本発明の第２の実施形態に係る入力回路の構成を示す図である。本発明の第２の実施形態における入力電圧と入力電流の関係を示した図である。本発明の第３の実施形態に係る入力回路の構成を示す図である。本発明の第３の実施形態における入力電圧と入力電流の関係を示した図である。従来のイグナイタの接続構成例を示す図である。

以下、本発明の実施の形態について、詳細に説明する。
［実施形態１］
図１は、本発明の第１の実施形態に係る入力回路の構成を示す図である。図１において、入力端子１１に分圧抵抗１２が接続されている。分圧抵抗１２の各接続点の幾つかはアナログスイッチ列で構成されたセレクタ１３に接続されている。ザップ（zap）回路１４とその出力をデコードするデコーダ１５は、セレクタ１３内の１個のアナログスイッチのみをオンさせ、セレクタ１３はザップ回路１４により選ばれた分圧抵抗の接続点の電位Ｖｓを出力する。

上記の構成例に代えて、ザップ回路１４の出力を直接セレクタ１３に接続しても良いが、選択する数が多い場合は効率が悪くなる。また、ザップ回路１４をEEPROM（Electrically Erasable Programmable Read-Only Memory）などで置き換えることも可能である。また、分圧抵抗１２は比較的高い抵抗に設定できるため、ザップ後のツェナー抵抗に比較して十分高い抵抗であれば分圧抵抗１２の一部をザップ用ツェナーで短絡することも可能である。しかしザップ回路１４で直接セレクタ１３を駆動する場合と同様に選択する数が多い場合は効率が悪くなる。

セレクタ１３の出力は演算増幅器１６の非反転入力（＋端子）に接続され、演算増幅器１６の出力はMOSFET（Metal Oxide Semiconductor Field-Effect Transistor）１７のゲートに接続されている。また演算増幅器１６の反転入力（−端子）は、前記MOSFET１７のソースに接続され、MOSFET１７のドレインは通常で比較器入力など高インピーダンス（図中で“HiZ”と記載）の内部抵抗に接続されるとともにサージ保護抵抗(Ｒ0)１８を介して入力端子１１に接続され、MOSFET１７のソースは電流検出抵抗(Ｒ3)１９を介して基準電位（グランド）に接続されている。なお、MOSFET１７はＳｉ系の半導体だけに限定されず、例えば、ＳｉＣ、ＧａＮ又はダイヤモンド等のワイドバンドギャップ半導体であってもよい。

演算増幅器１６は電流検出抵抗(Ｒ3)１９の電位とセレクタ１３の出力が等しくなるようにMOSFET１７のゲートを制御するため、入力電圧に比例した電流がMOSFET１７に流れる。分圧抵抗１２に流れる電流も入力電圧に比例するため全体の電流も入力電圧に比例し、外部から見ると見かけ上一定の入力抵抗が接続されているのと等価となる。

なお、図１においてサージ保護抵抗(Ｒ0)１８の入力側及び出力側の端子と基準電位（グランド）間に接続されたサージ吸収用ツェナーダイオード２０，２１は入力端子１１にＥＳＤ（Electro Static Discharge：静電気放電）などの非常に大きなサージが加わった際に、MOSFET１７やそのドレインに接続された内部回路を保護する働きを持っているが、サージ保護抵抗(Ｒ0)１８の値が大きくない限り上記の動作には関係しない。

ここで入力電圧をＶin、セレクタ１３の出力電圧をＶs、セレクタ１３で選択された分圧抵抗接続点と基準電位（グランド）間の抵抗をＲ1、セレクタ１３で選択された分圧抵抗接続点と入力端子１１間の抵抗をＲ2とし、分圧抵抗１２に流れる電流をＩs、サージ保護抵抗(Ｒ0)１８の値をＲ0、電流検出抵抗(Ｒ3)の抵抗Ｒ3に流れる電流をＩmとすると、

Ｉs＝Vin/(Ｒ1 + Ｒ2)・・・・・・・・・・・・・・（１）
Ｖs＝Is・Ｒ1＝Im・Ｒ3 ・・・・・・・・・・・・・（２）

入力端子１１から見た抵抗Ｒinは、

Ｒin＝Vin/(Ｉs+Ｉm)＝(Ｒ1+Ｒ2)/(1+Ｒ1/Ｒ3)・・・（３）

となり、Ｒ1，Ｒ2，Ｒ3を適当な値に選ぶことで所望の入力抵抗が得られる。

分圧抵抗１２や電流検出抵抗(Ｒ3)１９を半導体プロセスで形成する場合は高精度を得ることが容易ではないが、入力抵抗を測定し所望の値と異なっている場合には、上述のザップ回路１４により分圧抵抗１２の適当な接続点の電位をセレクタ１３の出力に選ぶことで補正することが可能である。

なお、分圧抵抗１２や電流検出抵抗(Ｒ3)１９は温度特性を持たないことが望ましいが、このような抵抗は、例えば0.5μm程度の厚さのPoly-Si(poly-silicon)に3×10⁵/cm²程度のボロンイオン注入を行った場合に得られることが知られており、このドーズ量はＰch- MOSFETのソースおよびドレインを形成するためのイオン注入と兼用できるため都合が良い。

さらに、分圧抵抗１２は比較的高い抵抗値にすることができるため、分圧抵抗１２での損失を小さくすることが可能であり、放熱の悪い酸化膜上に形成されたPoly-Si(poly-silicon)抵抗でもこの用途に使用できることでも都合が良い。

一方、サージ保護抵抗(Ｒ0)１８は、サージ保護抵抗(Ｒ0)１８と電流検出抵抗(Ｒ3)１９と演算増幅器１６の最大出力電圧がゲートに加わった場合のMOSFET１７のオン抵抗の値が温度特性を含め所望の抵抗値以下である範囲であれば、バラツキや温度特性があっても問題はない。

図２は、本発明の第１の実施形態における入力電圧Vinと入力電流Iinの関係を示した図である。通常の正常な入力電圧範囲（ＥＣＵの出力電圧に依存するが通常５Ｖ程度以下）では入力電圧Vinに比例した電流が流れ、それ以上の電圧では飽和傾向が見られる。これは演算増幅器１６の出力の最大値以上の電圧がMOSFET１７のゲートに印加されないために演算増幅器１６の出力の最大値でのMOSFET１７の飽和特性が現れるためである。

このような特性は、図２に示すように入力端子の電源短絡等の異常時の電流を制限し発熱を抑えることができるため、むしろ好ましい。MOSFET１７のＷ(ゲート幅)/Ｌ(ゲート長)を小さくすることやセレクタ１３の出力電圧Ｖsを上げることでMOSFET１７のソース・ゲート間電圧を低下させ飽和電流を低減できるが、MOSFET１７の飽和特性は温度特性を持ち、ゲート電圧が比較的高い領域では高温で飽和電流が低下する。このためMOSFET１７の温度特性を考慮し所定の温度範囲、正常入力電圧範囲で入力電圧Vinと入力電流Iinのリニアリティが確保できるようにパラメータを調整する必要がある。

なお、分圧抵抗１２の接続点を、セレクタ１３を介さずに直接演算増幅器１６の非反転入力（＋端子）に接続した場合は、抵抗補正機能はなく電流制限機能のみを持つことになることは言うまでもない。

［実施形態２］
図３は、本発明の第２の実施形態に係る入力回路の構成を示す図である。図１に示した第１の実施形態の入力回路と異なるところは、セレクタ１３の出力と基準電位（グランド）の間にクランプダイオード２２，２３を接続した点である。クランプダイオード２２，２３は、セレクタ１３の出力Ｖsをダイオードの順方向電圧（沿層電圧）でクランプする働きを持ち、クランプ電圧に相当する入力電圧以上の電圧が印加された場合にもそれ以上電流が増加しないように制御される。クランプダイオードの数は、必要なクランプ電圧に応じて任意の数で良い。

図４は、本発明の第２の実施形態における入力電圧Vinと入力電流Iinの関係を示した図であり、所定の入力電圧以上では一定の電流値に制限される。図４に示されるように本実施形態では電流制限値はMOSFET１７のＷ(ゲート幅)/Ｌ(ゲート長)が十分に大きければ、Ｗ/Ｌに依存しないため設計が容易であり、リニアリティが必要な領域を超えた入力電圧範囲の電流値を上記第１の実施形態の場合よりも小さくできるため、電源短絡等の異常時の発熱をより低減することができる。

電流制限値はクランプダイオード２２，２３の段数に依存するが、電流検出抵抗(Ｒ3)１９の大きさにも依存するため、飛び飛びの値ではなく、連続的に設定可能である。この場合、クランプダイオードの順方向電圧には高温で低下する温度特性があるため、入力に高い電圧が印加された場合の電流制限値は、高温ほど小さくなるが正常入力電圧範囲での見かけ上の入力抵抗の値には影響しない。

［実施形態３］
図５は、本発明の第３の実施形態に係る入力回路の構成を示す図である。図３に示した第２の実施形態の入力回路と異なるところは、セレクタ１３の出力Ｖsが逆流防止ダイオード２４を介してボルテージフォロワ(voltage follower)２５の出力に接続され、ボルテージフォロワ２５の入力が温度特性補正ダイオード２６を介して基準電源２７に接続されている点である。ここで抵抗２８は温度特性補正ダイオード２６に微小な電流を流すことにより温度特性補正ダイオード２６の順方向電圧（沿層電圧）を確立するためのものである。

逆流防止ダイオード２４は入力電圧Vinが低い領域では基準電源２７の電位の方が高電位になり、セレクタ１３の出力Ｖsが上昇することを防止するためのもので、上記第２の実施形態におけるクランプダイオード２２，２３と同様に温度依存性があるため、温度特性補正ダイオード２６により補正するようにしている。この場合、基準電源２７は温度特性の無い基準電源を想定しているが、逆流防止ダイオード２４の順方向電圧の温度依存性を補償するような温度依存性を持つ基準電源であればボルテージフォロワ入力に直接接続することもできる。

また、基準電源２７の出力インピーダンスが低い場合は、ボルテージフォロワ２５を介さず直接逆流防止ダイオード２４に接続しても良い。
図６は、本発明の第３の実施形態における入力電圧Vinと入力電流Iinの関係を示した図であり、上記図４に示した第３の実施形態におけるものと異なる点は、通常の正常な入力電圧範囲を超えた直後で温度に関わらず電流制限値が一定になっている点である。

１１入力端子
１２分圧抵抗
１３セレクタ（セレクト回路）
１４ザップ回路
１５デコーダ
１６演算増幅器
１７ MOSFET
１８保護抵抗(Ｒ0)
１９電流検出抵抗(Ｒ3)
２０，２１サージ吸収ツェナーダイオード（サージ電圧保護手段）
２２，２３クランプダイオード（クランプ手段）
２４逆流防止ダイオード
２５ボルテージフォロワ
２６温度特性補正ダイオード
２７基準電源

Claims

入力端子に接続され入力電圧を検出し検出電圧を出力する入力電圧検出手段と、
前記入力端子に接続され前記検出電圧に応じた電流を流す定電流回路と、
を備え、
前記入力電圧検出手段が分圧抵抗であり、前記定電流回路が、MOSFETと、該MOSFETのソースと基準電位間に接続された電流検出抵抗と、非反転入力が前記分圧抵抗の分圧出力に接続され、反転入力が前記MOSFETのソースに接続され、出力が前記MOSFETのゲートに接続された演算増幅器とからなり、前記MOSFETのドレインが前記入力端子に接続されており、
前記分圧抵抗および前記電流検出抵抗のばらつきを補正するために、前記分圧抵抗の分圧比を補正する補正手段を更に備える、ことを特徴とする入力回路。
前記補正手段が、ザップ回路と該ザップ回路出力に応じて前記分圧抵抗の検出箇所を切り替えるセレクト回路とからなり、前記演算増幅器の非反転入力が前記セレクト回路の出力に接続されていることを特徴とする請求項１に記載の入力回路。
前記MOSFETのドレインと前記入力端子との間にサージ電圧保護用抵抗を接続し、該保護用抵抗の少なくとも一方の端子と前記基準電位の間にサージ電圧保護手段を備えることを特徴とする請求項１または２に記載の入力回路。
前記演算増幅器の非反転入力をクランプするクランプ手段を備えたことを特徴とする請求項１ないし３のいずれか一項に記載の入力回路。
前記クランプ手段が、前記補正手段の出力と前記基準電位との間に少なくとも１個のダイオードを接続しその順方向電圧でクランプすることを特徴とする請求項４に記載の入力回路。
前記クランプ手段が、基準電源にその入力が接続されたボルテージフォロワ回路の出力と前記演算増幅器の非反転入力との間に接続された少なくとも１個の逆流防止ダイオードからなることを特徴とする請求項４に記載の入力回路。
前記基準電源が、温度特性のない電圧源と、前記逆流防止ダイオードの順方向電圧の温度特性を補正する補正ダイオードと、該補正ダイオードに電流を流すための抵抗とからなることを特徴とする請求項６に記載の入力回路。