KR100225825B1

KR100225825B1 - 기준 전류 발생 회로

Info

Publication number: KR100225825B1
Application number: KR1019960045182A
Authority: KR
Inventors: 키요시 칸노
Original assignee: 가네꼬 히사시; 닛본 덴기 가부시끼가이샤
Priority date: 1995-10-11
Filing date: 1996-10-11
Publication date: 1999-10-15
Also published as: KR970023370A; EP0768593A3; EP0768593A2; JPH09106316A; TW371372B; US6377113B1; JP2917877B2

Abstract

본 발명은 정밀도가 좋고 안정한 정전류를 발생하여 장치 비용을 감소할 수 있는 기준전류 발생회로의 제공을 목적으로 하고, 이를 해결하기 위해 본 발명은 기준전압 발생회로(1)에서 출력된 전압을 래더저항(2)으로 분압하고, 그 분압된 몇장소의 전압은, 복수개의 스위치를 가지는 제어회로(3)에 입력되고, 제어회로(3)는 스위치를 전환하는 것으로 입력된 전압중의 하나를 NOMS 트랜지스터(4)의 게이트측에 선택적으로 출력한다. NOMS 트랜지스터(4)의 드레인에 나타나는 전류를 출력전류(I_REF)로 한 때, 제어회로(3)의 스위치를 전환하여, NOMS 트랜지스터(4)의 게이트전압을 조정함에 의해 전류(I_REF)를 소정의 값으로 한다.

Description

기준전류 발생회로

본 발명은 기준전류 발생회로에 관한 것으로, MOS 형 반도체 집적회로화에 적합한 회로구성을 가지는 기준전류 발생회로에 관한 것이다.

종래, 이 종류의 기준전류 발생회로로서, 예를 들면 일본 특허공개 소 59-66725호 공보에는, 도4에 나타내는 것 같은 기준전류 발생회로(정전류회로)가 제안되어 있다.

도 4를 참조하여, 상기 공보 기재의 정전류회로를 설명한다. 도 4에 있어서, 11은 차동증폭기, 12는 NMOS 트랜지스터, 13은 저항치(R₀)로 이루어지는 정전류 발생용 기준저항을 각각 나타낸다. 차동증폭기(11)의 반전입력단자(-입력단자)와, NMOS 트랜지스터(12)의 소스측과, 저항(13)의 한쪽끝은 절점(節点 : a)에 공통으로 접속되어 있고, 저항(13)의 다른쪽끝은 전윈 Vss(-전원)에 접속되어 있다.

다음에, 도 4에 나타내는 종래의 정전류회로의 동작에 대하여 설명한다.

차동증폭기(11)의 비반전입단자(+입력단자)에 V₀로 되는 기준전압이 주어지고 있다고 하면, 절점(a)의 전위는 부(負)귀환 작용에 의해 V₀가 되고, 정전류출력(OU

T2)을 흐르는 전류(I₀)는, I₀=V₀/R₀가 된다.

이 방식의 정전류회로에 있어서는, 전류치(I₀)는 기준전압값(V₀)과 정전류발생용 기준저항의 저항값(R₀)에 의해서 결정되기 때문에, 비교적 용이하게 정전류치를 설정하는 것이 가능하게 된다.

일반적으로, 반도체 제조공정에 있어서는, 프로세스 변동이나 주위온도변화등에 의해, MOS 트랜지스터의 한계치전압(V_T), 트랜지스터의 특성이나 확산저항의 값등에 큰 불균형이 생긴다.

도 4를 참조하여 설명한 상기 종래의 기준전류 발생회로에서, 정밀도가 좋은 기준전류특성을 얻기 위해서는, 전전류발생용 기준저항(R₀)은 외부부착으로 할 일이 필요하게 되고, 이 때문에 종래의 기준전류 발생회로는 부품점수의 증가를 가져와 불리하다.

또한, 정밀도가 높은 저항은 비싸고, 상기 종래의 기준전류 발생회로에서, 고정밀도의 기준전류를 얻는 경우, 비용증가를 피할 수 없다.

또한, 상기 종래의 기준전류 발생회로에 있어서는, 외부저항용의 출력단자를 설치하지 않으면 안되기 때문에, 출력단자의 증가라는 문제가 있다.

만일, 상기 종래의 기준전류 발생회로의 정전류발생용 기준저항으로서, 외부저항의 대신에, 확산저항을 사용하여 IC 내에 저항을 구성하였다고 해도, 이미 설명한 바와 같이, 확산저항은 온도변화에 의한 불균형이 크기 때문에, 단순하게 저항을 IC 내에 구성하는 것전으로서는 정밀도가 좋은 기준전류 발생회로를 실현할 수 없다고 하는 문제가 있다.

따라서, 본 발명은, 상기 종래 기술의 문제점을 해소하고, 한계치전압(V_T)의 불균형이라든지 온도변화에 대하여 정밀도가 좋은 안정한 기준전류를 발생가능게 하고, 집적화에 적합하고 장치비용의 감소를 달성하는 기준전류 발생회로를 제공하는 것을 목적으로 한다.

상기 목적을 달성하기 위해서, 본 발명은, 기준전압을 발생하는 기준전압 발생회로와, 상기 기준전압 발생회로의 출력전압을 분압하는 래더저항과, 상기 래더저항의 미리 정한 소정수의 탭에 접속되어 상기 기준전압 발생회로의 출력전압을 분압하여 형성되는 탭전압을 입력으로 하여 선택된 소정의 전압을 출력하도록 제어하는 제어회로와, 상기 제어회로의 출력전압을 게이트에 입력하고, 소스가 하나의 전원단자에 접속되고, 드레인에 흐르는 전류가 출력전류로서 인출되는 MOS 트랜지스터를 구비한 것을 특징으로 하는 기준전류 발생회로를 제공한다.

본 발명에 의하면, 기준전압 발생회로의 출력전압을 분압하는 래더저항으로 분압된 몇장소의 전압을 입력으로 하여 소정의 전압을 출력하는 제어회로를 통하여 MOS 트랜지스터의 게이트전압을 전환하여 원하는 정전류를 발생시키도록 구성한 것에 의해, 제조프로세스에 의한 MOS 트랜지스터의 한계치전압 V_T의 불균형 및/또는 온도변화에 대하여, 정밀도가 좋은 안정한 정전류회로를 실현할 수 있음과 동시에, 상기 종래예에서 필요로 된 정전류 발생용 기준저항등의 외부부착부품을 불필요하게 하여, 집적회로화에 적합하게 되어, 비용의 감소를 달성한다.

제1도는 본 발명의 1실시형태와 관계되는 기준전류 발생회로의 구성을 나타내는 도면.

제2도는 본 발명의 1실시형태와 관계되는 기준전류 발생회로의 상세한 구성의 일례를 나타내는 도면.

제3도는 본 발명의 1실시형태와 관계되는 기준전류 발생회로의 상세한 구성의 변형예를 나타내는 도면.

제4도는 종래의 정전류회로의 구성을 나타내는 도면.

＊ 도면의 주요부분에 대한 부호의 설명

1 : 기준전압 발생회로 2 : 래더저항

3 : 제어회로 4, 5, 6 : MOS 트랜지스터

7, 8 : 인버터

10a, 10b, 10c, 10d, 10e, 10f : MOS 트랜지스터

11 : 차동증폭기 12 : MOS 트랜지스터

13 : 저항

본 발명의 실시의 형태를 도면을 참조하여 이하에 설명한다.

도 1은, 본 발명의 1실시형태와 관계되는 기준전류 발생회로의 구성을 나타내는 도면이다.

도 1을 참조하여, 본 실시형태는, 기준전압(V_REF)을 발생하는 기준전압 발생회로(1), 기준전압 발생회로(1)로부터의 출력전압(V_REF)을 분압하는 래더저항(2:「저항스트링」이라고 한다),래더저항(2)에서 분압된 수곳의 전압을 입력으로 하여 소정의 전압을 출력하는 제어회로(3), 제어회로(3)의 출력전압을 게이트전압으로 하는 NMOS 트랜지스터(4)로 구성되어 있다.

래더저항(2)은, 한쪽끝으로부터 다른쪽끝까지의 사이로 분활되어 있고, 그 한쪽끝이 기준전압 발생회로(1)의 출력단자에 접속되고, 다른쪽끝은 저전위측 전원단자(V

_SS)에 접속되어 있다.

제어회로(3)는, 한쪽끝이 래더저항(2)의 소정의 탭에 각각 접속되고, 다른쪽끝은 NMOS 트랜지스터(4)의 게이트전극에 공통에 접속되게 되는 복수의 스위치(SW₁내지 SW_X)로 이루어진다.

NMOS 트랜지스터(4)는, 게이트가 제어회로(3)의 출력단자에 접속되고, 드레인측이 출력단자(OUT)에 접속되고, 소스측이 저전위측 전원단자(V_SS)에 접속되어 있다.

다음에, 도 1에 나타내는 본 실시형태와 관계되는 기준전류회로의 동작에 대하여 설명한다.

기준전압 발생회로(1)에서 기준전압(V_REF)이 출력된다. 이때, 래더저항(2)이 n 등분할(본 실시형태에 있어서는, 분할수 n은 n=4 ,5, 6, …등의 소정수)되어 있는 것으로 하면, 래더저항(2)의 복수의 탭과 제어회로(3)의 스위치의 접속점의 전위는, 기준전압 발생회로(1)의 출력단측으로부터 순으로(스위치 SW₁측으로부터 순으로), ((n-3)/n)×V_REF, ((n-4)/n)×V_REF((n-5)/n)×V_REF…, 가 된다.

제어회로(3)의 스위치(SW₁내지 SW_X)의 하나를 온시키면, 온상태로 된 스위치와 래더저항(2)과의 접속점의 전압이 제어회로(3)에서 출력된다.

제어회로(3)의 출력전압값을 V_G로 하면, V_G는 NMOS 트랜지스터(4)의 게이트전압이 되고, NMOS 트랜지스터(4)가 포화영역에 있으면 NMOS 트랜지스터(4)의 드레인전류(I_REF)는 다음 식으로 나타난다.

I_REF= K(V_G-V_SS-VO_T)²

상기 수학식 1에 있어서, K는 트랜스 컨덕턴스계수, V_G는 게이트전압, VT는 NMOS 트랜지스터의 한계치전압, VSS는 NMOS 트랜지스터의 소스전위인 저전위측 전원전압을 각각 나타내고 있다.

여기서, K는 다음 식으로써 나타난다.

K=(1/2)μC_OX(W/L)

상기 수학식 2에 있어서, μ는 채널에서의 캐리어 이동도, C_OX는 단위면적당의 게이트 산화막 용량, W는 채널폭, L은 채널 길이를 각각 나타내고 있다.

본 실시형태에 있어서는, NMOS 트랜지스터의 한계치전압(V_T)등의 불균형에 의해 전류(I_REF)의 값이 소정의 값이 되지 않는 경우에는, 제어회로(3)에 있어서 온시키는 스위치를 전환하여, 제어회로(3)의 출력전압(V_G)을 조정함에 의해 소정의 전류(I_REF)를 얻고 있다.

도 2는, 도 1의 상세한 회로구성의 일례를 나타내는 도면이다. 도 2에 있어서, 기준전압 발생회로(1)는, 예를 들면, 내부에 오프세트전압(V_OS)을 가지는 차동(差動)앰플리파이어(1-1)와, 등분할된 래더저항(2)에서 정상(비반전형) 증폭기를 구성하고, 그 출력전압을 기준전압으로서 이용한다.

차동앰플리파이어(1-1)의 반전입력단자(-입력단자)는, 래더저항(2)의 일부와 접속되어 있다.

래더저항(2)은 한쪽끝에 차동앰플리파이어(1-1)의 출력단자와 절점(A)에서 접속되고, 다른쪽끝은 저전위측 전원단자(V_SS)에 접속되어 있다. 또한, 정상형 증폭기에 있어서, 차동앰플리파이어(1-1)의 반전입력단자에 접속되는 래더저항(2)의 전위 (R2/(R1+R2)×V_A, 단지 R₁은 차동앰플리파이어(1-1)의 출력단자(A)와, 차동앰플리파이어(1-1)의 반전입력단자와 래더저항(2)과의 접속점의 사이의 래더저항(2)의 저항값, R₂는 당해 접속점과 저전위측 전원단자(V_SS)와의 사이의 래더저항(2)의 저항값을 나타내는 것으로 한다)는, 기본적으로 오프세트전압((V_OS: 비반전 입력단자전압)과 동일하고, 래더저항(2)의 분압전위에 의해 차동앰플리파이어(1-1)의 출력전압(V_A=((R₁+R₂)/R₂)×V_OS)이 조정된다.

도2에 나타낸 바와 같이, 본 실시형태에 있어서는, 기준전압을 분압하기 위한 래더저항을 별도 설치하는 일 없이, 기준전압 발생회로(1)내에서 전압트리밍용으로 설치되어 있는 래더저항을 공유하고 있다. 즉, 래더저항(2)으로 기준전압이 저항분압된 전압은, 기준전압값을 일정하게하기 위한 전압트리밍으로 사용됨과 동시에, 제어회로(3)의 입력전압으로도 된다.

또한, 본 실시형태에 있어서는 래더저항(2)은 5개로 등분할되어 있고, 그 속의 4점(절점B, 절점C,절점D, 및 절점E)의 전압이 제어회로(3)의 입력전압으로 된다.

제어회로는(3)은, 제어신호 입력단자(TRM1, TRM2)와, 인버터회로(7,8)와, 트랜스퍼 게이트로서 작용하는 NMOS 트랜지스터(10a,10b,10c,10d,10e,10f)로 구성되고, 제어신호 입력단자(TRM1, TRM2)로부터 입력되는 제어신호에 의해서, 트랜스퍼 게이트의 도통/비도통을 전환제어하여 절점(G)로 나타나는 전압치(V_G)를 전환한다.

제어신호 입력단자(TRM1)는, NMOS 트랜지스터(10c,10d)의 게이트측에 접속되고, 또한 인버터회로(7)를 통해 NMOS 트랜지스터(10e,10f)의 게이트측에 접속되어 있다. 또한, 제어신호 입력단자(TRM2)는, NMOS 트랜지스터(10b)의 게이트측에 접속되고, 인버터회로(8)를 통해 NMOS 트랜지스터(10a)의 게이트측에 접속되어 있다.

NMOS 트랜지스터(4)의 게이트전극(절점G)과 래더저항(2)의 탭의 사이에 접속된 NMOS 트랜지스터(10a 내지 10f)로 이루어지는 스위치군은 트리(나무) 구조형에 접속되어 있다. 즉, 래더저항(2)의 B점, C점, D점, E점은 각각 NMOS트랜지스터(1

0c,10e,10d,10f)의 소스측에 접속되어 있다. 또한, NMOS 트랜지스터(10c,10e)의 드레인측과 NMOS 트랜지스터(10a)의 소스측이 접속되고, 또한 NMOS 트랜지스터(10

d,10f)의 드레인측과 NMOS트랜지스터(10b)의 소스측이 접속되어 있다. 그리고, NMOS 트랜지스터(10a,10b)의 드레인측과 NMOS트랜지스터(4)의 게이트측이 점(G)에서 접속되어 있다.

NMOS 트랜지스터(4)는, 소스측이 저전위측 전원단자(V_SS)에 접속되어 있고, 드레인측은 PMOS 트랜지스터(5)의 드레인측과 접속되어 있다. PMOS 트랜지스터(5)의 드레인이 게이트와 접속되어 PMOS 트랜지스터(6)의 게이트에 접속되고, 이것들의 트랜지스터는 동일사이즈로 되어, 전류 미러회로를 구성하고 있다.

제어회로(3)의 출력전압V_G에 의해 NMOS 트랜지스터(4)의 전류I_REF의 값이 결정된다. 이 전류 I_REF는, 고전위측 전원단자 VDD와, MOS 트랜지스터(4)의 드레인 및 출력단자OUT1의 사이에 설치된 PMOS 트랜지스터(5,6)로 구성되는 전류 미러회로에 입력되고, 전류 미러회로의 출력말단(PMOS 트랜지스터(6)의 드레인)으로부터의 출력전류(I_REF1)가 출력단자(OUT1)에서 인출된다. 또한, 전류 미러회로를 구성하는 PMOS 트랜지스터(5,6)의 사이즈 등을 조정하여, 출력단자(OUT1)로부터 출력되는 전류(I_REF1)를, 전류 미러회로를 입력말단측의 전류(기준 전류)인 NMOS 트랜지스터

(4)의 드레인전류(I_REF)의 예를 들면 소정의 배수등으로 설정하도록 해도 좋은 것은 물론이다.

도2에 나타내는 본 실시형태와 관계되는 기준전류 발생회로의 동작에 대하여 구체적으로 설명한다.

기준전압 발생회로(1)의 출력단자인 절점(A)의 전압 값을 V_A로 한다. 프로세스시의 트랜지스터의 한계치전압(V_T)의 불균형에 의해, 전압 값(V_A)이 소정의 값으로 되지 않는 경우는, 저항분압의 비를 조절한다.

즉, 차동앰플리파이어(1-1)의 반전입력단자(-입력단자)와 래더저항(2)의 접속점을 조절함에 의하여 전압값(V_A)을 소정의 값으로 한다. 5개로 등분할된 래더저항의 1개의 저항값을 R로하면, 절점(A)의 전압 값이 V_A이기 때문에, 절점B, 절점C, 절점D, 절점E의 각 전압 값은 다음식으로 주어진다.

B점 : (4R/5R) V_A=(4/5)V_A

C점 : (3R/5R) V_A=(3/5)V_A

D점 : (2R/5R) V_A=(2/5)V_A

E점 : (1R/5R) V_A=(1/5)V_A

이것보다, 가령 온도변화등에 이해 확산저항의 저항값R에 불균형이 생기더라도, 각 점(B점,C점,D점,E점)의 전압값은 저항비로 결정되기 때문에, 항상 일정한 전압값이 된다. 또한, 확산저항의 저항비(상대정밀도)는, 그 절대정밀도와 비교하여 그 불균형은 극히 작게 설계가능하게 된다.

제어회로(3)에 있어서, 통상, 제어신호 입력단자(TRM1,TRM2)에는 제어신호로서 L레벨이 입력되어 있다. 이 때, NMOS 트랜지스터(10e,10f,10a)가 온상태로 되고, NMOS 트랜지스터(10c,10d,10b)는 오프상태로 되기 때문에, 절점C(탭 C)와, 절점(G)이 접속되고, 절점(G)에는 절점(C)의 전압 값((3/5)V_A)이 출력된다.

그리고, 절점(G)의 전압(V_G(=(3/5) V_A))이 NMOS 트랜지스터(4)의 게이트전압이 되고, NMOS 트랜지스터(4)가 포화영역에 있으면 전류(IREF)는 다음 식으로 나타난다.

I_REF'= K(V_G-V_SS-V_T)²

여기에서, NMOS 트랜지스터의 한계값전압(V_T')에 불균형이 생긴 경우, 예를 들면 한계치전압이 원하는 한계치전압(V_T)보다도 높은 한계치전압((V_T'(V_T'＞V_T))이 된 경우, 전류(I_REF')는 다음 식으로 나타난다.

I_REF'= K(V_G-V_SS-V_T')²(I_REF'＜I_REF)

상기의 전류 I_REF'를 소정의 전류 I_REF로 하기 위해서, NMOS 트랜지스터(4)의 게이트전압 V_G를 조절한다.

즉, 게이트전압을V_G'(V_G'＞V_G)가 되도록 한다.

구체적으로는, 제어회로(3)에 있어서, 제어신호 입력단자(TRM1)를 H레벨, 제어신호 입력단자(TRM2)를 L레벨로 하면, NMOS 트랜지스터(10c,10d,10a)가 온상태로 되고, NMOS 트랜지스터(10e,10f,10b)는 오프상태가 되고, 절점(B)과 절점(G)이 접속하고, 절점(G)의 전압값은 V_G'(V_G'＞V_G)로 된다. 이것에 의해, 전류(I_REF')는 근접하게 된다.

또한, 한계치전압이 원하는 한계치전압(V_T)보다도 낮은 한계치전압V_T(V_T＜

V_T)가 된 경우, 전류 I_REF는 다음 식으로 나타난다.

I_REF= K(V_G-Vss-V_T)² (I_REF＞I_REF)

상기 전류(I_REF)를 소정의 전류(I_REF)로 하기 위해서, NMOS 트랜지스터(4)의 게이트전압(V_G)을 V_G(V_G＜V_G)가 되도록 한다.

구체적으로는, 제어회로(3)에 있어서 제어신호 입력단자 (TRM1,TRM2)를 동시에 H레벨로 하면, NMOS 트랜지스터(10c,10d,10b)가 온상태로 되고,NMOS 트랜지스터(10e,10f,10a)는 오프하여, 절점(D)과 절점(G)이 접속하고, 점(G)의 전압값은 V_G(V_G＜V_G)가 된다.

또는, 제어신호 입력단자(TRM1)를 L레벨, 제어신호 입력단자(TRM2)를 H레벨로 하면, NMOS 트랜지스터(10e,10f,10b)가 온상태가 되고, NMOS 트랜지스터(10e,10d,10a)는 오프상태가 되기 때문에, 절점(E)과 절점(G)이 접속하고, 절점(G)의 전압값은 V_G(V_G＜V_G)가 된다. 이것에 의해, 전류는 원하는 기준전류(I_REF

)에 근접하게 된다.

도3에, 도2에 나타낸 회로구성의 변형예를 나타낸다. 도3에 있어서는, 전류(기준전류 I_REF)를 발생하는 트랜지스터로서 PMOS 트랜지스터(4)를 사용하고, 전류 미러회로를 구성하는 트랜지스터로서, 저전위측 전원단자(Vss)와 출력단자(OUT 및 OUT1)에 설치된 NMOS 트랜지스터(5',6')를 사용하고 있다. 도3에 나타내는 기준전류 발생회로는, 그 출력단자 (OUT1)로부터 흡입(싱크)형 전류(I_REF)를 공급하는 구성으로 되고, 도2에 나타내는 회로는 그 출력단자(OUT1)로부터 토출형(소스)전류(I_REF)를 공급하는 점이 상위한 것만으로, 그 회로동작은, 도2에 나타내는 회로와 기본적으로 동일하기 때문에 설명은 생략한다.

상술한 실시형태에 있어서는, MOS트랜지스터(4)의 게이트전압(V_G)을 조절하기 위한 탭수(래더저항(2)과 제어회로(3)와의 접속점수)는 4(B점,C점,D점,E점)로 하였지만, 보다 정밀도가 좋은 기준전류(I_REF)를 발생시키기 위해서는, 래더저항(2)을 또한 가늘게 분할하여, 탭수를 4로부터 8, 16, 32로 늘리면 좋은 것은 물론이다. 또한, 탭수의 증가에 따라, 스위치군의 개수도 증대하고, 이것에 따라 제어신호의 비트수도 상기 실시형태에서 나타낸 2개(TRM1,TRM2)로부터 3, 4, 5,…로 늘리는 것이 필요하게 된다.

즉, 상기 실시형태에 있어서는, 단지, 회로동작의 설명을 쉽게하기 위해서, 래더저항의 탭수가 4인 경우를 예로 설명하였지만, 본 발명은 이러한 형태에만 한정되지 않고, 본 발명의 원리에 준하는 각종 형태 및 변형을 포함하는 것은 물론이다. 또한, 래더저항(2)으로서 확산저항을 예로 설명하였지만, 폴리실리콘저항이라도 되는 것은 물론이다.

상술한 바와 같이, 본 발명에 의한 기준전류 발생회로는, MOS 트랜지스터의 게이트전압을 전환하여 원하는 정전류를 발생시키는 수단을 설치한 구성으로 한 것에 의해, 제조프로세스에 의한 트랜지스터의 한계치전압(V_T)의 불균형 및/또는 온도변화에 대하여, 정밀도가 좋은 안정한 정전류회로를 실현하는 것이 가능하다.

또한, 본 발명에 의하면, 회로를 전부 IC(집적 회로)상에 구성할 수 있기 때문에, 외부부착부품의 필요가 없는 장치비용을 감소할 수 있는 등의 효과를 가진다.

Claims

기준전압을 발생하는 기준전압 발생회로와, 상기 기준전압 발생회로의 출력전압을 분압하는 래더저항과, 상기 래더저항의 미리 정한 소정수의 탭에 접속되어 상기 기준전압 발생회로의 출력전압을 분압하여 형성되는 탭전압을 입력으로 하여 선택된 소정의 전압을 출력하도록 제어하는 제어회로와, 상기 제어회로의 출력전압을 게이트에 입력하고, 소스가 하나의 전원단자에 접속되고, 드레인에 흐르는 전류가 출력전류로서 인출되는 MOS 트랜지스터를 구비한 것을 특징으로 하는 기준전류 발생회로.
제1항에 있어서, 상기 제어회로가 상기 래더저항의 상기 탭과 상기 MOS 트랜지스터의 게이트의 사이에 설치된 복수의 스위치용 트랜지스터로 이루어지고, 상기 MOS 트랜지스터의 게이트에 인가하는 전압에 따라서 상기 복수의 스위치용 트랜지스터의 도통상태를 선택적으로 제어하여 상기 래더저항의 하나의 탭전압을 상기 MOS 트랜지스터의 게이트 공급하도록 구성 한 것을 특징으로 하는 기준전류 발생회로.
제2항에 있어서, 상기 복수의 스위치용 트랜지스터가, 상기 래더저항의 상기 탭과 상기 MOS 트랜지스터의 게이트의 사이에 트리구조상으로 설치된 것을 특징으로 하는 기준전류 발생회로.
제1항 또는 제2항에 있어서, 상기 기준전압 발생회로에서 상기 기준전압의 전압트리밍용으로 구비된 래더저항을, 상기 기준전압 발생회로의 출력전압을 분압하기위한 상기 래더저항으로서 공유하여 형성되는 것을 특징으로 하는 기준전류 발생회로.
기준전압을 발생하는 기준전압 발생회로와, 한쪽끝이 상기 기준전압 발생회로의 출력단자에 접속되고 다른쪽끝이 제1의 전원단자에 접속되어 상기 기준전압 발생회로에서의 출력전압을 분압하는 래더저항과, 상기 래더저항의 미리 정한 소정수의 탭에 접속되어 상기 래더저항으로 분압된 상기 탭의 전위를 입력으로 하여 소정의 전압을 출력하도록 제어하는 제어회로와, 소스측이 상기 제1의 전원단자에 접속되고, 상기 제어회로의 출력전압을 게이트에 입력하여, 드레인에 흐르는 전류가 출력전류로서 인출되는 NMOS 트랜지스터를 구비한 것을 특징으로 하는 기준전류 발생회로.
기준전압을 발생하는 기준전압 발생회로와, 한쪽끝이 상기 기준전압 샐생회로의 출력단자에 접속되고 다른쪽끝이 제1의 전원단자에 접속되어 상기 기준전압 발생회로에서의 출력전압을 분압하는 래더저항과, 상기 래더저항의 미리 정한 소정수의 탭에 접속되어 상기 래더저항으로 분압된 상기 탭의 전위를 입력으로 하여 소정의 전압을 출력하도록 제어하는 제어회로와, 소스측이 제2의 전원단자에 접속되고, 상기 제어회로의 출력전압을 게이트에 입력하여, 드레인에 흐르는 전류가 출력전류로서 인출되는 PMOS 트랜지스터를 구비한 것을 특징으로 하는 기준전류 발생회로.
제5항에 있어서, 상기 제어회로가, 상기 래더저항의 상기 탭과 상기 NMOS 트랜지스터의 게이트단자의 사이에 있어서 트리구조형상으로 설치되고, 제어입력신호에 의해 온/오프가 제어되는 복수의 NMOS 트랜지스터를 구비하는 것을 특징으로 하는 기준전류 발생회로.
제6항에 있어서, 상기 제어회로가 상기 래더저항의 상기 탭과 상기 NMOS 트랜지스터의 게이트단자의 사이에 있어서 트리구조형상으로 설치되고, 제어입력신호에 의해 온/오프가 제어되는 복수의 NMOS트랜지스터를 구비하는 것을 특징으로 하는 기준전류 발생회로.
제4항에 있어서, 상기 기준전압 발생회로가, 비반전입력말단에 소정의 전위가 인가되고, 출력말단이 상기 래더저항의 한쪽끝에 접속되고, 상기 래더저항의 소정의 분압전위를 반전입력말단에 귀환입력하여 형성되는 차등증폭기를 포함하는 것을 특징으로 하는 기준전류 발생회로.
제1항에 있어서, 상기 MOS 트랜지스터의 드레인을 전류 미러회로의 입력말단에 접속하고, 당해 전류 미러회로의 출력말단으로부터 출력전류를 인출하도록 구성한 것을 특징으로 하는 기준전류 발생회로.