KR0144055B1 - 반도체 소자의 기판전압 발생회로 - Google Patents

반도체 소자의 기판전압 발생회로

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Abstract

본 발명은 반도체 소자의 기판전압 발생회로에 관한 것으로, 특히 기판전압 발생회로내의 레귤레이터 회로를 개선하여 전원전압(Vcc)의 변화에 대해서도 일정한 기판전압을 얻도록 하여 소자의 문턱전압(Vth) 변화와 이에 따른 회로의 동작점 변화를 방지하는데 적당한 기판 전압 발생회로를 안출하기 위하여, 레귤레이터가, 전원전압(Vcc)과 기판전압(Vbb) 사이에 저항과, 이 저항에 직렬 연결된 N 모스트랜지스터를 구비하여 형성되고, N 모스트랜지스터에 전압강하부를 연결하고, 저항과 N 모스트랜지스터의 드레인 전극간의 연결부에서 기판전압을 출력하여, 외부전압이 불안정하여 변하게 되어도 일정한 기판 전압을 유지할 수 있도록 되어 있다. 따라서, 각 소자의 문턱전압의 변화를 없애고 안정된 회로 동작을 가능케 한다. 그리고, 저항의 구성시 N 개로 나누어, 히스터리시스용 트랜지스터의 연결을 선택적으로 하여 히스터리시스 전압레벨을 조절할 수 있도록 하였고, 저항의 크기도 가변할 수 있도록 구성되었다.

Description

반도체 소자의 기판전압 발생회로
제1도는 종래의 반도체 소자의 기판전압 발생회로의 레귤레이터의 회로도,
제2도는 외부 전원 전압과 기판전압의 상관도,
제3도는 본 발명의 반도체 소자의 기판전압 발생회로의 레귤레이터의 회로도.
본 발명은 반도체 소자의 기판전압 발생회로에 관한 것으로, 특히 기판전압 발생회로 내부의 레귤레이터 회로를 개선하여 전원전압(Vcc)의 변화에 대해서도 일정한 기판전압을 얻도록 하여 소자의 문턱전압(Vth) 변화와 이에 따른 회로의 동작점 변화를 방지하는데 적당하도록 한 반도체 소자의 기판전압 발생회로에 관한 것이다.
종래의 기판전압 발생회로의 구성은 제1도에서 보는 바와 같다.
제1도는 종래 기판전압 발생회로중 레귤레이터부분을 도시한 회로도이다. 이 레귤레이터는 전원전압(Vcc)과 기판전압노드(Vbb)사이에 게이트를 공통 노드(Vss)에 접지한 P모스트랜지스터(Metal Oxide Silicon Transistor) M1과 N 모스트랜지스터 M2, 그리고 일정한 전압 강하를 위하여 N 모스트랜지스터로 이루어진 전압 강하기를 직렬로 접속하고, 히스터리시스(hysteresis)용 P모스트랜지스터 M3와, 이 히스터리시스용 트랜지스터를 출력을 조절하는 스위치와, 출력단에 직렬로 연결되어 히스터리시스용 트랜지스터의 게이트를 조절하는 신호로 사용되는 반전소자 INV 로 구성된다.
이렇게 구성된 종래의 반도체 소자의 기판전압 발생회로에 있어서의 레귤레이터의 동작은 먼저, 정상 동작시, P모스트랜지스터 M1과 N 모스트랜지스터 M2의 드레인에서 전원전압과 기판전압의 레귤레이션 된 전압(Vout) 에 따라 기판전압을 조절하도록 구성되어 있다.
즉, 제1도에서와 같이, P모스트랜지스터 M1과 N 모스트랜지스터 M2의 드레인전압(Vout)의 레벨에 의하여 기판전압 발생회로의 오실레이터와 펌프를 동작시키는 컨트롤 신호를 발생하여 기판전압을 기대값까지 조절하게 된다.
한편, 레귤레이터가 동작하여 정상적인 기판전압레벨이 생성되면 P모스트랜지스터 M1과 N 모스트랜지스터 M2는 모두 포화영역에서 동작하게 된다. 따라서, P모스트랜지스터 M1의 소스-드레인 전류(IDSP)는 아래 식(1)과 같이 N 모스트랜지스터 M2 의 소스-드레인 전류(ISDN)은 식(2)와 같이 표현될 수 있다. 단, Vss 는 0로 가정한다.
IDSP= KP(Vcc - VtP)2
IDSN= KN(Vbb = VtN)2
위 식 [1]과 [2]에서 IDSP와 IDSN은 같은 값이므로 기판전압(Vbb)에 대하여 정리하면 식 [3]을 얻는다.
｜VBB｜ = (KP/KN)1/2·(VCC- VtP) + VtN
따라서, 기판전압(Vbb)은 전원전압(Vcc)에 비례함을 알 수 있다.
이러한 관계에 의하여 기판전압(Vbb)과 외부전원전압(Vcc)와의 관계를 도면을 통하여 살펴보면 제2도의 실선이 나타내는 자취(I)와 같다.
제2도에서 보는 바와 같이, 종래 기판전압 발생회로에 의한 기판전압(Vbb)과 전원전압(Vcc)의 관계는 정상적인 외부 전원전압(Vcc)에 대한 기대하는 기판전압(Vbb)에 대하여 외부 전원전압(Vcc)가 변동에 따라서 기판전압(Vbb)의 변화가 일정한 기울기를 가지고 선형적으로 변화하게 된다. 이는 위의 식 [3] 에서도 충분히 예상할 수 있다.
참고로 제2도에서의 점선이 보이는 자취(Ⅱ)는 이상적인 기판전압(Vbb)을 나타낸 것이다. 즉, 전원전압의 크기에 무관하게 기판전압(Vbb)은 일정한 값(Vbb 기대값)을 유지하는 것이 이상적이다.
그러나, 종래기술인 P모스트랜지스터와 N 모스트랜지스터로 구성된 레귤레이터의 경우에는 앞에서 유도한 식[3]에서와 같이 기판전압이 전원전압의 증가에 따라 선형적으로 증가하는 문제점을 갖는다. 따라서, 기판전압의 변동은 각 소자의 문턱전압을 변화시키고, 회로의 동작점을 변화시켜 원하는 정확한 회로 동작을 얻을 수 없는 문제점을 가지고 있었다.
본 발명은 반도체 소자의 기판전압 발생회로의 레귤레이터부의 구성을 개선하여, 기판전압 발생회로의 동작이 외부 전원전압(Vcc)의 변동, 특히 증가에 따라서, 기판전압이 증가되는 문제를 해결하고자 안출된 것이다.
본 발명은 외부 전원전압의 변동에 따른 기판전압으로의 출력을 조절하는 레귤레이터를 구비하는 반도체 소자의 기판전압 발생회로에 있어서, 레귤레이터가 전원전압(Vcc)과 기판전압(Vbb)사이에 저항과, 이 저항에 직렬 연결된 N 모스트랜지스터를 구비하여 형성되고, N 모스트랜지스터에 전압강하부를 연결하고, 저항과 N 모스트랜지스터의 드레인 전극간의 연결부에서 기판전압을 출력하여, 외부 전원전압의 변화에 대해서도 일정한 기판전압을 유지할 수 있도록 하는 반도체 소자의 기판전압 발생회로이다.
이 때, 바람직하게는 위의 저항을 다수개의 저항으로 나누어 구성하므로서 저항의 크기 조절과 히스테리시스용 모스트랜지스터와의 선택적 연결을 용이하도록 할 수 있다. 이러한 구성은 N개의 저항에 그 크기 조절을 위하여 각각의 저항에 병렬연결된 N-1개의 스위칭부를 부가하여 구현할 수 있다.
또한, N 개의 저항에 히스터리시스용 모스트랜지스터의 양 채널을 선택적으로 연결하여 히스터리시스 전압 레벨을 결정하기 위한 모스트랜지스터의 채널에 연결된 2개의 스위치와, 각 저항에 연결된 단자를 부가하여 구현할 수 있다.
이 때, 저항값의 크기는 설계단계에서 마진을 고려하여 원하는 기판전압(Vbb)에 대해 충분한 값으로 설계한 후, 차후 제조과정에서 저항에 병렬로 연결된 스위치(SW1, SW2, ...... , SWN-1)를 조절하여 원하는 저항값으로 설정할 수 있다.
제3도는 본 발명에 의한 반도체 소자의 기판전압 발생회로에 있는 레귤레이터를 구체화한 회로도이다.
제3도에서 보는 바와 같이, 종래의 제1도에서 사용한 P모스트랜지스터 M1 대신 저항을 사용하여 레귤레이터를 구성하였다. 그리고 이 저항은 N개로 나누어 구성하였다. 즉, 레귤레이터는 전원전압(Vcc)와 기판전압(Vbb) 사이에 N개의 저항과 게이트를 공통노드(Vss)에 접지한 N 모스트랜지스터 M4를 직렬로 연결하여 구성한다. 이때, N개의 저항(R1,R2, ...... RN)의 각 노드는 히스터리시스용 P모스트랜지스터 M5와 선택적으로 연결할 수 있도록 저항 R1을 제외한 각 저항에 하나의 스위치와 하나의 단자가 각각 병렬연결 되어 있다. 이 스위치(SW1, SW2, ...... , SWN-1)는 각각의 저항의 회로와의 접속을 스위칭하기 위한 것이다. 또한, R1, RN을 제외한 각 저항에는 히스터리시스용 P모스트랜지스터 M5의 일단의 채널과의 연결을 조절하는 스위치(SW1', SW2')와 연결될 수 있는 단자가 형성되어 있다. 또한, 이 레귤레이터 회로에는 출력단에 반전소자 INV를 형성하여, 이를 출력단에 병렬로 연결된 히스터리시스용 P모스트랜지스터 M5의 게이트에 연결되어 게이트를 스위칭한다. 히스터리시스용 P모스트랜지스터 M5의 채널의 양단은 위에서 설명한 저항에 병렬로 연결된 단자와 스위치(SW1', SW2')로 연결되도록 형성한다.
이와 같이 저항을 N개로 구성한 것은 레귤레이터의 동작시 히스터리시스를 줄 경우, 히스터리시스용 P모스트랜지스터 M5의 양 채널을 선택적으로 연결하여 히스터리시스 전압 레벨을 결정하기 위한 것이다.
이와 같이 형성된 본 발명의 반도체 소자의 기판전압 발생회로의 레귤레이터의 동작을 도면을 참조하여 설명하면 다음과 같다.
제3도에서 정상적인 상태에서 레귤레이터가 동작할 때, 저항(R1,R2, ...... RN)을 통하여 전원전압(Vcc)에서 기판전압(Vbb)로 흐르는 전류(IR)는 식[4]와 같다.
단, R = R1 + R2 + ..... + RN 이다
IR= (Vcc - Vout)/R
그리고, 이때 N 모스트랜지스터 M4는 포화 영역에서 동작하여 드레인-소스 사이를 흐르는 전류 ISDN은 식[2]와 같다. 따라서, 식[2]와 식[4]는 같은 값이므로 기판전압(Vbb)에 대해 정리하면 식[5]를 얻는다.
｜VBB｜ = {[(Vcc - Vout)·R] / KN}1/2+ VtN
따라서, 기판전압(Vbb)는 Vcc1/2값에 비례함을 알 수 있다.
위에서 설명한 바와 같이, 제2도는 외부 전원전압(Vcc)과 기판전압(Vbb)와의 관계를 설명하는 도면이다.
제2도의 굵은 실선의 자취(Ⅲ)는 본 발명에 의한 전원전압(Vcc)과 기판전압(Vbb)의 관계를 나타낸 것이다. 즉, 전원전압이 증가하여도 일정한 기판전압값에 달하면 기판전압의 변화가 없음을 보여준다. 또, 초기상태 즉 전원전압이 증가하기 시작할 때에는 종래의 구성에 의한 실선과 비교하여 굵은 실선이 빨리 떨어짐을 알 수 있다. 이점은 반도체 칩 내부 초기 전원 셋업(power-up)시 유리한 특성이다.
본 발명은 반도체 소자의 기판전압 발생기중 전압 레귤레이터 회로에 관한 것으로 레귤레이터 구성을 저항과 NMOS를 사용하여, 외부전원전압이 불안정하여 변하게 되어도 일정한 기판전압을 유지할 수 있도록 되어 있다. 따라서, 각 소자의 문턱전압의 변화를 없애고 안정된 회로 동작을 가능케 한다. 그리고, 저항의 구성시 N 개로 나누어, 히스터리시스용 트랜지스터의 연결을 선택적으로 하여 히스터리시스 전압레벨을 조절할 수 있도록 하였고, 저항의 크기도 가변할 수 있도록 구성되었다. 한편, 본 발명의 반도체 소자의 기판전압 발생회로의 경우, 그 레이아웃 면에서도 여유를 가질 수 있는 이점이 있다.

Claims (4)

  1. 외부 전원전압의 변동에 따른 기판전압으로의 출력을 조절하는 레귤레이터를 구비하는 반도체 소자의 기판전압 발생회로에 있어서, 상기 레귤레이터가, 전원전압(Vcc)과 기판전압(Vbb)사이에 저항과, 상기 저항에 직렬 연결된 N 모스트랜지스터를 구비하여 형성되고, 상기 N 모스트랜지스터에 전압 강하부를 연결하고, 상기 저항과 상기 N 모스트랜지스터의 드레인 전극간의 연결부에서 기판전압을 출력하여, 외부 전원전압의 변화에 대해서도 일정한 기판전압을 유지할 수 있도록 한 것을 특징으로 하는 반도체 소자의 기판전압 발생회로.
  2. 제1항에 있어서, 상기 저항을 N개의 저항으로 나누어 구성하여 상기 저항의 크기 조절과 히스터리시스용 모스트랜지스터와의 선택적 연결을 용이하도록 한 레귤레이터를 가지는 것을 특징으로 하는 반도체 소자의 기판전압 발생회로.
  3. 제2항에 있어서, 상기 N개의 저항에 그 크기 조절을 위하여 각각의 저항에 병렬연결된 N-1 개의 스위칭부를 부가하여 구비하는 레귤레이터를 가지는 것을 특징으로 하는 반도체 소자의 기판전압 발생회로.
  4. 제2항에 있어서, 상기 N개의 저항에 히스터리시스용 모스트랜지스터의 양 채널을 선택적으로 연결하여 히스터리시스 전압 레벨을 결정하기 위하여 상기 히스터리시스용 모스트랜지스터의 양 채널에 연결된 2개의 스위치와, 상기 2개의 스위치와 연결할 수 있도록 저항에 연결된 N-2개의 단자를 부가하여 구비하은 레귤레이터를 가지는 것을 특징으로 하는 반도체 소자의 기판전압 발생회로.
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