JP2011008514A - 半導体装置 - Google Patents
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Abstract
【解決手段】本発明の分圧回路は、第1の電源VCCと第2の電源VNEGとの間に直列に接続される第1の抵抗素子R1と第1のトランジスタN1とを備え、第1のトランジスタに流れる第1の電流iN1の大きさに応じて設定される第1の抵抗素子R1と第1のトランジスタN1との抵抗比に基づき第1の電源VCCの電圧と第2の電源の電圧VNEGとの電圧差を分圧して分圧電圧を生成する分圧電圧生成回路11と、第1のトランジスタN1とミラー接続され、第1の端子から第2の端子に流れる制御電流i3により第1の電流iN1の大きさを決定する第2のトランジスタN2を有し、第1の電源VCCと接地電源との電圧差の増減に応じて制御電流i3を増減させる電流制御回路12と、を有する。
【選択図】図1
Description
以下、図面を参照して本発明の実施の形態について説明する。実施の形態1にかかる電圧生成回路のブロック図を図1に示す。図1に示すように、実施の形態1にかかる電圧生成回路は、第1の電源(例えば電源VCC)と接地電源とに基づき第2の電源を生成する電圧生成回路である。実施の形態1にかかる電圧生成回路は、分圧回路10、比較器1、オシレータ2、クロックバッファ3、負電圧チャージポンプ4を有する。ここで、本実施の形態では、比較器1、オシレータ2、クロックバッファ3、及び負電圧チャージポンプ4により電圧制御回路が構成されるものとする。電圧制御回路は、分圧回路10が出力する分圧電圧VDIVに基づき第2の電源(例えば負電圧VNEG)の電圧値を分圧回路に内蔵される抵抗素子の抵抗比と電源VCCとにより決定される目標電圧に制御する。
VNEG=−(R2a/R1)×VCC・・・(1)
実施の形態2では、分圧回路10の変形例となる分圧回路20について説明する。分圧回路20の回路図を図6に示す。図6に示すように、分圧回路20では、電流制御回路12に代えて電流制御回路22を有する。
実施の形態3では、分圧回路10の変形例となる分圧回路30について説明する。分圧回路30の回路図を図8に示す。図8に示すように、分圧回路30では、電流制御回路12に代えて電流制御回路32を有する。
実施の形態4では、実施の形態2にかかる分圧回路20に実施の形態3にかかる分圧回路30の抵抗R41及び抵抗R42を適用した分圧回路40について説明する。実施の形態4にかかる分圧回路40の回路図を図11に示す。図11に示すように、分圧回路40の電流制御回路42では、電流制御回路22の抵抗R4に代えて、抵抗R41が用いられる。また、電流制御回路42では、第3のトランジスタN3と抵抗R41との間に抵抗R42が設けられる。そして、差動増幅器OPの反転入力端子には、抵抗R41と抵抗R42との接続点から第1の電源検出電圧V21が出力される。
実施の形態5にかかる分圧回路50の回路図を図13に示す。実施の形態5では、実施の形態1の分圧電圧生成回路11の変形例となる分圧電圧生成回路51について説明する。分圧電圧生成回路51は、分圧電圧生成回路11の抵抗R2を削減したものである。
実施の形態6にかかる分圧回路60の回路図を図14に示す。実施の形態6では、実施の形態1の分圧電圧生成回路11の変形例となる分圧電圧生成回路61について説明する。分圧電圧生成回路61は、分圧電圧生成回路11の第1のトランジスタN1と抵抗R2とを直列に接続したものである。
P1 PMOSトランジスタ
OP 差動増幅器
R1〜R6、R41、R42 抵抗
V1 電流制御電圧
V2 電源検出電圧
VDIV 分圧電圧
VNEG 負電圧
1 比較器
2 オシレータ
3 クロックバッファ
4 負電圧チャージポンプ
4 負電圧チャージポンプ
10、20、30、40、50、60 分圧回路
11、51、61 分圧電圧生成回路
12、22、32、42 電流制御回路
Claims (16)
- 第1の電源と第2の電源との間に直列に接続される第1の抵抗素子と第1のトランジスタとを備え、前記第1のトランジスタに流れる第1の電流の大きさに応じて設定される前記第1の抵抗素子と前記第1のトランジスタとの抵抗比に基づき前記第1の電源の電圧と前記第2の電源の電圧との電圧差を分圧して分圧電圧を生成する分圧電圧生成回路と、
前記第1のトランジスタとミラー接続され、第1の端子から第2の端子に流れる制御電流により前記第1の電流の大きさを決定する第2のトランジスタを有し、前記第1の電源と接地電源との電圧差の増減に応じて前記制御電流を増減させる電流制御回路と、
を有する半導体装置。 - 前記電流制御回路は、
第2の端子が前記接地電源に接続され、前記第1の電源の電圧に応じて第1の端子に発生する電源検出電圧を変動させる第3のトランジスタと、
前記第3のトランジスタの前記第1の端子と前記第1の電源との間に接続される第2の抵抗素子と、
前記電源検出電圧と前記第2のトランジスタの制御端子の電流制御電圧との電圧差を電流に変換して前記制御電流を生成する電圧電流変換部と、
を有する請求項1に記載の半導体装置。 - 前記電流制御回路は、前記第3のトランジスタの第1の端子と前記第2の抵抗素子との間に設けられる第3の抵抗素子を有し、前記第2、第3の抵抗素子の接続点から前記電源検出電圧を出力する請求項2に記載の半導体装置。
- 前記電流制御回路は、前記電源検出電圧を増幅して前記電圧電流変換部に出力する増幅器を有する請求項2又は3に記載の半導体装置。
- 分圧回路は、前記第1のトランジスタと並列に設けられ、予め抵抗値が定められた第4の抵抗素子を有する請求項1乃至4のいずれか1項に記載の半導体装置。
- 前記分圧回路は、前記第1のトランジスタと前記第1の抵抗素子との間に設けられた第4の抵抗素子を有し、前記第1の抵抗素子と前記第4の抵抗素子との接続点から前記分圧電圧を出力する請求項1乃至4のいずれか1項に記載の半導体装置。
- 前記第1乃至第3のトランジスタは、同一の工程を経て形成されたトランジスタである請求項1乃至6のいずれか1項に記載の半導体装置。
- 前記第1の電源は正の電圧を有する電源であって、前記第2の電源は負の電圧を有する電源であって、前記分圧回路は、前記第2の電源が目標電圧となった場合に前記分圧電圧を接地電圧とする請求項1乃至7のいずれか1項に記載の半導体装置。
- 第1の電源と第2の電源との間に直列に接続される第1の抵抗素子と第1のトランジスタとを備え、前記第1のトランジスタに流れる第1の電流の大きさに応じて設定される前記第1の抵抗素子と前記第1のトランジスタとの抵抗比に基づき前記第1の電源の電圧と前記第2の電源の電圧との電圧差を分圧して分圧電圧を生成する分圧電圧生成回路と、
前記第1のトランジスタとミラー接続され、ドレイン端子からソース端子に流れる制御電流により前記第1の電流の大きさを決定する第2のトランジスタを備え、前記第1の電源と接地電源との電圧差の増減に応じて前記制御電流を増減させる電流制御回路とを有し、
前記電流制御回路は、
少なくとも一つ以上の抵抗素子が直列に接続された抵抗群と、ドレイン端子とゲート端子が短絡された第3のトランジスタと、が前記第1の電源と接地電源の間に直列に接続され、前記抵抗群の各抵抗間の接続点と前記抵抗群の抵抗と前記第3のトランジスタとの接続点のいずれかから前記第1の電源の電圧の増減に応じて増減する電源検出電圧を出力する回路と、
前記電源検出電圧を出力するノードと前記第2のトランジスタとの間に設けられ、前記制御電流の量を設定する第3の抵抗素子とを、有し、
前記第2のトランジスタは、ソース端子が前記第2の電源に接続され、ドレイン端子とゲート端子が短絡される半導体装置。 - 前記電流制限回路は、前記第2のトランジスタと前記第3のトランジスタが、その閾値電圧のばらつき特性と温度特性が実質的に同じ特性である請求項9に記載の半導体装置。
- 第1の電源と接地電源とに基づき第2の電源を生成する電圧生成回路であって、
前記第1の電源と前記第2の電源との間に直列に接続される第1の抵抗素子と第1のトランジスタとを備え、前記第1のトランジスタに流れる第1の電流の大きさに応じて設定される前記第1の抵抗素子と前記第1のトランジスタとの抵抗比に基づき前記第1の電源の電圧と前記第2の電源の電圧との電圧差を分圧して分圧電圧を生成する分圧電圧生成回路と、
前記第1のトランジスタとミラー接続され、第1の端子から第2の端子に流れる制御電流により前記第1の電流の大きさを決定する第2のトランジスタを有し、前記第1の電源と接地電源との電圧差の増減に応じて前記制御電流を増減させる電流制御回路と、
前記分圧電圧に基づき前記第2の電源の電圧を前記第1の電源の電圧と前記抵抗比とにより決定される目標電圧に制御する電圧制御回路と、
を有する半導体装置。 - 前記電流制御回路は、
第1の端子が前記第1の電源に接続され、第2の端子が前記接地電源に接続され、ダイオードとして機能し、前記第1の電源の電圧に応じて第1の端子に発生する電源検出電圧を変動させる第3のトランジスタと、
前記第3のトランジスタの前記第1の端子と前記第1の電源との間に接続される第2の抵抗素子と、
前記電源検出電圧と前記第2のトランジスタの制御端子の電流制御電圧との電圧差を電流に変換して前記制御電流を生成する電圧電流変換部と、
を有する請求項11に記載の半導体装置。 - 分圧回路は、前記第1のトランジスタと並列に設けられ、予め抵抗値が定められた第4の抵抗素子を有する請求項11又は12に記載の半導体装置。
- 前記分圧回路は、前記第1のトランジスタと前記第1の抵抗素子との間に設けられた第4の抵抗素子を有し、前記第1の抵抗素子と前記第4の抵抗素子との接続点から前記分圧電圧を出力する請求項11乃至13のいずれか1項に記載の半導体装置。
- 前記第1の電源は正の電圧を有する電源であって、前記第2の電源は負の電圧を有する電源であって、前記分圧回路は、前記第2の電源が目標電圧となった場合に前記分圧電圧を略接地電圧とする請求項11乃至14のいずれか1項に記載の半導体装置。
- 抵抗素子と制御電流に応じて抵抗値が変化する素子とを有し、正の電圧である第1の電圧と負の電圧である第2の電圧を分圧して第3の電圧を出力する分圧回路と、
前記第1の電圧と接地電圧との電圧差に基づいて前記分圧回路に制御電流を出力する電流制御回路を有し、
前記電流制御回路は、前記第1の電圧が上昇した際には前記制御電流を増加させると共に、前記第1の電圧が下降した際には前記制御電流を減少させることによって、前記第1の電圧の変動による前記第3の電圧の変動を軽減する半導体装置。
Priority Applications (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2009151059A JP5318676B2 (ja) | 2009-06-25 | 2009-06-25 | 半導体装置 |
US12/774,370 US8283969B2 (en) | 2009-06-25 | 2010-05-05 | Semiconductor apparatus |
US13/595,483 US8314649B1 (en) | 2009-06-25 | 2012-08-27 | Semiconductor apparatus |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2009151059A JP5318676B2 (ja) | 2009-06-25 | 2009-06-25 | 半導体装置 |
Publications (3)
Publication Number | Publication Date |
---|---|
JP2011008514A true JP2011008514A (ja) | 2011-01-13 |
JP2011008514A5 JP2011008514A5 (ja) | 2012-04-05 |
JP5318676B2 JP5318676B2 (ja) | 2013-10-16 |
Family
ID=43379952
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2009151059A Expired - Fee Related JP5318676B2 (ja) | 2009-06-25 | 2009-06-25 | 半導体装置 |
Country Status (2)
Country | Link |
---|---|
US (2) | US8283969B2 (ja) |
JP (1) | JP5318676B2 (ja) |
Families Citing this family (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2014098273A1 (ko) * | 2012-12-17 | 2014-06-26 | 스마트파이 주식회사 | 고속 입출력 패드를 위한 바이어스 전압 생성 회로 |
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-
2009
- 2009-06-25 JP JP2009151059A patent/JP5318676B2/ja not_active Expired - Fee Related
-
2010
- 2010-05-05 US US12/774,370 patent/US8283969B2/en not_active Expired - Fee Related
-
2012
- 2012-08-27 US US13/595,483 patent/US8314649B1/en active Active
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JP2008003787A (ja) * | 2006-06-21 | 2008-01-10 | Samsung Electronics Co Ltd | 電圧発生回路 |
Also Published As
Publication number | Publication date |
---|---|
US8283969B2 (en) | 2012-10-09 |
US8314649B1 (en) | 2012-11-20 |
JP5318676B2 (ja) | 2013-10-16 |
US20100327846A1 (en) | 2010-12-30 |
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Legal Events
Date | Code | Title | Description |
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A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20120220 |
|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20120220 |
|
TRDD | Decision of grant or rejection written | ||
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20130620 |
|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
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|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20130710 |
|
R150 | Certificate of patent or registration of utility model |
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|
S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
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LAPS | Cancellation because of no payment of annual fees |