JP2003173213A - バイアス電圧発生回路、半導体装置、ｃｍｏｓ基準電圧発生回路及び電源監視回路 - Google Patents

Abstract

(57)【要約】 【課題】 電源変動に対する依存度が少ないバイアス電
圧等を発生できるバイアス電圧発生回路、これを含む半
導体装置等を提供することが目的である。 【解決手段】 出力ノードＮ１０にＶＢＳを発生するバ
イアス電圧発生回路であって、一端がＶＤＤに接続され
他端がＮ１０に接続される出力抵抗素子Ｒ４０と、ドレ
イン電極及びゲート電極がＮ１０に接続されソース電極
がＶＳＳに接続される出力トランジスタＮＴ４０と、Ｎ
Ｔ４０に並列に設けられる電流制御回路４０を含み、電
流制御回路４０が、Ｎ１０から電流制御回路４０を介し
てＶＳＳに流れる電流をＶＤＤが増加するにつれて増加
させる電流制御を行う。ＶＤＤが増加した場合のバイア
ス電圧ＶＢＳの増加量が飽和領域において零又は負にな
るようなフラット又は負の勾配の特性曲線を実現する。
ゲートアレイにより回路が構成される半導体装置のＰＬ
Ｌ回路が含むチャージポンプ回路の充放電電流を、この
バイアス電圧発生回路からのバイアス電圧に基づいて生
成する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、バイアス電圧発生
回路、半導体装置、ＣＭＯＳトランジスタを使用して構
成されたＣＭＯＳ基準電圧発生回路及び電源監視回路に
関する。

【０００２】

【背景技術及び発明が解決しようとする課題】従来よ
り、電流源のバイアス電圧を発生する種々の構成のバイ
アス電圧発生回路が知られている。このバイアス電圧発
生回路を用いれば、発生したバイアス電圧をトランジス
タのゲート電極に入力するだけで、ＣＭＯＳ基準電圧発
生回路や演算増幅回路などが含む電流源を構成できるよ
うになる。

【０００３】しかしながら、従来のバイアス電圧発生回
路では、電源電圧が変動した場合に、バイアス電圧も大
きく変動してしまうという問題点があった。そして、バ
イアス電圧が変動すると、ＣＭＯＳ基準電圧発生回路や
演算増幅回路などが含む電流源に流れる電流も変動して
しまい、ＣＭＯＳ基準電圧発生回路や演算増幅回路の安
定動作を阻害してしまうという課題がある。

【０００４】また、従来より、バンドギャップリファレ
ンス回路と呼ばれるＣＭＯＳ基準電圧発生回路が知られ
ている。このＣＭＯＳ基準電圧発生回路によれば、温度
変動や電源電圧変動が生じても、高精度で安定した基準
電圧を得ることができる。

【０００５】図１に、従来のＣＭＯＳ基準電圧発生回路
（バンドギャップリファレンス回路。以下、ＢＧＲ回路
と呼ぶ）を、第１の比較例として示す。このＣＭＯＳ基
準電圧発生回路は、電源ＶＤＤ、ＶＳＳ間に直列に設け
られる、Ｐ型トランジスタＰＴ１、抵抗素子Ｒ１及びダ
イオードＤ１（ＰＮ接合ダイオード或いはコレクタ・ベ
ース相互が接続されたトランジスタのベース・エミッタ
間のＰＮ接合等）を含む。また、出力ノードＮ３とＶＳ
Ｓの間に直列に設けられる抵抗素子Ｒ３、Ｒ２及びダイ
オードＤ２（Ｄ１と電流密度が異なるダイオードであ
り、Ｎ個のダイオードを並列接続した構成のダイオード
或いはエミッタサイズをＮ倍にしたトランジスタ等）を
含む。更に、Ｒ１、Ｄ１間のノードＮ１の電圧ＶＮ１と
Ｒ３、Ｒ２間のノードＮ２の電圧ＶＮ２とが略等しくな
るように、トランジスタＰＴ１のゲート電極を制御する
演算増幅回路ＯＰを含む。

【０００６】図１において、抵抗素子Ｒ１、Ｒ２、Ｒ３
の抵抗値についてもＲ１、Ｒ２、Ｒ３と表し、ダイオー
ドＤ１、Ｄ２の順方向電圧をＶＦ１、ＶＦ２とし、Ｒ
１、Ｒ３に流れる電流をＩ１、Ｉ２とし、熱電圧をＶＴ
（＝Ｋ・Ｔ／ｑ）とすると、出力ノードＮ３に発生する
基準電圧ＶＲＥＦ＿ＣＯＮＶは下式のように表される。

【０００７】 ＶＲＥＦ＿ＣＯＮＶ＝ＶＦ１＋（Ｒ３／Ｒ２）・△ＶＦ （１） △ＶＦ＝ＶＦ１−ＶＦ２ ＝ＶＴ・Ｉｎ（Ｎ・Ｉ１／Ｉ２） ＝ＶＴ・Ｉｎ（Ｎ・Ｒ３／Ｒ１） （２） 上式（１）、（２）において、順方向電圧ＶＦ１は負の
温度係数を持つ一方で、熱電圧ＶＴ（△ＶＦ）は正の温
度係数を持つ。従って、Ｒ１、Ｒ２、Ｒ３の抵抗比を適
正な設定にすることで、温度変動が生じてもそれほど変
動しない、高精度の基準電圧ＶＲＥＦ＿ＣＯＮＶ（約
１．２５Ｖ）を得ることができる。

【０００８】しかしながら、図１の第１の比較例のＣＭ
ＯＳ基準電圧発生回路では、温度係数が概略零となる時
の基準電圧ＶＲＥＦ＿ＣＯＮＶが約１．２５Ｖに固定さ
れてしまうという問題点がある。また、基準電圧ＶＲＥ
Ｆ＿ＣＯＮＶが１．２５Ｖに固定されるため電源電圧を
低くできないという問題も生じる。

【０００９】このような図１のＣＭＯＳ基準電圧発生回
路（ＢＧＲ回路）の問題点を解決するものとして、「IE
EE JOURNAL OF SOLID-STATE CIRCUITS,VOL.34, NO.5, M
AY 1999,”A CMOS Bandgap Reference Circuit with Su
b-1-V Operation"」に開示される従来技術が知られてい
る。この従来技術のＣＭＯＳ基準電圧発生回路によれ
ば、低い電源電圧での動作も可能になると共に、発生さ
れる基準電圧を可変にできるという利点がある。

【００１０】しかしながら、この従来技術のＣＭＯＳ基
準電圧発生回路では、電源投入時等に回路を安定して起
動させるために、スタート信号が必要になる。ところ
が、電源投入時等の電源電圧が低い段階では、このよう
なスタート信号を生成するのは容易ではない。従って、
このようなスタート信号を生成できない場合には、回路
の安定した起動を実現できないという課題がある。

【００１１】本発明は、以上のような技術的課題に鑑み
てなされたものであり、その目的とするところは、電源
変動に対する依存度が少ないバイアス電圧等を発生でき
るバイアス電圧発生回路、及びこれを含む半導体装置を
提供することにある。

【００１２】また本発明の他の目的は、低い電源電圧で
も高精度な基準電圧を発生できると共に、回路の安定し
た起動を実現できるＣＭＯＳ基準電圧発生回路、及びこ
れを用いた電源監視回路を提供することにある。

【００１３】

【課題を解決するための手段】上記課題を解決するため
に本発明は、出力ノードにバイアス電圧を発生するバイ
アス電圧発生回路であって、一端が第１の電源に接続さ
れ他端が出力ノードに接続される出力抵抗素子と、ドレ
イン電極及びゲート電極が出力ノードに接続されソース
電極が第２の電源に接続される出力トランジスタと、前
記出力トランジスタに並列に設けられる電流制御回路と
を含み、前記電流制御回路が、出力ノードから電流制御
回路を介して第２の電源に流れる電流或いは第２の電源
から電流制御回路を介して出力ノードに流れる電流を、
第１、第２の電源の電圧差が増加するにつれて増加させ
る電流制御を行うことを特徴とする。

【００１４】本発明によれば、出力抵抗素子と出力トラ
ンジスタの間の出力ノードにバイアス電圧を発生させる
ことができる。そして本発明では、この出力トランジス
タに並列に電流制御回路が設けられる。そして、第１、
第２の電源の電圧差が増加すると、出力ノードから電流
制御回路を介して第２の電源に流れる電流（或いは第２
の電源から電流制御回路を介して出力ノードに流れる電
流）が増加するように、電流制御が行われる。従って、
第１、第２の電源の電圧差が増加した場合にも、電流制
御回路側に流れる電流が増加することで、出力トランジ
スタに流れる電流が増加するのが抑制される。これによ
り、バイアス電圧の増加を抑えたり、バイアス電圧を逆
に減少させたりすることが可能になる。

【００１５】また本発明は、前記電流制御回路が、一端
が第１の電源に接続され他端が第１の中間ノードに接続
される抵抗素子と、ドレイン電極及びゲート電極が第１
の中間ノードに接続されソース電極が第２の電源に接続
される第１のトランジスタと、ドレイン電極がバイアス
電圧発生回路の出力ノードに接続され、ゲート電極が第
１の中間ノードに接続され、ソース電極が第２の電源に
接続される第２のトランジスタとを含むことを特徴とす
る。

【００１６】このようにすれば、第１、第２の電源の電
圧差が増加した場合に、第１の中間ノードの電圧が変化
することで第２のトランジスタのオン抵抗が小さくな
り、電流制御回路側に流れる電流を増加させることが可
能になる。

【００１７】また本発明は、第１、第２の電源の電圧差
が増加した場合のバイアス電圧の増加量が、前記出力ト
ランジスタの飽和領域において零又は負になることを特
徴とする。

【００１８】このようにすれば、これまでのバイアス電
圧発生回路では得ることができなかった、フラット又は
負の勾配の特性曲線を得ることが可能になり、このバイ
アス電圧を用いた多様な電流制御を実現できるようにな
る。

【００１９】また本発明に係る半導体装置は、ＰＬＬ回
路を含み、ゲートアレイにより回路が構成される半導体
装置であって、前記ＰＬＬ回路が含むチャージポンプ回
路の充放電電流が、上記のいずれかのバイアス電圧発生
回路からのバイアス電圧に基づいて生成されることを特
徴とする。

【００２０】このようにすれば、ゲートアレイにより回
路が構成される半導体装置においても、電源変動に対す
る充放電電流の変動が少ないチャージポンプ回路を含む
ＰＬＬ回路を実現できるようになる。

【００２１】また本発明は、出力ノードに基準電圧を発
生するＣＭＯＳ基準電圧発生回路であって、前記ＣＭＯ
Ｓ基準電圧発生回路が含む電流源が、上記のいずれかの
バイアス電圧発生回路からのバイアス電圧がゲート電極
に入力されたトランジスタにより構成されることを特徴
とする。

【００２２】このようにすれば、ＣＭＯＳ基準電圧発生
回路が含む電流源に流れる電流が、電源変動が生じた場
合にも大きく変動しないようになり、ＣＭＯＳ基準電圧
発生回路の安定動作を実現できる。

【００２３】また本発明に係るＣＭＯＳ基準電圧発生回
路は、第１のＰＮ接合を有し、第１のノードに第１の電
圧を発生する第１の電圧発生回路と、第１のＰＮ接合と
は電流密度が異なる第２のＰＮ接合を有し、第２のノー
ドに第２の電圧を発生する第２の電圧発生回路と、ＣＭ
ＯＳ基準電圧発生回路の出力ノードに接続される出力抵
抗素子と、第１、第２のノードが第１、第２の入力に接
続され、第１、第２のノードの第１、第２の電圧が略等
しくなるようにフィードバック制御を行う演算増幅回路
と、演算増幅回路の出力によりゲート電極が制御され、
第１の電圧発生回路に供給される電流を制御する第１の
電流制御用トランジスタと、演算増幅回路の出力により
ゲート電極が制御され、第２の電圧発生回路に供給され
る電流を制御する第２の電流制御用トランジスタと、演
算増幅回路の出力によりゲート電極が制御され、ＣＭＯ
Ｓ基準電圧発生回路の出力抵抗素子に供給される電流を
制御する第３の電流制御用トランジスタと、演算増幅回
路の出力に依存しない電流を、第１の電圧発生回路に供
給する第１の電流源と、演算増幅回路の出力に依存しな
い電流を、第２の電圧発生回路に供給する第２の電流源
と、演算増幅回路の出力に依存しない電流を、ＣＭＯＳ
基準電圧発生回路の出力抵抗素子に供給する第３の電流
源とを含み、前記第１、第２、第３の電流源が、前記バ
イアス電圧発生回路からのバイアス電圧がゲート電極に
入力されたトランジスタにより構成されることを特徴と
する。

【００２４】本発明によれば、第１、第２のノードの第
１、第２の電圧が略等しくなるように（イマジナリーシ
ョート）、第１、第２、第３の電流制御用トランジスタ
のゲート電極が演算増幅回路により制御され、これらの
第１、第２、第３の電流制御用トランジスタからの電流
が、第１、第２の電圧発生回路、出力抵抗素子に供給さ
れる。そして、出力抵抗素子に電流が供給されることに
より、出力ノードに基準電圧が発生するようになる。

【００２５】なお、例えば、第１のノードには、第１の
電圧発生回路により、第１のＰＮ接合の特性（第１のＰ
Ｎ接合の順方向電圧）に応じた第１の電圧が発生し、第
２のノードには、第２の電圧発生回路により、第２のＰ
Ｎ接合の特性（第２のＰＮ接合の順方向電圧、第１、第
２のＰＮ接合の順方向電圧の差）に応じた第２の電圧が
発生することになる。また第２のＰＮ接合は、例えば、
複数のＰＮ接合を並列接続した構成にすることができ
る。

【００２６】そして本発明では、第１、第２、第３の電
流源により、ＣＭＯＳ基準電圧発生回路の起動電流とな
る電流が、第１、第２の電圧発生回路、出力抵抗素子に
対して供給される。従って、例えば電源投入時等におい
ては、これらの第１、第２、第３の電流源からの電流に
より第１、第２のノードに所与の電圧を発生させること
が可能となり、演算増幅回路が不適切な動作点で安定化
してしまう事態を防止できる。これにより、ＣＭＯＳ基
準電圧発生回路の安定した起動を実現できるようにな
る。

【００２７】なお本発明のＣＭＯＳ基準電圧発生回路
は、第１のＰＮ接合の順方向電圧に比例した第１の電流
に、第１のＰＮ接合の順方向電圧と該第１のＰＮ接合と
は電流密度が異なる第２のＰＮ接合の順方向電圧との差
に比例した第２の電流を加え、得られた第３の電流を出
力抵抗素子により電圧に変換することで出力ノードに基
準電圧を発生するＣＭＯＳ基準電圧発生回路であって、
ＣＭＯＳ基準電圧発生回路を起動するための電流を第
１、第２のＰＮ接合に供給するための電流源を含むよう
な構成としてもよい。

【００２８】また本発明は、前記第１の電流制御用トラ
ンジスタ及び前記第１の電流源が、第１の電源と第１の
ノードの間に並列に設けられ、前記第２の電流制御用ト
ランジスタ及び前記第２の電流源が、第１の電源と第２
のノードの間に並列に設けられ、前記第３の電流制御用
トランジスタ及び前記第３の電流源が、第１の電源とＣ
ＭＯＳ基準電圧発生回路の出力ノードの間に並列に設け
られ、前記第１の電圧発生回路が、第１のノードと第２
の電源の間に設けられ、前記第２の電圧発生回路が、第
２のノードと第２の電源の間に設けられ、ＣＭＯＳ基準
電圧発生回路の前記出力抵抗素子が、ＣＭＯＳ基準電圧
発生回路の出力ノードと第２の電源の間に設けられるよ
うにしてもよい。

【００２９】また本発明は、前記第１の電流源が、第１
の電源と第１のノードの間に設けられ、前記第２の電流
源が、第１の電源と第２のノードの間に設けられ、前記
第３の電流源が、第１の電源とＣＭＯＳ基準電圧発生回
路の出力ノードの間に設けられ、前記第１の電流制御用
トランジスタ及び前記第１の電圧発生回路が、第１のノ
ードと第２の電源の間に並列に設けられ、前記第２の電
流制御用トランジスタ及び前記第２の電圧発生回路が、
第２のノードと第２の電源の間に並列に設けられ、前記
第３の電流制御用トランジスタ及びＣＭＯＳ基準電圧発
生回路の前記出力抵抗素子が、ＣＭＯＳ基準電圧発生回
路の出力ノードと第２の電源の間に並列に設けられるよ
うにしてもよい。

【００３０】また本発明は、前記第１の電圧発生回路
が、第１のＰＮ接合と、第１のＰＮ接合に並列に設けら
れた第１の抵抗素子とを含み、前記第２の電圧発生回路
が、第２のＰＮ接合と、第２のＰＮ接合に直列に設けら
れた第２の抵抗素子と、第２のＰＮ接合及び第２の抵抗
素子に並列に設けられた第３の抵抗素子とを含むことを
特徴とする。

【００３１】なお、第１の抵抗素子の中間ノードに第１
のノードを設定したり、第３の抵抗素子の中間ノードに
第２のノードを設定してもよい。また、第１のノードと
第１のＰＮ接合との間に他の抵抗素子を設けたり、第２
のノードと第２の抵抗素子との間に他の抵抗素子を設け
てもよい。

【００３２】また本発明に係る電源監視回路は、上記の
いずれかのＣＭＯＳ基準電圧発生回路を含み、ＣＭＯＳ
基準電圧発生回路で発生した基準電圧に基づいて電源電
圧を監視し、電源電圧が所与の検出電圧であることを検
出した場合に、検出信号を出力することを特徴とする。

【００３３】このようにすれば、この検出信号に基づい
てシステムを起動することなどが可能になる。そして本
発明では、システムからのスタート信号等を用いること
なく、電流源からの電流によりＣＭＯＳ基準電圧発生回
路を起動できる。従って、システムの起動前にＣＭＯＳ
基準電圧発生回路を起動し、起動したＣＭＯＳ基準電圧
発生回路からの基準電圧に基づき電源電圧を監視するこ
とで検出信号を生成し、この検出信号に基づいて起動す
るというようなシステムを構成できるようになる。

【００３４】

【発明の実施の形態】以下、本実施形態について図面を
用いて詳細に説明する。

【００３５】なお、以下に説明する本実施形態は、特許
請求の範囲に記載された本発明の内容を何ら限定するも
のではない。また本実施形態で説明される構成の全て
が、本発明の必須構成要件であるとは限らない。

【００３６】１．ＣＭＯＳ基準電圧発生回路の構成 図２に本実施形態のＣＭＯＳ基準電圧発生回路（ＢＧＲ
回路）の構成例を示す。

【００３７】図２のＣＭＯＳ基準電圧発生回路は、第１
のＰＮ接合Ｄ１（ダイオード又はトランジスタ等）を有
し、ノードＮ１（第１のノード）に電圧ＶＮ１（Ｄ１の
特性に依存した電圧）を発生する電圧発生回路１０（第
１の電圧発生回路）を含む。また、Ｄ１とは電流密度が
異なる第２のＰＮ接合Ｄ２（Ｎ個のダイオードを並列接
続した構成のダイオード又はエミッタサイズをＮ倍にし
たトランジスタ等）を有し、ノードＮ２（第２のノー
ド）に電圧ＶＮ２（Ｄ２の特性に依存した電圧）を発生
する電圧発生回路１２（第２の電圧発生回路）を含む。

【００３８】より具体的には、電圧発生回路１０は、ダ
イオードＤ１（第１のＰＮ接合）と、Ｄ１に並列に設け
られた抵抗素子Ｒ１（第１の抵抗素子）を含む。また、
電圧発生回路１２は、ダイオードＤ２（第２のＰＮ接
合）と、Ｄ２に直列に設けられた抵抗素子Ｒ２（第２の
抵抗素子）と、Ｄ２及びＲ２に並列に設けられた抵抗素
子Ｒ３（第３の抵抗素子）を含む。なお、ダイオードＤ
１、Ｄ２は、ＰＮ接合ダイオードや、コレクタ・ベース
相互が接続されたトランジスタのベース・エミッタ間の
ＰＮ接合などで実現できる。

【００３９】また図２のＣＭＯＳ基準電圧発生回路は、
出力ノードＮ３に接続される出力抵抗素子Ｒ４を含む。
また、ノードＮ１、Ｎ２が差動入力（第１、第２の入
力）に接続され、Ｎ１、Ｎ２の電圧ＶＮ１、ＶＮ２が略
等しくなるようにフィードバック制御を行う演算増幅回
路ＯＰ（差動増幅回路）を含む。また、演算増幅回路Ｏ
Ｐの出力ＶＯＰによりゲート電極が制御され、電圧発生
回路１０、１２、出力抵抗素子Ｒ４に供給される電流を
制御するＰ型トランジスタＰＴ１、ＰＴ２、ＰＴ３（電
流制御用トランジスタ）を含む。更に、電圧発生回路１
０、１２、出力抵抗素子Ｒ４に電流を供給する電流源Ｉ
Ｓ１、ＩＳ２、ＩＳ３（第１、第２、第３の電流源）を
含む。

【００４０】さて、図２において、抵抗素子Ｒ１、Ｒ
２、Ｒ３、Ｒ４の抵抗値についてもＲ１、Ｒ２、Ｒ３、
Ｒ４と表し（Ｒ１＝Ｒ３）、ダイオードＤ１、Ｄ２の順
方向電圧をＶＦ１、ＶＦ２とし、ＶＦ１とＶＦ２の差を
△ＶＦとする。また、ＰＴ１、ＰＴ２、ＰＴ３のトラン
ジスタ・サイズ（Ｗ／Ｌ）を同一とする。また、Ｄ１に
流れる電流をＩ１Ａとし、Ｒ１に流れる電流をＩ１Ｂと
し、Ｉ１Ａ＋Ｉ１Ｂ＝Ｉ１’とする。また、Ｒ２及びＤ
２に流れる電流をＩ２Ａとし、Ｒ３に流れる電流をＩ２
Ｂとし、Ｉ２Ａ＋Ｉ２Ｂ＝Ｉ２’とする。また、Ｒ４に
流れる電流をＩ３’とする。また、トランジスタＰＴ
１、ＰＴ２、ＰＴ３に流れる電流をＩ１、Ｉ２、Ｉ３と
し、電流源ＩＳ１、ＩＳ２、ＩＳ３に流れる電流をＩ０
とする。また、以下の説明ではＶＳＳ＝ＧＮＤ＝０Ｖと
する。

【００４１】すると、図２において、演算増幅回路ＯＰ
により、ＶＮ１＝ＶＮ２となるようなフィードバック制
御が行われるため、 ＶＮ１＝ＶＦ１ ＶＮ２＝ＶＦ２＋△ＶＦ △ＶＦ＝ＶＦ１−ＶＦ２ （３） となる。

【００４２】また、 Ｉ２Ａ＝△ＶＦ／Ｒ２ Ｉ２Ｂ＝ＶＦ１／Ｒ３ （４） となる。

【００４３】従って、 Ｉ２’＝Ｉ２Ｂ＋Ｉ２Ａ ＝ＶＦ１／Ｒ３＋△ＶＦ／Ｒ２ （５） となる。

【００４４】そして、演算増幅回路ＯＰにより、Ｉ１＝
Ｉ２＝Ｉ３となるように電流制御が行われるため、 Ｉ１’＝Ｉ１＋Ｉ０＝Ｉ２’＝Ｉ２＋Ｉ０＝Ｉ３’＝Ｉ３＋Ｉ０ （６） となる。従って、出力ノードＮ３に発生する基準電圧Ｖ
ＲＥＦは、 ＶＲＥＦ＝Ｒ４・Ｉ３’ ＝Ｒ４・Ｉ２’ ＝Ｒ４・（Ｉ２Ｂ＋Ｉ２Ａ） ＝Ｒ４・（ＶＦ１／Ｒ３＋△ＶＦ／Ｒ２） （７） となる。

【００４５】上式（７）から明らかなように、本実施形
態のＣＭＯＳ基準電圧発生回路は、ダイオードＤ１の順
方向電圧ＶＦ１に比例した電流（電流量）Ｉ２Ｂ＝ＶＦ
１／Ｒ３に、ダイオードＤ１、Ｄ２の順方向電圧ＶＦ
１、ＶＦ２の差△ＶＦに比例した電流Ｉ２Ａ＝△ＶＦ／
Ｒ２を加え、得られた電流Ｉ２’＝Ｉ３’＝（ＶＦ１／
Ｒ３＋△ＶＦ／Ｒ２）を出力抵抗素子Ｒ４により電圧に
変換することで、出力ノードＮ３に基準電圧ＶＲＥＦ＝
Ｒ４・（ＶＦ１／Ｒ３＋△ＶＦ／Ｒ２）を発生する回路
である。そして本実施形態では、このようなＣＭＯＳ基
準電圧発生回路を起動するための電流をダイオードＤ
１、Ｄ２（第１、第２のＰＮ接合）に供給するための電
流源ＩＳ１、ＩＳ２、ＩＳ３を含んでいる。

【００４６】さて、上式（７）を変形すると、 ＶＲＥＦ＝（Ｒ４／Ｒ３）・｛ＶＦ１＋（Ｒ３／Ｒ２）・△ＶＦ｝ （８） となる。

【００４７】また、図１の第１の比較例で生成される基
準電圧ＶＲＥＦ＿ＣＯＮＶは下式のようになる。

【００４８】 ＶＲＥＦ＿ＣＯＮＶ＝ＶＦ１＋（Ｒ３／Ｒ２）・△ＶＦ （９） 従って、上式（８）、（９）から明らかなように、 ＶＲＥＦ＝（Ｒ４／Ｒ３）・｛ＶＦ１＋（Ｒ３／Ｒ２）・△ＶＦ｝ ＝（Ｒ４／Ｒ３）・ＶＲＥＦ＿ＣＯＮＶ （１０） となる。

【００４９】即ち、図１の第１の比較例では、ＶＲＥＦ
＿ＣＯＮＶが１．２５Ｖに固定され、可変にできなかっ
た。これに対して、本実施形態のＣＭＯＳ基準電圧発生
回路では、上式（１０）から明らかなように、抵抗比
（Ｒ４／Ｒ３）を変えることで、ＶＲＥＦの電圧レベル
を自由に設定でき、ＶＲＥＦを１．２５Ｖ以下に設定す
ることもできる。この場合、ＶＲＥＦ＿ＣＯＮＶは温度
依存性がほとんどないため、ＶＲＥＦも温度依存性がほ
とんどないようになる。そして、本実施形態のＣＭＯＳ
基準電圧発生回路では、電源電圧ＶＤＤを低くすること
が可能となり、低電圧動作が可能なＣＭＯＳ基準電圧発
生回路を実現できる。

【００５０】なお、図２では、トランジスタＰＴ１、Ｐ
Ｔ２、ＰＴ３のトランジスタサイズ（Ｗ／Ｌ）が同一で
あるとして説明を行ったが、これらのトランジスタサイ
ズを必ずしも同一にする必要はない。即ち、これらのト
ランジスタサイズを異ならせる場合には、それらのトラ
ンジスタサイズ比に応じ値に、抵抗素子の抵抗値を設定
すればよい。

【００５１】２．電流源による電流の供給 さて、本実施形態の特徴は図２に示すように、電圧発生
回路１０、１２、出力抵抗素子Ｒ４に電流Ｉ０（ＣＭＯ
Ｓ基準電圧発生回路を起動するための電流、オフセット
電流、初期電流）を供給するための電流源ＩＳ１、ＩＳ
２、ＩＳ３を設けた点にある。即ち本実施形態では、演
算増幅回路ＯＰの出力ＶＯＰに依存しない電流Ｉ０を電
圧発生回路１０、１２、出力抵抗素子Ｒ４に対して供給
するための電流源ＩＳ１、ＩＳ２、ＩＳ３を設けてい
る。

【００５２】例えばこれらの電流源ＩＳ１、ＩＳ２、Ｉ
Ｓ３を設けない構成を、第２の比較例として図３に示
す。この第２の比較例では次のような問題がある。

【００５３】即ち、電源投入時（電源電圧低下時）にお
いては、ＶＤＤが低いため、図３の第２の比較例では、
トランジスタＰＴ１、ＰＴ２、ＰＴ３がオフ（非導通状
態）になり、これらのトランジスタに流れる電流Ｉ１、
Ｉ２、Ｉ３は零になる。このため、ダイオードＤ１、Ｄ
２に流れる電流Ｉ１Ａ、Ｉ２Ａや、抵抗素子Ｒ１、Ｒ３
に流れる電流Ｉ１Ｂ、Ｉ２Ｂも零になり、ノードＮ１、
Ｎ２の電圧ＶＮ１、ＶＮ２は共に零になる。従って、演
算増幅回路ＯＰは、Ｎ１、Ｎ２の電圧ＶＮ１、ＶＮ２が
等しいと判断してしまい（ＶＮ１＝ＶＮ２＝０）、その
出力ＶＯＰを変化させるフィードバック制御を行わなく
なる。即ち、電圧ＶＮ１、ＶＮ２が零となる不適切な動
作点で演算増幅回路ＯＰが安定化してしまう。この結
果、ＶＯＰによりゲート電極が制御されるトランジスタ
ＰＴ１、ＰＴ２、ＰＴ３が、いつまでもオンしなくな
り、ＣＭＯＳ基準電圧発生回路が適正に起動しなくなる
という問題が生じる。

【００５４】このような問題を解決する構成として、
「IEEE JOURNAL OF SOLID-STATE CIRCUITS,VOL.34, NO.
5, MAY 1999,”A CMOS Bandgap Reference Circuit wit
h Sub-1-V Operation"」に開示されるような、図４に示
す第３の比較例を考えることができる。

【００５５】この第３の比較例では、ドレイン電極に演
算増幅回路ＯＰの出力ＶＯＰが接続され、ゲート電極に
スタート信号が入力され、ソース電極に電源ＶＳＳが接
続されるＮ型トランジスタＮＴ４が設けられている。こ
の第３の比較例では、電源投入時においてスタート信号
がアクティブ（Ｈレベル）に設定されることで、演算増
幅回路ＯＰの出力ＶＯＰがＬレベルになる。従って、ト
ランジスタＰＴ１、ＰＴ２、ＰＴ３がオンになり、電源
投入時においてもダイオードＤ１、Ｄ２や抵抗素子Ｒ
１、Ｒ２、Ｒ３に電流を流すことができ、ノードＮ１、
Ｎ２の電圧ＶＮ１、ＶＮ２が零よりも大きくなる。この
結果、不適正な動作点で演算増幅回路ＯＰが安定化して
しまう事態を防止でき、ＣＭＯＳ基準電圧発生回路を適
正に起動させることが可能になる。

【００５６】しかしながら、図４の第３の比較例では、
ＣＭＯＳ基準電圧発生回路の起動のためのスタート信号
が必要になる。ところが、このようなスタート信号を生
成するためには、その前提として、ＣＭＯＳ基準電圧発
生回路が起動する前に、スタート信号を制御するシステ
ムが起動している必要がある。従って、ＣＭＯＳ基準電
圧発生回路からのＶＲＥＦに基づいて起動するようなシ
ステムにおいては、このようなスタート信号を生成でき
ないという課題がある。

【００５７】特に、ＣＭＯＳ基準電圧発生回路で発生し
た基準電圧に基づいて電源電圧を監視し、電源電圧が所
与の電圧であることを検出した場合に、検出信号を生成
し、その検出信号に基づいて起動するようなシステムに
おいては、このようなスタート信号を用いることは実質
的にほとんど不可能となる。

【００５８】これに対して図２の本実施形態のＣＭＯＳ
基準電圧発生回路によれば、このようなスタート信号を
用いなくても、電流源ＩＳ１、ＩＳ２、ＩＳ３からの電
流Ｉ０を用いて、ＣＭＯＳ基準電圧発生回路を適正に起
動できる。即ち、演算増幅回路ＯＰが起動していない状
態でも、ＯＰの出力ＶＯＰに依存しない電流Ｉ０が電圧
発生回路１０、１２に流れることで、ＣＭＯＳ基準電圧
発生回路を適正に起動できる。従って、ＣＭＯＳ基準電
圧発生回路からのＶＲＥＦに基づいて起動するようなシ
ステムにおいても、システムを適正に起動させることが
可能になる。

【００５９】そして特に本実施形態の特徴は、図２に示
すような電流源ＩＳ１、ＩＳ２、ＩＳ３を設けても、図
３と同様の基準電圧ＶＲＥＦを発生させることができる
点にある。

【００６０】即ち、図２の構成では、演算増幅回路ＯＰ
によりフィードバック制御されるのは、電流Ｉ１’、Ｉ
２’、Ｉ３’ではなく、実際には、トランジスタＰＴ
１、ＰＴ２、ＰＴ３に流れる電流Ｉ１、Ｉ２、Ｉ３とな
る。

【００６１】しかしながら、Ｉ１＝Ｉ２＝Ｉ３となるよ
うに演算増幅回路ＯＰがフィードバック制御を行えば、
Ｉ１’＝Ｉ１＋Ｉ０＝Ｉ２’＝Ｉ２＋Ｉ０＝Ｉ３’＝Ｉ
３＋Ｉ０の関係（Ｉ１’＝Ｉ２’＝Ｉ３’の関係）が成
り立つようになる。この結果、前述の式（７）に示すよ
うに、ＶＲＥＦ＝Ｒ４・（ＶＦ１／Ｒ３＋△ＶＦ／Ｒ
２）となる基準電圧を出力ノードＮ３に発生できるよう
になる。即ち、電流源ＩＳ１、ＩＳ２、ＩＳ３を設けた
のにもかかわらず、図３と同様に高精度で可変な基準電
圧ＶＲＥＦを発生できるという利点がある。

【００６２】３．ＣＭＯＳ基準電圧発生回路の変形例 図５に、本実施形態のＣＭＯＳ基準電圧発生回路の第１
の変形例を示す。図２と図５の構成の相違点は以下の通
りである。

【００６３】即ち図２では、トランジスタＰＴ１及び電
流源ＩＳ１が、ＶＤＤ（第１の電源）とノードＮ１の間
に並列に設けられ、トランジスタＰＴ２及び電流源ＩＳ
２が、ＶＤＤとノードＮ２の間に並列に設けられ、トラ
ンジスタＰＴ３及び電流源ＩＳ３が、ＶＤＤと出力ノー
ドＮ３の間に並列に設けられる。また、電圧発生回路１
０が、ノードＮ１とＶＳＳ（第２の電源）の間に設けら
れ、電圧発生回路１２が、ノードＮ２とＶＳＳの間に設
けられ、出力抵抗素子Ｒ４が、出力ノードＮ３とＶＳＳ
の間に設けられる。

【００６４】これに対して図５の第１の変形例では、電
流源ＩＳ１がＶＤＤ（第１の電源）とノードＮ１の間に
設けられ、電流源ＩＳ２がＶＤＤとノードＮ２の間に設
けられ、電流源ＩＳ３がＶＤＤと出力ノードＮ３の間に
設けられる。また、トランジスタＮＴ１及び電圧発生回
路１０が、ノードＮ１とＶＳＳ（第２の電源）の間に並
列に設けられ、トランジスタＮＴ２及び電圧発生回路１
２が、ノードＮ２とＶＳＳの間に並列に設けられ、トラ
ンジスタＮＴ３及び出力抵抗素子Ｒ４が出力ノードＮ３
とＶＳＳの間に並列に設けられる。なお、トランジスタ
ＮＴ１、ＮＴ２、ＮＴ３は、演算増幅回路ＯＰによりそ
のゲート電極が制御され、電圧発生回路１０、１２、出
力抵抗素子Ｒ４に供給される電流を制御するＮ型のトラ
ンジスタである。

【００６５】そして、図２の構成では、 Ｉ１＋Ｉ０＝Ｉ１’＝Ｉ１Ａ＋Ｉ１Ｂ Ｉ２＋Ｉ０＝Ｉ２’＝Ｉ２Ａ＋Ｉ２Ｂ Ｉ３＋Ｉ０＝Ｉ３’ （１１） という関係が成り立つ。

【００６６】これに対して図５の第１の変形例では、 Ｉ０−Ｉ１＝Ｉ１’＝Ｉ１Ａ＋Ｉ１Ｂ Ｉ０−Ｉ２＝Ｉ２’＝Ｉ２Ａ＋Ｉ２Ｂ Ｉ０−Ｉ３＝Ｉ３’ （１２） という関係が成り立つことになる。

【００６７】従って、図５の第１の変形例においても、
Ｉ１＝Ｉ２＝Ｉ３となるように演算増幅回路ＯＰがフィ
ードバック制御を行うことで、Ｉ１’＝Ｉ２’＝Ｉ３’
という関係も成立するようになり、適正な基準電圧ＶＲ
ＥＦを発生できるようになる。

【００６８】図６に、本実施形態のＣＭＯＳ基準電圧発
生回路の第２の変形例を示す。図２と図６の構成の相違
点は以下の通りである。

【００６９】即ち、図２では、トランジスタＰＴ１とダ
イオードＤ１の間のノードＮ１と、トランジスタＰＴ２
と抵抗素子Ｒ２の間のノードＮ２とが、演算増幅回路Ｏ
Ｐの差動入力（第１、第２の入力）に接続されている。

【００７０】これに対して、図６の第２の変形例では、
抵抗素子Ｒ１の中間ノード（抵抗分割ノード）Ｎ１’
と、抵抗素子Ｒ３の中間ノードＮ２’とが、演算増幅回
路ＯＰの差動入力に接続されている。

【００７１】この図６の第２の変形例によれば、演算増
幅回路ＯＰの差動入力に入力される電圧を、図２の場合
に比べて低くできる。従って、演算増幅回路ＯＰが、差
動入力の電圧が高い方が好ましい構成の回路である場合
には、図２の構成の方が望ましく、差動入力の電圧が低
い方が好ましい構成の回路である場合には、図６の構成
の方が望ましい。

【００７２】図７に、本実施形態のＣＭＯＳ基準電圧発
生回路の第３の変形例を示す。図２と図７の構成の相違
点は以下の通りである。

【００７３】即ち、図２では、ノードＮ１とダイオード
Ｄ１の間や、ノードＮ２と抵抗素子Ｒ２の間には、抵抗
素子が設けられていない。

【００７４】これに対して図７の第３の変形例では、ノ
ードＮ１とダイオードＤ１の間には、Ｄ１に直列に抵抗
素子Ｒ５が設けられ、ノードＮ２と抵抗素子Ｒ２の間に
は、Ｒ２及びＤ２に直列に抵抗素子Ｒ６が設けられてい
る。

【００７５】この第３の変形例によれば、ノードＮ１、
Ｎ２の電圧ＶＮ１、ＶＮ２を図２に比べて高くできる。
即ち、電圧ＶＮ１、ＶＮ２を、ダイオードＤ１の順方向
電圧ＶＦ１よりも高くできる。従って、演算増幅回路Ｏ
Ｐが、差動入力の電圧が高い方が好ましい構成の回路で
ある場合（ＶＮ１、ＶＮ２が高い方がトランジスタの飽
和領域動作が保証される場合）には、図２の構成よりも
図７の構成の方が望ましい。

【００７６】図８に、本実施形態のＣＭＯＳ基準電圧発
生回路の第４の変形例を示す。図２と図８の構成の相違
点は以下の通りである。

【００７７】即ち、図２では、トランジスタＰＴ３と抵
抗素子Ｒ４の間のノードが出力ノードＮ３に設定され、
このＮ３で発生する電圧が、基準電圧ＶＲＥＦとして出
力される。

【００７８】これに対して、図８では、抵抗素子Ｒ４の
中間ノード（抵抗分割ノード）が出力ノードＮ３’に設
定され、このＮ３’で発生する電圧が、基準電圧ＶＲＥ
Ｆとして出力される。

【００７９】図８の第４の変形例によれば、中間ノード
Ｎ３’の取り出し位置を任意に設定することで、種々の
電圧レベルの基準電圧を出力できるようになる。

【００８０】なお、図２、図５〜図８において、抵抗素
子Ｒ１〜Ｒ６を、ポリシリコンや拡散層などの配線抵抗
により構成してもよい。

【００８１】図９に演算増幅回路ＯＰの構成例を示す。
この演算増幅回路ＯＰは、差動部１４と出力部１６を含
む。

【００８２】そして差動部１４は、ゲート電極が差動部
１４の反転出力ＶＤＦＮに共通接続されたＰ型トランジ
スタＰＴ２０、ＰＴ２１と、ゲート電極が差動入力とな
るノードＮ１、Ｎ２に接続され、ＰＴ２０、ＰＴ２１に
直列に設けられたＮ型トランジスタＮＴ２０、ＮＴ２１
と、ＶＳＳ（第２の電源）側に設けられた電流源ＩＳ１
０を含む。

【００８３】また出力部１６は、ゲート電極が差動部１
４の出力ＶＤＦに接続された駆動用のＰ型トランジスタ
ＰＴ２２と、差動部の出力ＶＤＦ、演算増幅回路の出力
ＶＯＰ間に設けられた位相補償用の容量Ｃ１と、ＶＳＳ
側に設けられた電流源ＩＳ１１を含む。

【００８４】なお、電流源ＩＳ１０、ＩＳ１１は、バイ
アス電圧がゲート電極に入力されたＮ型のトランジスタ
などで実現できる。

【００８５】また、演算増幅回路ＯＰは図９の構成に限
定されず、ノードＮ１、Ｎ２での電圧ＶＮ１、ＶＮ２
（ＶＮ１’、ＶＮ２’）が略等しくなるように、図２、
図５〜図８のトランジスタＰＴ１〜ＰＴ３、ＮＴ１〜Ｎ
Ｔ３をフィードバック制御できる構成の演算増幅回路で
あればよい。例えば、電流源ＩＳ１０、ＩＳ１１がＶＤ
Ｄ側に設けられ、ノードＮ１、Ｎ２が接続されるトラン
ジスタがＰ型トランジスタとなり、差動部によりゲート
電極が制御される駆動用のトランジスタがＮ型トランジ
スタとなるような構成の演算増幅回路にしてもよい。

【００８６】４．シミュレーション結果 次に本実施形態のＣＭＯＳ基準電圧発生回路のシミュレ
ーション結果について説明する。図１０は、シミュレー
ション対象となるＣＭＯＳ基準電圧発生回路の構成例で
あり、基本的には図５の第１の変形例と同じ構成であ
る。

【００８７】図１０の２０は、バイアス電圧ＶＢＳ、Ｖ
ＢＳＰを発生する回路である。このバイアス電圧発生回
路２０は、ソース電極がＶＤＤに接続され、ゲート電極
及びドレイン電極がＶＢＳＰに接続されるＰ型トランジ
スタＰＴ１０と、一端がＶＢＳＰに接続され他端がＶＳ
Ｓに接続される抵抗素子Ｒ１０と、ソース電極がＶＤＤ
に接続され、ゲート電極ＶＢＳＰに接続され、ドレイン
電極がＶＢＳに接続されるＰ型トランジスタＰＴ１１
と、ドレイン電極及びゲート電極がＶＢＳに接続され、
ソース電極がＶＳＳに接続されるＮ型トランジスタＮＴ
１０を含む。

【００８８】図１０の２２は、図９で説明した演算増幅
回路であり、図９の電流源ＩＳ１０、ＩＳ１１は、バイ
アス電圧ＶＢＳがゲート電極に接続されたＮ型トランジ
スタＮＴ２２、ＮＴ２３により実現されている。

【００８９】また図１０では、図２の電流源ＩＳ１、Ｉ
Ｓ２、ＩＳ３が、ソース電極がＶＤＤに接続され、ゲー
ト電極がバイアス電圧ＶＢＳＰに接続され、ドレイン電
極がノードＮ１、Ｎ２、Ｎ３に接続されるＰ型トランジ
スタＰＴ４、ＰＴ５、ＰＴ６により実現されている。

【００９０】図１１は、ＶＤＤと、ＶＲＥＦ、ＶＮ１、
ＶＮ２との関係を示すシミュレーション結果であり、図
１２は、ＶＤＤと、電流制御用トランジスタＮＴ１に流
れる電流Ｉ１、電流源となるトランジスタＰＴ４（或い
はＰＴ５、ＰＴ６）に流れる電流Ｉ０との関係を示すシ
ミュレーション結果である。

【００９１】図１１に示すように本実施形態のＣＭＯＳ
基準電圧発生回路によれば、ＶＤＤ＝０．６Ｖ程度か
ら、ＶＮ１、ＶＮ２、ＶＲＥＦの電圧が立ち上がり始
め、ＶＤＤ＝１．２Ｖ程度で安定した基準電圧ＶＲＥＦ
（０．６８Ｖ程度）を出力できる。このように、低い電
源電圧でＶＮ１、ＶＮ２、ＶＲＥＦの電圧が立ち上がり
始めるのは、図１２に示すように、ＶＤＤ＝０．６Ｖ程
度から、トランジスタＰＴ４、ＰＴ５、ＰＴ６（電流源
ＩＳ１、ＩＳ２、ＩＳ３）に電流Ｉ０が流れ、この電流
Ｉ０がダイオードＤ１、Ｄ２、抵抗素子Ｒ１、Ｒ２、Ｒ
３、Ｒ４に供給されることで、ノードＮ１、Ｎ２、Ｎ３
に電圧ＶＮ１、ＶＮ２、ＶＲＥＦが発生するようになる
からである。

【００９２】即ち図１２のＡ１に示すように、ＶＤＤが
１．２Ｖ程度になるまで、トランジスタＮＴ１はオフと
なっており、ＮＴ１には電流が流れない。従って、電流
源ＩＳ１、ＩＳ２、ＩＳ３を設けない構成（図３の第２
の比較例参照）にしてしまうと、トランジスタＮＴ１、
ＮＴ２がオンしない結果、電圧ＶＮ１、ＶＮ２が零のま
まとなり、不適切な動作点で演算増幅回路２２が安定化
してしまう。

【００９３】これに対して本実施形態では、ＶＤＤが
１．２Ｖ以下であり演算増幅回路ＯＰが安定動作してい
ない状態でも、ＯＰの出力に依存しない電流Ｉ０が電流
源ＩＳ１、ＩＳ２、ＩＳ３（ＰＴ４、ＰＴ５、ＰＴ６）
から流れ、ダイオードＤ１、Ｄ２、抵抗素子Ｒ１、Ｒ
２、Ｒ３、Ｒ４に供給される。従って、ＶＤＤが１．２
Ｖ以下の段階から、ＶＮ１、ＶＮ２、ＶＲＥＦの電圧が
立ち上がり始めるようになり、不適切な動作点で演算増
幅回路２２が安定化してしまう事態を防止できる。この
結果、ＣＭＯＳ基準電圧発生回路を、１．２Ｖ以下の低
い電源電圧で起動することが可能になる。

【００９４】５．電源監視回路 図１３に、本実施形態のＣＭＯＳ基準電圧発生回路を利
用した電源監視回路の構成例を示す。この電源監視回路
は、本実施形態のＣＭＯＳ基準電圧発生回路３０で発生
した基準電圧ＶＲＥＦに基づいてＶＤＤを監視し、ＶＤ
Ｄが所与の電圧であることを検出した場合に、検出信号
ＰＤＥＴを出力する回路である。

【００９５】より具体的には図１３に示すように、この
電源監視回路は、ＶＤＤとＶＳＳとの間に直列に接続さ
れた抵抗素子Ｒ２０、Ｒ２１と、Ｒ２０、Ｒ２１間のノ
ードＮ２０とＶＲＥＦのノードＮ２１が差動入力（第
１、第２の入力）に接続され検出信号ＰＤＥＴを出力す
るコンパレータＣＯＭＰを含む。そして、ＶＤＤの電圧
がＶＤＤ＝｛（Ｒ２０＋Ｒ２１）／Ｒ２１｝・ＶＲＥＦ
以上になると、コンパレータＣＯＭＰの出力である検出
信号ＰＤＥＴがアクティブ（Ｈレベル）になり、ＶＤＤ
がＶＤＥＴ以上になったことがシステムに知らされる。
そして、この検出信号ＰＤＥＴによりシステムが起動す
る。

【００９６】本実施形態のＣＭＯＳ基準電圧発生回路
は、このような電源監視回路に用いる場合に特に有効で
ある。

【００９７】例えば図４の第３の比較例では、ＣＭＯＳ
基準電圧発生回路の起動にスタート信号が必要になる。
従って、ＣＭＯＳ基準電圧発生回路が起動する前に、ス
タート信号を生成するシステムが起動している必要があ
る。

【００９８】ところが、図１３の検出信号ＰＤＥＴがア
クティブになったことを条件に起動するようなシステム
の場合には、システムの起動の前にＣＭＯＳ基準電圧発
生回路が起動する必要がある。従って、このようなシス
テムの場合には、図４のスタート信号をシステムが生成
することはできず、ＣＭＯＳ基準電圧発生回路として図
４の構成を採用できない。

【００９９】これに対して図２等で説明した本実施形態
のＣＭＯＳ基準電圧発生回路では、電流源ＩＳ１、ＩＳ
２、ＩＳ３からの電流によりＣＭＯＳ基準電圧発生回路
を起動できるため、図４のようなスタート信号を用いな
くても済む。従って、図１３の検出信号ＰＤＥＴにより
起動するシステムに最適なＣＭＯＳ基準電圧発生回路を
提供できる。

【０１００】なお、電源監視回路の構成は図１３の構成
に限定されず、ＣＭＯＳ基準電圧発生回路により発生し
た基準電圧に基づいて電源を監視し、検出信号を出力す
るような構成の回路であればよい。

【０１０１】また、例えばメモリを含むシステムなどの
場合には、検出信号ＰＤＥＴがアクティブになったこと
を条件に、メモリへのアクセス（書き込み又は読み出
し）を許可するようにしてもよい。逆に言えば、ＶＤＤ
が検出電圧ＶＤＥＴ以下となり、検出信号ＰＤＥＴが非
アクティブになった場合に、システムが含むメモリへの
アクセスを禁止するようにしてもよい。

【０１０２】６．バイアス電圧発生回路 さて、本実施形態では、図２等に示す電流源ＩＳ１、Ｉ
Ｓ２、ＩＳ３を、ゲート電極にバイアス電圧が入力され
るトランジスタにより構成している（図１０のトランジ
スタＰＴ４、ＰＴ５、ＰＴ６参照）。

【０１０３】この場合に、このバイアス電圧を発生する
回路としては、例えば図１４（Ａ）に示すような回路を
考えることができる。

【０１０４】この図１４（Ａ）のバイアス電圧発生回路
は、一端がＶＤＤ（第１の電源）に接続され他端がバイ
アス電圧ＶＢＳの出力ノードＮ１０に接続される出力抵
抗素子Ｒ３０と、ドレイン電極及びゲート電極が出力ノ
ードＮ１０に接続され、ソース電極がＶＳＳ（第２の電
源）に接続されるＮ型の出力トランジスタＮＴ３０を含
む。

【０１０５】図１４（Ｂ）には、図１４（Ａ）のバイア
ス電圧発生回路で発生されるバイアス電圧ＶＢＳとＶＤ
Ｄ（ＶＳＳ＝０Ｖの場合）との関係を示す。

【０１０６】図１４（Ｂ）に示すように、このバイアス
電圧発生回路では、トランジスタＮＴ３０の飽和領域に
おいても、ＶＤＤ（広義には第１、第２の電源の電圧
差。以下の説明でも同様）が増加した場合のＶＢＳの増
加量が零よりも大きくなってしまい、正の値になってし
まう。即ち、ＶＤＤが大きくなると、飽和領域において
ＶＢＳが単調に増加してしまう。

【０１０７】従って、図１４（Ａ）のバイアス電圧発生
回路で発生したバイアス電圧ＶＢＳをゲート電極に入力
したトランジスタ（図１０のトランジスタＰＴ４、ＰＴ
５、ＰＴ６）により図２の電流源ＩＳ１、ＩＳ２、ＩＳ
３を構成すると、電源電圧変動に対する電流源の電流Ｉ
０の変動が非常に大きくなってしまう。この結果、広い
電源電圧範囲に亘ったＣＭＯＳ基準電圧発生回路の安定
動作を実現できなくなる可能性がある。

【０１０８】より具体的には図２において、ＶＤＤの変
動に対するＩ０の変動が大きいと、その変動分を、トラ
ンジスタＰＴ１、ＰＴ２、ＰＴ３による電流制御により
吸収できなくなり、ＣＭＯＳ基準電圧発生回路の適正な
動作が阻害される。また、ＶＤＤの増加に対してＩ０が
大きく増加すると、ダイオードＤ１、Ｄ２に流れる電流
も増加してしまい、正確な基準電圧ＶＲＥＦを発生でき
なくなったり、電源変動に対するＶＲＥＦの変動特性が
悪化するおそれがある。

【０１０９】図１５（Ａ）に、このような問題を解決で
きる本実施形態のバイアス電圧発生回路の構成例を示
す。

【０１１０】図１５（Ａ）のバイアス電圧発生回路は、
図１４（Ａ）と同様に、一端がＶＤＤに接続され他端が
出力ノードＮ１０に接続される出力（負荷）抵抗素子Ｒ
４０と、ドレイン電極及びゲート電極が出力ノードＮ１
０に接続され、ソース電極がＶＳＳに接続されるＮ型の
出力トランジスタＮＴ４０を含む。

【０１１１】そして更に図１５（Ａ）のバイアス電圧発
生回路は、出力トランジスタＮＴ４０に並列に設けられ
る電流制御回路４０を含む。この電流制御回路４０は、
出力ノードＮ１０から電流制御回路４０を介してＶＳＳ
に流れる電流（電流量）Ｉ１２を、ＶＤＤの電源電圧
（ＶＤＤ、ＶＳＳの電圧差）が増加するほど、増加させ
る電流制御を行う。

【０１１２】より具体的には、この電流制御回路４０
は、一端がＶＤＤに接続され他端が中間ノードＮ１１に
接続される抵抗素子Ｒ４１と、ドレイン電極及びゲート
電極が中間ノードＮ１１に接続されソース電極がＶＳＳ
に接続されるＮ型のトランジスタＮＴ４１と、ドレイン
電極が出力ノードＮ１０に接続され、ゲート電極が中間
ノードＮ１１に接続され、ソース電極がＶＳＳに接続さ
れるトランジスタＮＴ４２を含む。

【０１１３】図１５（Ａ）のバイアス電圧発生回路によ
れば、図１５（Ｂ）に示すように、飽和領域でのバイア
ス電圧出力ＶＢＳの電源（ＶＤＤ）変動を概略零にした
り、図１５（Ｃ）に示すように負にしたりすることがで
きる。即ち、ＶＤＤが増加した場合のバイアス電圧ＶＢ
Ｓの増加量が、図１４（Ｂ）では正になるのに対して、
図１５（Ｂ）では零（ほぼ零）となり、図１５（Ｃ）で
は負になる。

【０１１４】例えば図１５（Ｂ）のようにＶＤＤ、ＶＳ
Ｓの特性曲線をフラットにできれば、図２においてＶＤ
Ｄが増加した場合にも、電流源ＩＳ１、ＩＳ２、ＩＳ３
に流れる電流Ｉ０を増加せずに一定にできる。従って、
ＶＤＤが増加したときの電流Ｉ０の変動分を、トランジ
スタＰＴ１、ＰＴ２、ＰＴ３の電流制御により吸収する
必要が無くなり、ＣＭＯＳ基準電圧発生回路の適正な動
作を実現できる。また、Ｉ０の増加に起因してダイオー
ドＤ１、Ｄ２に流れる電流が増加してしまう事態を防止
でき、電源変動に対する依存性が少ない正確な基準電圧
ＶＲＥＦを発生できる。

【０１１５】図１５（Ａ）の構成で、図１５（Ｂ）、
（Ｃ）に示すようなフラット又は負の勾配の特性曲線を
得られる理由は以下の通りである。

【０１１６】即ち図１４（Ａ）のバイアス電圧発生回路
では、バイアス電圧ＶＢＳは、ＶＤＤの電圧を、Ｒ３０
とＮＴ３０のオン抵抗で抵抗分割した電圧になる。この
場合に、ＶＤＤが増加するにつれて出力トランジスタＮ
Ｔ３０のオン抵抗が小さくなるため、ＶＤＤ、ＶＢＳの
特性曲線は直線にはならず、図１４（Ｂ）に示すように
その勾配が徐々に小さくなる特性曲線になる。しかしな
がら、この出力トランジスタＮＴ３０のオン抵抗の減少
だけでは、図１５（Ｂ）、（Ｃ）に示すようなフラット
又は負の勾配の特性曲線を得ることはできない。

【０１１７】これに対して、図１５（Ａ）の本実施形態
では、出力トランジスタＮＴ４０に並列に電流制御回路
４０が設けられ、ＶＤＤから抵抗Ｒ４０を介して流れる
電流Ｉ０を、電流制御回路４０側に電流Ｉ１２として分
流させることができる。

【０１１８】そして本実施形態では、電流制御回路４０
が、ＶＤＤが増加するにつれて電流（電流量）Ｉ１２を
増加させる電流制御を行う。より具体的には、ＶＤＤが
増加するにつれて、電流制御回路４０が含むトランジス
タＮＴ４２のオン抵抗を減少させる。これは図１５
（Ａ）に示すように、このトランジスタＮＴ４２のゲー
ト電極に対して、ＶＤＤが増加するにつれて電圧が増加
するノードＮ１１を接続することで実現できる。

【０１１９】そして、このようにＶＤＤが増加するつれ
て電流Ｉ１２を増加させる電流制御を行えば、ＶＤＤの
増加に伴うノードＮ１０、ＶＳＳ間のオン抵抗の減少の
度合いを、図１４（Ａ）に比べて更に大きくできる。こ
の結果、図１４（Ａ）の構成では図１４（Ｂ）のように
正の勾配となってしまう特性曲線を、図１５（Ｂ）、
（Ｃ）に示すようなフラット又は負の勾配の特性曲線に
することができる。

【０１２０】より具体的には、図１４（Ａ）の構成の場
合には、バイアス電圧ＶＢＳは下式のように表される。

【０１２１】

【数１】

【０１２２】ここで、ＶＴＨはＭＯＳトランジスタのし
きい値である。また、Ｋ３０は、プロセスやトランジス
タサイズ（Ｗ／Ｌ）で決まるＮＴ３０のトランス・コン
ダクタンス係数である。また上式（１３）では、抵抗素
子Ｒ３０の抵抗値についてもＲ３０と表している。

【０１２３】一方、図１５（Ａ）の構成の場合には、バ
イアス電圧ＶＢＳは下式のように表される。

【０１２４】

【数２】

【０１２５】但し、

【０１２６】

【数３】

【０１２７】である。

【０１２８】ここで、ＶＴＨはＭＯＳトランジスタのし
きい値である。また、Ｋ４０、Ｋ４１、Ｋ４２は、プロ
セスやトランジスタサイズ（Ｗ／Ｌ）で決まるＮＴ４
０、ＮＴ４１、ＮＴ４２のトランス・コンダクタンス係
数である。また上式（１４）、（１５）では、抵抗素子
Ｒ４１の抵抗値についてもＲ４１と表している。

【０１２９】式（１３）、（１４）においてルート外の
第１項及びルート内の第１項は同等であり、式（１４）
ではルート内の第２項が加わっている点で式（１３）と
異なる。そして、ＶＢ＜ＶＤＤとなるので、このルート
内の第２項は常に負になる。

【０１３０】つまり、図１４（Ａ）の構成では、ＶＤＤ
が増加すると式（１３）のルート内の第１項も増加する
ため、バイアス電圧ＶＢＳも単調に増加してしまう。

【０１３１】これに対して図１５（Ｂ）の構成では、Ｖ
ＤＤが増加すると、式（１４）のルート内の第１項が増
加する一方で、これをうち消すように、ルート内の第２
項が減少する（より大きな負の値となる）。この結果、
バイアス電圧ＶＢＳが単調に増加しないようになり、図
１５（Ｂ）、（Ｃ）に示すようなフラット又は負の勾配
の特性曲線を得ることができる。

【０１３２】そして、本実施形態では、式（１４）、
（１５）から明らかなように、トランジスタのサイズ
（特にトランジスタＮＴ４２のサイズ）や抵抗素子の抵
抗値を変えることで、特性曲線の勾配を容易に調整でき
るという利点がある。

【０１３３】なお、バイアス電圧発生回路は図１５
（Ａ）の構成に限らず、種々の変形実施が可能である。
例えば図１６にバイアス電圧発生回路の変形例の１つを
示す。

【０１３４】図１６のバイアス電圧発生回路は、一端が
ＶＳＳ（第１の電源）に接続され他端が出力ノードＮ１
０に接続される出力（負荷）抵抗素子Ｒ４２と、ドレイ
ン電極及びゲート電極が出力ノードＮ１０に接続されソ
ース電極がＶＤＤ（第２の電源）に接続されるＰ型の出
力トランジスタＰＴ４０を含む。

【０１３５】そして更に図１５（Ａ）のバイアス電圧発
生回路は、出力トランジスタＰＴ４０に並列に設けられ
る電流制御回路４０を含む。この電流制御回路４０は、
ＶＤＤ（第２の電源）から電流制御回路４０を介して出
力ノードＮ１０に流れる電流（電流量）Ｉ２２を、ＶＤ
Ｄの電源電圧（ＶＤＤ、ＶＳＳの電圧差）が増加するほ
ど、増加させる電流制御を行う。

【０１３６】より具体的には、この電流制御回路４０
は、一端がＶＳＳに接続され他端が中間ノードＮ１１に
接続される抵抗素子Ｒ４３と、ドレイン電極及びゲート
電極が中間ノードＮ１１に接続されソース電極がＶＤＤ
に接続されるＰ型のトランジスタＰＴ４１と、ドレイン
電極が出力ノードＮ１０に接続され、ゲート電極が中間
ノードＮ１１に接続され、ソース電極がＶＤＤに接続さ
れるトランジスタＰＴ４２を含む。

【０１３７】図１６のバイアス電圧発生回路によれば、
図１５（Ａ）と同様に、図１５（Ｂ）、図１５（Ｃ）に
示すようなフラット又は負の勾配の特性曲線を得ること
が可能になる。

【０１３８】７．シミュレーション結果 次に本実施形態のバイアス電圧発生回路のシミュレーシ
ョン結果について説明する。

【０１３９】図１７（Ａ）、（Ｂ）、（Ｃ）は、シミュ
レーション対象となるバイアス電圧発生回路の構成例で
あり、図１７（Ａ）は図１４（Ａ）の従来のバイアス電
圧発生回路に対応し、図１７（Ｂ）、（Ｃ）は図１５
（Ａ）の本実施形態のバイアス電圧発生回路に対応す
る。

【０１４０】ここで図１７（Ａ）では、Ｒ３０は１０Ｋ
Ωとなっており、ＮＴ３０のトランジスタサイズ（Ｗ／
Ｌ）は（２０／１．０）となっている。

【０１４１】図１７（Ｂ）では、Ｒ４０、Ｒ４１は１０
ＫΩとなっており、ＮＴ４１、ＮＴ４２、ＮＴ４０のト
ランジスタサイズ（Ｗ／Ｌ）は、各々、（２０／１．
０）、（２０／０．８７）、（２０／１．０）、となっ
ている。

【０１４２】図１７（Ｃ）では、図１７（Ｂ）と比べ
て、ＮＴ４２のトランジスタサイズだけが異なってお
り、ＮＴ４２の（Ｗ／Ｌ）が（２０／０．８）となって
いる。

【０１４３】図１８は、図１７（Ａ）、（Ｂ）のバイア
ス電圧発生回路で発生するバイアス電圧ＶＢＳ１、ＶＢ
Ｓ２とＶＤＤとの関係を示すシミュレーション結果であ
り、図１９は、図１７（Ｂ）のトランジスタＮＴ４１、
ＮＴ４２、ＮＴ４０に流れる電流Ｉ３０、Ｉ３１、Ｉ３
２とＶＤＤとの関係を示すシミュレーション結果であ
る。

【０１４４】図１８に示すように、図１７（Ａ）の従来
例ではフラットにならない特性曲線が、図１７（Ｂ）の
本実施形態ではフラットな特性曲線になる。これは、図
１９から明らかなように、ＶＤＤが増加すると中間ノー
ドＮ１１の電圧が上昇し、これによりトランジスタＮＴ
４２のオン抵抗が減少し、ＮＴ４２に流れる電流Ｉ３１
が増えるからである。即ち、電流Ｉ３１が増えること
で、ＶＤＤが増加した場合にもトランジスタＮＴ４０に
流れる電流Ｉ３２が増加するのが抑制され、バイアス電
圧ＶＢＳ２が一定電圧に保たれるようになる。

【０１４５】図２０は、図１７（Ａ）、（Ｃ）のバイア
ス電圧発生回路で発生するバイアス電圧ＶＢＳ１、ＶＢ
Ｓ３とＶＤＤとの関係を示すシミュレーション結果であ
り、図２１は、図１７（Ｃ）のトランジスタＮＴ４１、
ＮＴ４２、ＮＴ４０に流れる電流Ｉ３３、Ｉ３４、Ｉ３
５とＶＤＤとの関係を示すシミュレーション結果であ
る。図２０に示すように、図１７（Ａ）の従来例では正
の勾配の特性曲線しか得られないが、図１７（Ｃ）の本
実施形態では、負の勾配の特性曲線を得ることができ
る。

【０１４６】８．ＰＬＬへの応用 さて、図２２（Ａ）に示すように、半導体装置５０（半
導体チップ、ＬＳＩ）においては、設計期間の短縮化の
ためにゲートアレイにより回路（論理回路、デジタル回
路）を構成する場合が多い。このゲートアレイでは、Ｎ
ＡＮＤ回路やＮＯＲ回路などを基本セルとして、これら
の基本セル（ゲート）をアレイ状に予め配列しておき、
配線パターンの変更だけで所望の種々の論理回路を得る
ことができるようになっている。

【０１４７】そして、このようなゲートアレイにより回
路が構成される半導体装置５０においては、発振クロッ
クの位相を入力信号の位相に同期させて所望の周波数の
クロックを得るＰＬＬ（Phase Locked Loop）回路５２
を内蔵させる場合が多い。このＰＬＬ回路５２（位相同
期回路）によれば、例えば入力信号が含むＳＹＮＣに発
振クロックを同期させることで、入力信号のデータをサ
ンプリングするのに好適なクロックなどを得ることがで
きる。

【０１４８】図２２（Ｂ）に、このＰＬＬ回路５２の構
成例を示す。

【０１４９】このＰＬＬ回路は、位相比較器５４、チャ
ージポンプ回路５６、フィルタ（ローパスフィルタ）回
路５８、ＶＣＯ（Voltage Controlled Oscillator）６
０、分周器６２を含む。

【０１５０】ここで位相比較器５４は、入力信号ＩＳＩ
Ｇ（ベースクロック）の位相と分周器６２からのクロッ
クＣＬＫＮの位相とを比較し、位相誤差信号ＰＵＰ、Ｐ
ＤＷを出力する（ＰＵＰは位相進み信号、ＰＤＷは位相
遅れ信号）。

【０１５１】チャージポンプ回路５６は、位相比較器５
４からのＰＵＰ、ＰＤＷに基づいてチャージポンプ動作
を行う。より具体的には、ＰＵＰがアクティブになる
と、フィルタ回路５８が含む容量（コンデンサ）を充電
する動作を行い、ＰＤＷがアクティブになると、この容
量を放電する動作を行う。そして、フィルタ回路５８に
より平滑化された制御電圧ＶＣがＶＣＯ６０に与えられ
る。

【０１５２】ＶＣＯ６０は、制御電圧ＶＣに応じてその
発振周波数が可変に制御される発振動作を行い、クロッ
クＣＬＫを生成する。例えば、制御電圧ＶＣが高くなる
と発振周波数も高くなり、制御電圧ＶＣが低くなると発
振周波数も低くなる。

【０１５３】分周器６２は、ＶＣＯ６０から入力される
クロックＣＬＫを分周（１／Ｎ）して、分周後のクロッ
クＣＬＫＮを位相比較器５４に出力する。

【０１５４】図２２（Ｂ）の構成のＰＬＬ回路によれ
ば、入力信号（ベースクロック）に位相同期した種々の
周波数のクロックＣＬＫを生成できるようになる。

【０１５５】なお図２２（Ｂ）のＰＬＬ回路において、
電圧制御の発振回路であるＶＣＯ６０の代わりに、電流
制御の発振回路を設けるようにしてもよい。

【０１５６】図２３（Ａ）に、このようなＰＬＬ回路に
用いられるチャージポンプ回路５６の構成例を示す。

【０１５７】このチャージポンプ回路は、ソース電極が
ＶＤＤ（第１の電源）に接続され、ゲート電極及びドレ
イン電極が中間ノードＮ３０に接続されるＰ型のトラン
ジスタＰＴ５０と、ドレイン電極が中間ノードＮ３０に
接続され、ゲート電極がバイアス電圧ＶＢＳのノードＮ
３１に接続され、ソース電極がＶＳＳ（第２の電源）に
接続されるＮ型トランジスタＮＴ５０を含む。また、Ｖ
ＤＤとＶＳＳの間に直列に接続されたトランジスタＰＴ
５１、ＰＴ５２、ＮＴ５１、ＮＴ５２を含む。ここで、
Ｐ型トランジスタＰＴ５１のゲート電極には中間ノード
Ｎ３０が接続され、Ｐ型トランジスタＰＴ５２のゲート
電極には位相誤差信号ＰＵＰが入力される。また、Ｎ型
トランジスタＮＴ５１のゲート電極には位相誤差信号Ｐ
ＤＷが入力され、Ｎ型トランジスタＮＴ５２のゲート電
極には中間ノードＮ３１が接続される。そして、ＰＴ５
２とＮＴ５１の間の出力ノードＮ３２（ＶＣＰ）が、後
段のフィルタ回路（図２２（Ｂ）の５８）に接続され
る。

【０１５８】例えば、位相誤差信号ＰＵＰがアクティブ
（Ｌレベル）になると、トランジスタＰＴ５２がオンに
なる。これにより、バイアス電圧ＶＢＳＰ（Ｎ３０）が
ゲート電極に入力されるトランジスタＰＴ５１（電流
源）からの電流（定電流）が、出力ノードＮ３２から後
段のフィルタ回路が含む容量に流れ、その容量が充電さ
れる。

【０１５９】一方、位相誤差信号ＰＤＷがアクティブ
（Ｈレベル）になると、トランジスタＮＴ５１がオンに
なる。これにより、後段のフィルタ回路が含む容量か
ら、バイアス電圧ＶＢＳ（Ｎ４１）がゲート電極に入力
されるトランジスタＮＴ５２（電流源）に電流（定電
流）が流れ、その容量が放電されるようになる。

【０１６０】さて、図２３（Ａ）に示すようなチャージ
ポンプ回路を用いる場合には、バイアス電圧ＶＢＳを何
からの回路で発生する必要がある。

【０１６１】この場合、より好適にはこのようなバイア
ス電圧ＶＢＳを、図２に示すような構成のＣＭＯＳ基準
電圧発生回路で発生することが望ましい（ＶＢＳとして
ＶＲＥＦを用いる）。

【０１６２】しかしながら、図２２（Ａ）のようにゲー
トアレイにより回路が構成される半導体装置５０におい
ては、図２のようなアナログ回路構成のＣＭＯＳ基準電
圧発生回路を内蔵させることは難しい。例えば、図２の
ダイオードＤ１、Ｄ２などは、図２２（Ａ）のようなゲ
ートアレイ構成の半導体装置５０に設けることは非常に
困難となる。

【０１６３】一方、図２３（Ｂ）に示すように、図１４
（Ａ）で説明した従来のバイアス電圧発生回路７０を用
いてバイアス電圧ＶＢＳを発生させる手法も考えられ
る。

【０１６４】しかしながら、この従来のバイアス電圧発
生回路７０には、図１４（Ｂ）に示すように、ＶＤＤの
増加につれてＶＢＳも増加してしまうという欠点があ
る。従って、図２３（Ｂ）に示すように、このバイアス
電圧発生回路７０からのバイアス電圧ＶＢＳを用いて、
チャージポンプのための充放電電流（ＰＴ５１、ＮＴ５
２に流れる電流）を生成すると、電源変動に対して充放
電電流も大きく変動してしまい、ＰＬＬ回路の安定動作
が阻害される。

【０１６５】そこで本実施形態では、ＰＬＬ回路が含む
チャージポンプ回路の充放電電流を、図１５（Ａ）等で
説明したバイアス電圧発生回路からのバイアス電圧に基
づいて生成するようにしている。

【０１６６】より具体的には、図２４に示すように、図
１５（Ａ）等で説明した本実施形態のバイアス電圧発生
回路８０により、チャージポンプ回路に用いるバイアス
電圧ＶＢＳを生成する。そして、チャージポンプ回路の
充放電電流を供給するための電流源（第１、第２の電流
源）を、バイアス電圧ＶＢＳがゲート電極に接続された
トランジスタＮＴ５２や、ＶＢＳに基づき生成されたバ
イアス電圧ＶＢＳＰ（第２のバイアス電圧）がゲート電
極に接続されたトランジスタＰＴ５１により実現する。

【０１６７】このようにすれば、電流源となるトランジ
スタＰＴ５１、ＮＴ５２に流れる充放電電流の大きさ
が、ＶＤＤが変動した場合も大きく変動しないようにな
る。この結果、図２３（Ｂ）の構成に比べて、充放電電
流を安定化でき、広い電源電圧範囲に亘ってＰＬＬ回路
を安定させて動作させることが可能になる。

【０１６８】しかも、図２４に示すような構成のバイア
ス電圧発生回路８０は、図２のようなＣＭＯＳ基準電圧
発生回路とは異なり、ゲートアレイの基本セル等を利用
して構成することも可能となる。従って、図２２（Ａ）
のようにゲートアレイにより回路が構成される半導体装
置に好適なＰＬＬ回路を提供することが可能になる。

【０１６９】なお、図１５（Ａ）等の本実施形態のバイ
アス電圧発生回路は、ＰＬＬ回路のチャージポンプ回路
が含む電流源のみならず、例えば図２のＣＭＯＳ基準電
圧発生回路や演算増幅回路が含む電流源等、種々の回路
のバイアス電圧として使用できる。

【０１７０】なお、本発明は本実施形態に限定されず、
本発明の要旨の範囲内で種々の変形実施が可能である。

【０１７１】例えばバイアス電圧発生回路の構成は、図
１５（Ａ）、図１６などで説明した構成に限定されるも
のではなく、これらと均等な種々の変形実施が可能であ
る。また、ＣＭＯＳ基準電圧発生回路の構成も、図２、
図５〜図８、図１０などで説明した構成に限定されるも
のではなく、これらと均等な種々の変形実施が可能であ
る。更に電源監視回路の構成も、図１３で説明した構成
に限定されるものではなく、これと均等な種々の変形実
施が可能である。

【０１７２】また、ＣＭＯＳ基準電圧発生回路が含む電
流源のバイアス電圧は、図１４（Ａ）の構成のバイアス
電圧発生回路で発生してもよいし、図１５（Ａ）の構成
のバイアス電圧発生回路で発生してもよい。或いは、例
えば図２の演算増幅回路ＯＰが含む電流源のバイアス電
圧については図１４（Ａ）の構成のバイアス電圧発生回
路で発生する一方で、電流源ＩＳ１、ＩＳ２、ＩＳ３の
バイアス電圧については図１５（Ａ）や図１６の構成の
バイアス電圧発生回路で発生するようにしてもよい。

【図面の簡単な説明】

【図１】第１の比較例のＣＭＯＳ基準電圧発生回路の構
成例を示す図である。

【図２】本実施形態のＣＭＯＳ基準電圧発生回路の構成
例を示す図である。

【図３】第２の比較例のＣＭＯＳ基準電圧発生回路の構
成例を示す図である。

【図４】第３の比較例のＣＭＯＳ基準電圧発生回路の構
成例を示す図である。

【図５】本実施形態のＣＭＯＳ基準電圧発生回路の第１
の変形例を示す図である。

【図６】本実施形態のＣＭＯＳ基準電圧発生回路の第２
の変形例を示す図である。

【図７】本実施形態のＣＭＯＳ基準電圧発生回路の第３
の変形例を示す図である。

【図８】本実施形態のＣＭＯＳ基準電圧発生回路の第４
の変形例を示す図である。

【図９】演算増幅回路の構成例を示す図である。

【図１０】シミュレーション対象となるＣＭＯＳ基準電
圧発生回路の構成例を示す図である。

【図１１】ＣＭＯＳ基準電圧発生回路のシミュレーショ
ン結果について示す図である。

【図１２】ＣＭＯＳ基準電圧発生回路のシミュレーショ
ン結果について示す図である。

【図１３】電源監視回路の構成例を示す図である。

【図１４】図１４（Ａ）、（Ｂ）は、比較例のバイアス
電圧発生回路について説明するための図である。

【図１５】図１５（Ａ）、（Ｂ）、（Ｃ）は、本実施形
態のバイアス電圧発生回路について説明するための図で
ある。

【図１６】本実施形態のバイアス電圧発生回路の変形例
を示す図である。

【図１７】図１７（Ａ）、（Ｂ）、（Ｃ）は、シミュレ
ーション対象となるバイアス電圧発生回路の構成例を示
す図である。

【図１８】バイアス電圧発生回路のシミュレーション結
果について示す図である。

【図１９】バイアス電圧発生回路のシミュレーション結
果について示す図である。

【図２０】バイアス電圧発生回路のシミュレーション結
果について示す図である。

【図２１】バイアス電圧発生回路のシミュレーション結
果について示す図である。

【図２２】図２２（Ａ）、（Ｂ）は、ＰＬＬ回路につい
て説明するための図である。

【図２３】図２３（Ａ）、（Ｂ）は、チャージポンプ回
路について説明するための図である。

【図２４】チャージポンプ回路のバイアス電圧を本実施
形態のバイアス電圧発生回路により発生する手法につい
て説明するための図である。

【符号の説明】

ＯＰ 演算増幅回路 ＰＴ１〜ＰＴ３ トランジスタ（第１〜第３の電流
制御用トランジスタ） ＮＴ１〜ＮＴ３ トランジスタ（第１〜第３の電流
制御用トランジスタ） Ｄ１、Ｄ２ 第１、第２のＰＮ接合（ダイオー
ドなど） Ｒ１〜Ｒ４ 抵抗素子（第１〜第４の抵抗素
子） Ｎ１、Ｎ２ ノード（第１、第２のノード） Ｎ３ 出力ノード ＶＲＥＦ 基準電圧 ＣＯＭＰ コンパレータ Ｒ２０、Ｒ２１ 抵抗素子 Ｒ４０、Ｒ４１ 抵抗素子 ＮＴ４０〜ＮＴ４２ トランジスタ ＰＴ４０〜ＰＴ４２ トランジスタ Ｎ１０ 出力ノード Ｎ１１ 中間ノード ＰＴ５０〜ＰＴ５２ トランジスタ ＮＴ５０〜ＮＴ５２ トランジスタ ＶＢＳ バイアス電圧 １０ 電圧発生回路（第１の電圧発生回路） １２ 電圧発生回路（第２の電圧発生回路） ３０ ＣＭＯＳ基準電圧発生回路 ４０ 電流制御回路 ５０ 半導体装置 ５２ ＰＬＬ回路 ５４ 位相比較器 ５６ チャージポンプ回路 ５８ フィルタ回路 ６０ ＶＣＯ ６２ 分周器 ７０ バイアス電圧発生回路 ８０ バイアス電圧発生回路

フロントページの続き Ｆターム(参考） 5H420 NA03 NA12 NA13 NA16 NA17 NB02 NB22 NB25 NB27 NC03 NE03 NE28 5J056 AA00 BB28 BB40 CC04 DD26 DD27 GG10 KK03 5J090 AA01 AA47 AA58 CA02 CA05 CN01 FA09 FN01 FN08 HA10 HA17 HA19 HA25 HA29 HN21 HN23 KA01 KA02 KA05 KA11 MA02 MA19 MA20 MA22 SA00 TA01 TA02 5J500 AA01 AA47 AA58 AC02 AC05 AF09 AH10 AH17 AH19 AH25 AH29 AK01 AK02 AK05 AK11 AM02 AM19 AM20 AM22 AS00 AT01 AT02 NC01 NF01 NF08 NH21 NH23

Claims (10)

【特許請求の範囲】
1. 【請求項１】 出力ノードにバイアス電圧を発生するバ
   イアス電圧発生回路であって、 一端が第１の電源に接続され他端が出力ノードに接続さ
   れる出力抵抗素子と、 ドレイン電極及びゲート電極が出力ノードに接続されソ
   ース電極が第２の電源に接続される出力トランジスタ
   と、 前記出力トランジスタに並列に設けられる電流制御回路
   とを含み、前記電流制御回路が、 出力ノードから電流制御回路を介して第２の電源に流れ
   る電流或いは第２の電源から電流制御回路を介して出力
   ノードに流れる電流を、第１、第２の電源の電圧差が増
   加するにつれて増加させる電流制御を行うことを特徴と
   するバイアス電圧発生回路。
2. 【請求項２】 請求項１において、 前記電流制御回路が、 一端が第１の電源に接続され他端が第１の中間ノードに
   接続される抵抗素子と、 ドレイン電極及びゲート電極が第１の中間ノードに接続
   されソース電極が第２の電源に接続される第１のトラン
   ジスタと、 ドレイン電極がバイアス電圧発生回路の出力ノードに接
   続され、ゲート電極が第１の中間ノードに接続され、ソ
   ース電極が第２の電源に接続される第２のトランジスタ
   と、 を含むことを特徴とするバイアス電圧発生回路。
3. 【請求項３】 請求項１又は２において、 第１、第２の電源の電圧差が増加した場合のバイアス電
   圧の増加量が、前記出力トランジスタの飽和領域におい
   て零又は負になることを特徴とするバイアス電圧発生回
   路。
4. 【請求項４】 ＰＬＬ回路を含み、ゲートアレイにより
   回路が構成される半導体装置であって、 前記ＰＬＬ回路が含むチャージポンプ回路の充放電電流
   が、請求項１乃至３のいずれかのバイアス電圧発生回路
   からのバイアス電圧に基づいて生成されることを特徴と
   する半導体装置。
5. 【請求項５】 出力ノードに基準電圧を発生するＣＭＯ
   Ｓ基準電圧発生回路であって、 前記ＣＭＯＳ基準電圧発生回路が含む電流源が、請求項
   １乃至３のいずれかのバイアス電圧発生回路からのバイ
   アス電圧がゲート電極に入力されたトランジスタにより
   構成されることを特徴とするＣＭＯＳ基準電圧発生回
   路。
6. 【請求項６】 請求項５において、 第１のＰＮ接合を有し、第１のノードに第１の電圧を発
   生する第１の電圧発生回路と、 第１のＰＮ接合とは電流密度が異なる第２のＰＮ接合を
   有し、第２のノードに第２の電圧を発生する第２の電圧
   発生回路と、 ＣＭＯＳ基準電圧発生回路の出力ノードに接続される出
   力抵抗素子と、 第１、第２のノードが第１、第２の入力に接続され、第
   １、第２のノードの第１、第２の電圧が略等しくなるよ
   うにフィードバック制御を行う演算増幅回路と、 演算増幅回路の出力によりゲート電極が制御され、第１
   の電圧発生回路に供給される電流を制御する第１の電流
   制御用トランジスタと、 演算増幅回路の出力によりゲート電極が制御され、第２
   の電圧発生回路に供給される電流を制御する第２の電流
   制御用トランジスタと、 演算増幅回路の出力によりゲート電極が制御され、ＣＭ
   ＯＳ基準電圧発生回路の出力抵抗素子に供給される電流
   を制御する第３の電流制御用トランジスタと、 演算増幅回路の出力に依存しない電流を、第１の電圧発
   生回路に供給する第１の電流源と、 演算増幅回路の出力に依存しない電流を、第２の電圧発
   生回路に供給する第２の電流源と、 演算増幅回路の出力に依存しない電流を、ＣＭＯＳ基準
   電圧発生回路の出力抵抗素子に供給する第３の電流源と
   を含み、 前記第１、第２、第３の電流源が、 前記バイアス電圧発生回路からのバイアス電圧がゲート
   電極に入力されたトランジスタにより構成されることを
   特徴とするＣＭＯＳ基準電圧発生回路。
7. 【請求項７】 請求項６において、 前記第１の電流制御用トランジスタ及び前記第１の電流
   源が、第１の電源と第１のノードの間に並列に設けら
   れ、 前記第２の電流制御用トランジスタ及び前記第２の電流
   源が、第１の電源と第２のノードの間に並列に設けら
   れ、 前記第３の電流制御用トランジスタ及び前記第３の電流
   源が、第１の電源とＣＭＯＳ基準電圧発生回路の出力ノ
   ードの間に並列に設けられ、 前記第１の電圧発生回路が、第１のノードと第２の電源
   の間に設けられ、 前記第２の電圧発生回路が、第２のノードと第２の電源
   の間に設けられ、 ＣＭＯＳ基準電圧発生回路の前記出力抵抗素子が、ＣＭ
   ＯＳ基準電圧発生回路の出力ノードと第２の電源の間に
   設けられていることを特徴とするＣＭＯＳ基準電圧発生
   回路。
8. 【請求項８】 請求項６において、 前記第１の電流源が、第１の電源と第１のノードの間に
   設けられ、 前記第２の電流源が、第１の電源と第２のノードの間に
   設けられ、 前記第３の電流源が、第１の電源とＣＭＯＳ基準電圧発
   生回路の出力ノードの間に設けられ、 前記第１の電流制御用トランジスタ及び前記第１の電圧
   発生回路が、第１のノードと第２の電源の間に並列に設
   けられ、 前記第２の電流制御用トランジスタ及び前記第２の電圧
   発生回路が、第２のノードと第２の電源の間に並列に設
   けられ、 前記第３の電流制御用トランジスタ及びＣＭＯＳ基準電
   圧発生回路の前記出力抵抗素子が、ＣＭＯＳ基準電圧発
   生回路の出力ノードと第２の電源の間に並列に設けられ
   ていることを特徴とするＣＭＯＳ基準電圧発生回路。
9. 【請求項９】 請求項６乃至８のいずれかにおいて、 前記第１の電圧発生回路が、 第１のＰＮ接合と、第１のＰＮ接合に並列に設けられた
   第１の抵抗素子とを含み、 前記第２の電圧発生回路が、 第２のＰＮ接合と、第２のＰＮ接合に直列に設けられた
   第２の抵抗素子と、第２のＰＮ接合及び第２の抵抗素子
   に並列に設けられた第３の抵抗素子とを含むことを特徴
   とするＣＭＯＳ基準電圧発生回路。
10. 【請求項１０】 請求項５乃至９のいずれかのＣＭＯＳ
    基準電圧発生回路を含み、 ＣＭＯＳ基準電圧発生回路で発生した基準電圧に基づい
    て電源電圧を監視し、電源電圧が所与の検出電圧である
    ことを検出した場合に、検出信号を出力することを特徴
    とする電源監視回路。