JP2009535829A - 超低電力アナログ補償回路 - Google Patents
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Abstract
Description
a)前記集積回路の内部にあって低い電源電圧を供給する第1の電圧源(VDD)から、PVT変化に対して一定である基準電流(Iref)を直接発生するように構成された基準回路と、
b)出力端子(Z)を有し、前記出力端子にPVT変化に従って変化する検出電流(Iz)を供給し、前記検出電流により前記PVT変化を検出するように構成されたセンス回路と、
を具えることを特徴とする。
a)前記集積回路の内部にあって低い電源電圧を供給する第1の電圧源(VDD)から、PVT変化に対して一定である基準電流(Iref)を直接発生させるステップと、
b)PVT変化に従って変化する検出電流(Iz)でPVT変化を検出するステップと、
を具えることを特徴とする。
I1a+I1b=I2a+I2b (5)
として表わせる。
Vin+=Vin- (6)
になる。
R1=R3 (7)
であると設定する。
I1b=I2b (8)
が得られる。
I1a=I2a
となる。
Claims (15)
- 集積回路内におけるプロセス、電圧及び温度(PVT)の変化のうちの少なくとも一つの変化を補償する補償回路であって、少なくとも、
a)前記集積回路の内部にあって低い電源電圧を供給する第1の電圧源(VDD)から、PVT変化に対して一定である基準電流(Iref)を直接発生するように構成された基準回路と、
b)出力端子を有し、前記出力端子にPVT変化に従って変化する検出電流(Iz)を供給し、前記検出電流により前記PVT変化を検出するように構成されたセンス回路と、
を具えることを特徴とする補償回路。 - 前記基準回路は、少なくとも、
第1のダイオード素子と第2のダイオード素子及び第2の抵抗の直列接続とを具える絶対温度比例回路であって、前記第2のダイオード素子及び前記直列接続が、前記第1のダイオード素子の両端間の電圧(Vf1)と前記直列接続の両端間の電圧(Vf2)との電圧差(Vf1−Vf2)を前記第2の抵抗の両端間に発生して当該回路が正の温度係数を示すように構成された絶対温度比例回路と、
前記第1のダイオード素子及び前記直列接続とそれぞれ並列に接続され、前記第1のダイオード素子の両端間の電圧に比例する負の温度係数を示す第1及び第3の電流をそれぞれ流す第1及び第3の抵抗素子と、
駆動入力端子と、前記第1の電圧源により給電される、第1、第2及び第3トランジスタを有する少なくとも第1、第2及び第3の電流源とを具える電流ミラーであって、前記第1のトランジスタを流れる第5の電流(I1)を前記第2のトランジスタを流れる第6の電流(I2)に複製するとともに、前記第6の電流を前記第3のトランジスタを流れる前記基準電流(I3,Iref)に複製するように構成され、前記第5の電流(I1)及び第6の電流(I2)はPVT変化に対して一定である、電流ミラーと、
少なくとも非反転入力端子と反転入力端子を具える演算増幅器であって、前記電流ミラーと前記絶対温度比例回路とに接続され、前記非反転入力端子が前記第1のダイオード素子の両端間の電圧(Vf1)と同じ電圧レベル(Vin+)を有し、前記反転入力端子が前記直列接続の両端間の電圧と同じ電圧レベル(Vin-)を有するように構成され且つ前記駆動入力端子を介して前記電流ミラーを駆動するように構成された演算増と、
を具えることを特徴とする請求項1記載の補償回路。 - 前記電流センス回路が、
入力端子から前記出力端子に向け電流を搬送するためのカレントコンベアであって、基準電圧源に接続された基準端子を更に具えるカレントコンベアと、
第2の電圧源と前記入力端子との間に接続され、その両端間に低い正の電圧降下(ΔV)を発生するダイオード接続トランジスタと、
を具えることを特徴とする請求項1又は2記載の補償回路。 - 前記電圧降下(ΔV)は前記第2の電圧源と前記基準電圧源との差電圧に等しいことを特徴とする請求項3記載の補償回路。
- 前記補償回路は、前記基準電流(Iref)と前記検出電流(Iz)との比較に基づく複数のディジタルビットをその出力端子に出力するアナログ−ディジタル変換器を更に具えることを特徴とする請求項3又は4記載の補償回路。
- 前記補償回路は、前記複数のディジタルビットをその入力端子に受信するバッファ回路を更に具えることを特徴とする請求項5記載の補償回路。
- 前記第1の電圧源(VDD)はディジタルコア電源であることを特徴とする請求項1記載の補償回路。
- 前記基準電圧源は前記第1の電圧源(VDD)であることを特徴とする請求項4記載の補償回路。
- 前記第2のダイオード素子はN個の並列接続ダイオード素子(個々でNは2以上の整数)であることを特徴とする請求項2記載の補償回路。
- 前記第5の電流(I1)は、前記第1の電流(I1b)と前記第1のダイオード素子を流れる第4の電流(I1a)とに分割され、前記第6の電流(I2)は、前記第3の電流(I2b)と前記直列接続を流れる第2の電流(I2a)とに分割されることを特徴とする請求項2又は9記載の補償回路。
- 前記第1及び第2のダイオード素子の各々はダイオード接続トランジスタであることを特徴とする請求項2記載の補償回路。
- 前記カレントコンベアは第1世代のカレントコンベアであることを特徴とする請求項3記載の補償回路。
- 集積回路内におけるプロセス、電圧及び温度(PVT)の変化のうちの少なくとも一つの変化を補償する方法であって、少なくとも、
a)前記集積回路の内部にあって低い電源電圧を供給する第1の電圧源(VDD)から、PVT変化に対して一定である基準電流(Iref)を直接発生させるステップと、
b)PVT変化に従って変化する検出電流(Iz)でPVT変化を検出するステップと、
を具えることを特徴とする補償方法。 - 前記基準電流と前記検出電流を比較し、複数のディジタルビットをPVT補償のためにバッファ回路に出力するステップを更に具えることを特徴とする請求項13記載の補償方法。
- 前記検出ステップは、
基準電圧源の電圧に等しい電圧レベルに維持される低インピーダンスレベルの入力端子から高インピーダンスレベルの出力端子に向けて電流を搬送し、第2の電圧源と前記入力端子との管に接続されたダイオード接続トランジスタの両端間に低い正の電圧降下を発生させるステップを具えることを特徴とする請求項13又は14に記載の補償方法。
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