JPH09243467A - 温度検出回路およびその試験方法 - Google Patents
温度検出回路およびその試験方法Info
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- JPH09243467A JPH09243467A JP4755396A JP4755396A JPH09243467A JP H09243467 A JPH09243467 A JP H09243467A JP 4755396 A JP4755396 A JP 4755396A JP 4755396 A JP4755396 A JP 4755396A JP H09243467 A JPH09243467 A JP H09243467A
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Abstract
(57)【要約】
【課題】 ＭＯＳ製造プロセスで製造可能で、温度係
数を容易に変えることができる温度検出回路と、実際に
温度を変えることなく試験することができる温度検出回
路の試験方法とを提供する。 【解決手段】 ＰＮＰ型バイポーラトランジスタ３
１，３２，４３，４４は、コレクタがすべて負電源３３
に接続されているので、Ｐ型半導体基板をコレクタ、Ｎ
−ウェル領域をベース、Ｐ+ 領域をエミッタとしたサブ
ストレートＰＮＰを用い、ＭＯＳ製造プロセスで製造可
能である。演算増幅回路４０は、出力がＰチャネルＭＯ
Ｓトランジスタ３３のゲート・ドレイン間を通じて負帰
還され、ＰチャネルＭＯＳトランジスタ３４のドレイン
電流ＩD は絶対温度Ｔに比例する。第４抵抗４１の抵抗
値を変えれば出力電圧ＶO の温度係数を変えることがで
きる。
数を容易に変えることができる温度検出回路と、実際に
温度を変えることなく試験することができる温度検出回
路の試験方法とを提供する。 【解決手段】 ＰＮＰ型バイポーラトランジスタ３
１，３２，４３，４４は、コレクタがすべて負電源３３
に接続されているので、Ｐ型半導体基板をコレクタ、Ｎ
−ウェル領域をベース、Ｐ+ 領域をエミッタとしたサブ
ストレートＰＮＰを用い、ＭＯＳ製造プロセスで製造可
能である。演算増幅回路４０は、出力がＰチャネルＭＯ
Ｓトランジスタ３３のゲート・ドレイン間を通じて負帰
還され、ＰチャネルＭＯＳトランジスタ３４のドレイン
電流ＩD は絶対温度Ｔに比例する。第４抵抗４１の抵抗
値を変えれば出力電圧ＶO の温度係数を変えることがで
きる。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体集積回路
（以下、「ＩＣ」と略称することもある）として、特に
ＭＯＳプロセスで製造可能な温度検出回路、および半導
体集積回路として形成される温度検出回路の試験方法と
に関する。
（以下、「ＩＣ」と略称することもある）として、特に
ＭＯＳプロセスで製造可能な温度検出回路、および半導
体集積回路として形成される温度検出回路の試験方法と
に関する。
【０００２】
【従来の技術】従来から、半導体集積回路には、温度検
出回路を組み込む場合がある。半導体集積回路はその構
成によって多大な熱を発生することがあり、その熱によ
って回路の特性が大きく変化し、誤動作を引き起こした
り、甚だしい場合は発火に至るおそれもある。半導体集
積回路に温度検出回路を組み込むことによって、これら
の誤動作や発火が起こる前に回路の動作などを停止され
るシステムを形成することができる。また、各種回路を
良好な状態で動作させるための温度補償にも利用するこ
とができる。
出回路を組み込む場合がある。半導体集積回路はその構
成によって多大な熱を発生することがあり、その熱によ
って回路の特性が大きく変化し、誤動作を引き起こした
り、甚だしい場合は発火に至るおそれもある。半導体集
積回路に温度検出回路を組み込むことによって、これら
の誤動作や発火が起こる前に回路の動作などを停止され
るシステムを形成することができる。また、各種回路を
良好な状態で動作させるための温度補償にも利用するこ
とができる。
【０００３】温度を検出し、その変化を電圧の変化とし
て出力する温度検出回路のようなアナログ回路は、主と
してバイポーラ素子を集積するバイポーラ技術によって
実現されている。しかしながら、近年、アナログ回路お
よびデジタル回路を混在させたアナログ・デジタル混在
ＩＣの需要増加に伴って、低消費電力で大規模集積化が
可能なＭＯＳ技術によってアナログ回路を集積回路化す
ることが必要になってきている。
て出力する温度検出回路のようなアナログ回路は、主と
してバイポーラ素子を集積するバイポーラ技術によって
実現されている。しかしながら、近年、アナログ回路お
よびデジタル回路を混在させたアナログ・デジタル混在
ＩＣの需要増加に伴って、低消費電力で大規模集積化が
可能なＭＯＳ技術によってアナログ回路を集積回路化す
ることが必要になってきている。
【０００４】図１３は、一般に知られている温度検出回
路として、たとえば特開平４−３１５９３２に開示され
ている第１の先行技術の構成を示す。この先行技術で
は、ＰＮＰ型バイポーラトランジスタ１，２，３および
各ＰＮＰ型バイポーラトランジスタ１，２，３のエミッ
タ側に一端がんそれぞれ接続される定電流源４，５，６
を含む。定電流源４，５，６の他端は正電源７に接続さ
れる。各ＰＮＰ型バイポーラトランジスタ１，２，３の
コレクタは、負電源８に共通接続される。ＰＮＰ型バイ
ポーラトランジスタ１，２，３のコレクタが全て負電源
８に接続されているので、Ｐ型半導体基板をコレクタ、
Ｎ−ウェル領域をベース、Ｐ+ 領域をエミッタとしたサ
ブストレートＰＮＰ型バイポーラトランジスタを用いれ
ば、ＭＯＳ製造プロセスで実現可能である。
路として、たとえば特開平４−３１５９３２に開示され
ている第１の先行技術の構成を示す。この先行技術で
は、ＰＮＰ型バイポーラトランジスタ１，２，３および
各ＰＮＰ型バイポーラトランジスタ１，２，３のエミッ
タ側に一端がんそれぞれ接続される定電流源４，５，６
を含む。定電流源４，５，６の他端は正電源７に接続さ
れる。各ＰＮＰ型バイポーラトランジスタ１，２，３の
コレクタは、負電源８に共通接続される。ＰＮＰ型バイ
ポーラトランジスタ１，２，３のコレクタが全て負電源
８に接続されているので、Ｐ型半導体基板をコレクタ、
Ｎ−ウェル領域をベース、Ｐ+ 領域をエミッタとしたサ
ブストレートＰＮＰ型バイポーラトランジスタを用いれ
ば、ＭＯＳ製造プロセスで実現可能である。
【０００５】各バイポーラトランジスタ１，２，３のベ
ース・エミッタ間電圧をＶBE、負電源電圧をＶSSとする
と、出力端子９の出力電圧ＶO は次の第１式で表され
る。
ース・エミッタ間電圧をＶBE、負電源電圧をＶSSとする
と、出力端子９の出力電圧ＶO は次の第１式で表され
る。
【０００６】 ＶO ＝ ＶSS＋３ＶBE …（１） ここで、ＶBEは、次の第２式のように表される。
【０００７】 ＶBE ＝（ｋＴ／ｑ）ｌｎ（ＩC／ＩS） …（２） ｋ：ボルツマン定数 Ｔ：絶対温度 ｑ：電子の電荷 ＩC ：コレクタ電流 ＩS ：逆方向飽和電流 第１式および第２式から、出力電圧ＶO は、絶対温度Ｔ
に比例して変化する電圧となることもわかる。しかしな
がら、半導体製造過程において、逆方向飽和電流ＩS は
大きくばらつくため、同じ温度でも半導体集積回路のチ
ップ毎に出力電圧ＶO が異なるという問題点が生じる。
特開平４−３１５９３２にもＶBEを検出する同様な回路
が開示されているけれども、このような問題点は解決さ
れていない。
に比例して変化する電圧となることもわかる。しかしな
がら、半導体製造過程において、逆方向飽和電流ＩS は
大きくばらつくため、同じ温度でも半導体集積回路のチ
ップ毎に出力電圧ＶO が異なるという問題点が生じる。
特開平４−３１５９３２にもＶBEを検出する同様な回路
が開示されているけれども、このような問題点は解決さ
れていない。
【０００８】この問題点を解決する先行技術として、セ
ンサーズ・アンド・アクチュエーターズ（Sensors and
Actuators：発行元 Elsevier Sequoia）誌の第６巻、
１９８４年、１９１〜２００頁には、第２の先行技術と
して、第１４図に示すような回路が開示されている。す
なわち、接合面積の異なる２つのダイオード１１，１
２、これらの定電流源として働くＭＯＳトランジスタ１
３，１４、およびそのＭＯＳトランジスタ１３，１４に
バイアス電圧を供給するバイアス用のＭＯＳトランジス
タ１５〜１８を含む回路から成る。電源として共通接続
されるカソードをＰ型半導体基板のＮ−ウェル領域、ア
ノードをＰ+拡散領域として、ダイオード１１，１２を
形成するようにすれば、ＭＯＳ製造プロセスで実現可能
である。
ンサーズ・アンド・アクチュエーターズ（Sensors and
Actuators：発行元 Elsevier Sequoia）誌の第６巻、
１９８４年、１９１〜２００頁には、第２の先行技術と
して、第１４図に示すような回路が開示されている。す
なわち、接合面積の異なる２つのダイオード１１，１
２、これらの定電流源として働くＭＯＳトランジスタ１
３，１４、およびそのＭＯＳトランジスタ１３，１４に
バイアス電圧を供給するバイアス用のＭＯＳトランジス
タ１５〜１８を含む回路から成る。電源として共通接続
されるカソードをＰ型半導体基板のＮ−ウェル領域、ア
ノードをＰ+拡散領域として、ダイオード１１，１２を
形成するようにすれば、ＭＯＳ製造プロセスで実現可能
である。
【０００９】ダイオード１１，１２の順方向電圧降下を
Ｖ1，Ｖ2とすると、次の第３式が得られる。
Ｖ1，Ｖ2とすると、次の第３式が得られる。
【００１０】 Ｖ1 ＝（ｋＴ／ｑ）ｌｎ（Ｉ1／ＩS1） Ｖ2 ＝（ｋＴ／ｑ）ｌｎ（Ｉ2／ＩS2） …（３） ここで、Ｉ1，Ｉ2は、ダイオード１１，１２のそれぞれ
順方向電流であり、ＩS1，ＩS2はダイオード１１，１２
の逆方向飽和電流である。第３式から、出力端子１９，
２０間に得られるダイオード１１，１２の順方向電圧降
下の差（Ｖ2−Ｖ1）は、次の第４式のようになる。
順方向電流であり、ＩS1，ＩS2はダイオード１１，１２
の逆方向飽和電流である。第３式から、出力端子１９，
２０間に得られるダイオード１１，１２の順方向電圧降
下の差（Ｖ2−Ｖ1）は、次の第４式のようになる。
【００１１】 Ｖ2−Ｖ1＝（ｋＴ／ｑ）ｌｎ（ｎＩ2／Ｉ1） …（４） ここでｎは、ダイオード１1，１2の逆方向飽和電流
ＩS1，ＩS2の比であり、ＰＮ接合の面積比である。逆方
向飽和電流ＩS1，ＩS2の値はチップ毎のばらつきが大き
いけれども、同一半導体チップ内のＩS1，ＩS2の比ｎは
チップによるばらつきがほとんどないことが知られてい
る。また順方向電流Ｉ1，Ｉ2はＭＯＳトランジスタ１
３，１４の縦横比（Ｗ／Ｌ比）によって決定される。し
たがって、Ｖ2−Ｖ1はＩS1，ＩS2のばらつきの影響を受
けない絶対温度に比例した電圧となる。しかしながら、
この回路では、ダイオード１１，１２のカソードが負電
源８に接続されているので、出力端子１９，２０の電位
はＰＮ接合電圧だけ異なる負電源１９の電位に近い値と
なるため、Ｖ2−Ｖ1を増幅する増幅回路の同相入力範囲
が非常に大きくとれないと、これらの電位差を増幅する
ことが難しくなる欠点がある。
ＩS1，ＩS2の比であり、ＰＮ接合の面積比である。逆方
向飽和電流ＩS1，ＩS2の値はチップ毎のばらつきが大き
いけれども、同一半導体チップ内のＩS1，ＩS2の比ｎは
チップによるばらつきがほとんどないことが知られてい
る。また順方向電流Ｉ1，Ｉ2はＭＯＳトランジスタ１
３，１４の縦横比（Ｗ／Ｌ比）によって決定される。し
たがって、Ｖ2−Ｖ1はＩS1，ＩS2のばらつきの影響を受
けない絶対温度に比例した電圧となる。しかしながら、
この回路では、ダイオード１１，１２のカソードが負電
源８に接続されているので、出力端子１９，２０の電位
はＰＮ接合電圧だけ異なる負電源１９の電位に近い値と
なるため、Ｖ2−Ｖ1を増幅する増幅回路の同相入力範囲
が非常に大きくとれないと、これらの電位差を増幅する
ことが難しくなる欠点がある。
【００１２】図１５に示す第３の先行技術は、たとえば
特開昭６４−６３８２６、特開昭６４−６３８２７およ
び特開昭６４−６３８２８に開示されており、ＮＰＮ型
バイポーラトランジスタ２１，２２、増幅器２３、抵抗
２４，２５，２６から成り、ＮＰＮ型バイポーラトラン
ジスタ２１，２２はコレクタが全て正電源７に接続さ
れ、ベースは共通接続されているので、Ｎ型半導体基板
をコレクタ、Ｐ−ウェル領域をベース、Ｎ+ 領域をエミ
ッタとしたサブストレートＮＰＮ型トランジスタを用い
れば、ＭＯＳ製造プロセスで実現可能である。
特開昭６４−６３８２６、特開昭６４−６３８２７およ
び特開昭６４−６３８２８に開示されており、ＮＰＮ型
バイポーラトランジスタ２１，２２、増幅器２３、抵抗
２４，２５，２６から成り、ＮＰＮ型バイポーラトラン
ジスタ２１，２２はコレクタが全て正電源７に接続さ
れ、ベースは共通接続されているので、Ｎ型半導体基板
をコレクタ、Ｐ−ウェル領域をベース、Ｎ+ 領域をエミ
ッタとしたサブストレートＮＰＮ型トランジスタを用い
れば、ＭＯＳ製造プロセスで実現可能である。
【００１３】図１６は、そのようなＮ型半導体基板２７
の断面構成を示す。Ｎ型半導体基板２７中にＰ−ウェル
領域２８が形成されており、コレクタおよびベースをそ
れぞれ共通接続するバイポーラトランジスタをＭＯＳ製
造プロセスで製造することができる。なお、エミッタは
Ｎ+ 領域、ベースはＰ+ 領域から取り出す。
の断面構成を示す。Ｎ型半導体基板２７中にＰ−ウェル
領域２８が形成されており、コレクタおよびベースをそ
れぞれ共通接続するバイポーラトランジスタをＭＯＳ製
造プロセスで製造することができる。なお、エミッタは
Ｎ+ 領域、ベースはＰ+ 領域から取り出す。
【００１４】増幅器２３は、ＮＰＮ型バイポーラトラン
ジスタ２１，２２を介して負帰還がかかっていて、非反
転入力と反転入力との電位が等しくなるように動作する
ので、ＮＰＮ型バイポーラトランジスタ２１，２２のベ
ース・エミッタ間電圧をＶBE1，ＶBE2 、コレクタ電流
をＩ1，Ｉ2、抵抗２４，２５，２６の抵抗値をＲ1，
Ｒ2，Ｒ3とすると、次の第５式が成り立つので、出力端
子９に得られる出力電圧ＶOは、次の第６式で表され
る。
ジスタ２１，２２を介して負帰還がかかっていて、非反
転入力と反転入力との電位が等しくなるように動作する
ので、ＮＰＮ型バイポーラトランジスタ２１，２２のベ
ース・エミッタ間電圧をＶBE1，ＶBE2 、コレクタ電流
をＩ1，Ｉ2、抵抗２４，２５，２６の抵抗値をＲ1，
Ｒ2，Ｒ3とすると、次の第５式が成り立つので、出力端
子９に得られる出力電圧ＶOは、次の第６式で表され
る。
【００１５】 ＶBE1 ＝ＶBE2 ＋Ｉ2Ｒ3 …（５） ＶO ＝Ｒ2 ×（ＶBE1−ＶBE2 ）／Ｒ3 …（６） ここで、バイポーラトランジスタ２１，２２の逆方向飽
和電流をＩS1，ＩS2とすると、第３式と同様に次の第７
式が得られる。
和電流をＩS1，ＩS2とすると、第３式と同様に次の第７
式が得られる。
【００１６】 ＶBE1 ＝（ｋＴ／ｑ）ｌｎ（Ｉ1／ＩS1） ＶBE2 ＝（ｋＴ／ｑ）ｌｎ（Ｉ2／ＩS2） …（７） バイポーラトランジスタ２１，２２の逆方向飽和電流Ｉ
S1，ＩS2の比ｎは、エミッタ面積比と等しく、第４式と
同様に次の第８式が得られる。
S1，ＩS2の比ｎは、エミッタ面積比と等しく、第４式と
同様に次の第８式が得られる。
【００１７】 ＶO＝（Ｒ2／Ｒ3）（ｋＴ／ｑ）ｌｎ（ｎＩ1／Ｉ2） …（８） 出力電圧ＶO は、逆方向飽和電流ＩS1，ＩS2の影響を受
けない、絶対温度に比例した電圧として得られる。ま
た、図１４のようにダイオード１１，１２によって負電
源８に近い電位に出力電圧ＶO がクランプされることは
なく、同相入力電圧範囲の非常に大きな増幅器２３を用
いなければ増幅することができないという問題も生じな
い。Ｉ1：Ｉ2＝Ｒ2：Ｒ1であるから、出力電圧ＶO は、
次の第９式のようにも表される。
けない、絶対温度に比例した電圧として得られる。ま
た、図１４のようにダイオード１１，１２によって負電
源８に近い電位に出力電圧ＶO がクランプされることは
なく、同相入力電圧範囲の非常に大きな増幅器２３を用
いなければ増幅することができないという問題も生じな
い。Ｉ1：Ｉ2＝Ｒ2：Ｒ1であるから、出力電圧ＶO は、
次の第９式のようにも表される。
【００１８】 ＶO＝（Ｒ2／Ｒ3）（ｋＴ／ｑ）ｌｎ（ｎＲ2／Ｒ1） …（９）
【００１９】
【発明が解決しようとする課題】しかしながら、図１５
に示す先行技術では、出力電圧ＶO として、はじめから
温度に比例した電圧を取り出しているため、温度に対す
る出力電圧の傾きである温度係数は一意に決まってしま
う。温度係数を変えるためには、抵抗２４〜２６の抵抗
値Ｒ1〜Ｒ3を変える必要がある。抵抗値Ｒ1〜Ｒ3を変え
る際には、相互の抵抗比や増幅器２３の同相入力電圧範
囲に留意しなければならないなど、煩わしさがある。
に示す先行技術では、出力電圧ＶO として、はじめから
温度に比例した電圧を取り出しているため、温度に対す
る出力電圧の傾きである温度係数は一意に決まってしま
う。温度係数を変えるためには、抵抗２４〜２６の抵抗
値Ｒ1〜Ｒ3を変える必要がある。抵抗値Ｒ1〜Ｒ3を変え
る際には、相互の抵抗比や増幅器２３の同相入力電圧範
囲に留意しなければならないなど、煩わしさがある。
【００２０】また、図１６に示すようなＮ型半導体基板
２７では正の温度係数が得られ、したがってＰ型半導体
基板では負の温度係数が得られるけれども、温度係数を
逆にするには、特開昭６４−６３８２７に開示されてい
るように、出力に反転増幅器を追加する必要があり、構
成が複雑化し、半導体チップに占める面積が増大してし
まうという欠点がある。
２７では正の温度係数が得られ、したがってＰ型半導体
基板では負の温度係数が得られるけれども、温度係数を
逆にするには、特開昭６４−６３８２７に開示されてい
るように、出力に反転増幅器を追加する必要があり、構
成が複雑化し、半導体チップに占める面積が増大してし
まうという欠点がある。
【００２１】さらに、図１６の先行技術によるものを含
む従来の温度検出回路を備える半導体集積回路が良品で
あるか不良品であるかを試験する場合は、恒温槽などで
実際に温度を変化させて半導体集積回路を動作させる必
要がある。温度が所定温度に達して安定するまでには時
間を要し、試験に時間がかかるという欠点もある。
む従来の温度検出回路を備える半導体集積回路が良品で
あるか不良品であるかを試験する場合は、恒温槽などで
実際に温度を変化させて半導体集積回路を動作させる必
要がある。温度が所定温度に達して安定するまでには時
間を要し、試験に時間がかかるという欠点もある。
【００２２】本発明の目的は、ＭＯＳ製造プロセスで製
造可能で、温度係数を容易に変えることができる温度検
出回路と、温度検出回路を備える半導体集積回路の動作
を実際に温度を変えることなく試験することができる温
度検出回路の試験方法とを提供することである。
造可能で、温度係数を容易に変えることができる温度検
出回路と、温度検出回路を備える半導体集積回路の動作
を実際に温度を変えることなく試験することができる温
度検出回路の試験方法とを提供することである。
【００２３】
【課題を解決するための手段】本発明は、半導体基板に
集積され、温度に対応する出力を導出する温度検出回路
であって、非反転入力および反転入力を備える演算増幅
回路と、半導体基板の導電型式と同一の導電型式のコレ
クタおよびエミッタ領域を有し、コレクタが一方の電源
に接続される第１バイポーラトランジスタと、第１バイ
ポーラトランジスタと同一導電型に形成され、コレクタ
およびベースが第１バイポーラトランジスタのコレクタ
およびベースとそれぞれ共通接続され、エミッタが演算
増幅回路の反転入力に接続される第２バイポーラトラン
ジスタと、半導体基板の導電型式と同一の導電型式のチ
ャネルを有し、ソースが他方の電源に接続され、ゲート
が演算増幅回路の出力端子に接続される第１ＭＯＳトラ
ンジスタと、第１ＭＯＳトランジスタと同一導電型に形
成され、ソースおよびゲートが第１ＭＯＳトランジスタ
のドレインおよびゲートにそれぞれ共通接続される第２
ＭＯＳトランジスタと、第１および第２バイポーラトラ
ンジスタのベースに、一方の電源と他方の電源との間の
電位を与える基準電圧回路と、第１バイポーラトランジ
スタのエミッタと演算増幅回路の非反転入力との間に接
続される第１抵抗と、第１ＭＯＳトランジスタのドレイ
ンと第２バイポーラトランジスタのエミッタとの間に接
続される第２抵抗と、第１ＭＯＳトランジスタのドレイ
ンと演算増幅回路の非反転入力との間に接続される第３
抵抗とを含むことを特徴とする温度検出回路である。本
発明に従えば、第１および第２バイポーラトランジスタ
は共通接続されるコレクタが半導体基板と同一の導電型
式となるので、コレクタには半導体基板自体を利用し、
共通接続されるベースを半導体基板中に異なる導電型式
の領域として形成するウェルを利用して、ＭＯＳ製造プ
ロセスで容易に製造することができる。第１ＭＯＳトラ
ンジスタのドレイン電流は、第３および第２抵抗で分割
され、それぞれ第１および第２バイポーラトランジスタ
のエミッタ電流となる。第３抵抗と第１バイポーラトラ
ンジスタのエミッタとの間には第１抵抗が挿入され、第
１抵抗と第３抵抗の接続部に演算増幅回路の非反転入力
が接続される。演算増幅回路の反転入力および出力は、
第２抵抗と第２バイポーラトランジスタのエミッタとの
接続点、および第１ＭＯＳトランジスタのゲートに、そ
れぞれ接続される。この結果、第１ＭＯＳトランジスタ
のドレインには、第１抵抗における電圧降下が第１およ
び第２バイポーラトランジスタのベース・エミッタ電圧
の差と等しくなるような電流が流れる。第１ＭＯＳトラ
ンジスタのソースおよびゲートとソースおよびゲートが
共通接続される第２ＭＯＳトランジスタは、第１ＭＯＳ
トランジスタとともにカレントミラー回路を形成し、ド
レインには第１ＭＯＳトランジスタのドレイン電流と相
似な電流が流れる。この電流は、絶対温度に比例し、そ
の温度係数は各抵抗の抵抗値および各バイポーラトラン
ジスタのエミッタ面積比の関数となる。半導体集積回路
の製造過程では、抵抗値の比やエミッタ面積比を高精度
で再現することができるので、ドレイン電流の温度係数
のばらつきは小さく抑えることができる。抵抗を挿入し
て第２ＭＯＳトランジスタのドレイン電流を電圧に変換
すれば、抵抗値に応じて温度係数を変化させることがで
きる。
集積され、温度に対応する出力を導出する温度検出回路
であって、非反転入力および反転入力を備える演算増幅
回路と、半導体基板の導電型式と同一の導電型式のコレ
クタおよびエミッタ領域を有し、コレクタが一方の電源
に接続される第１バイポーラトランジスタと、第１バイ
ポーラトランジスタと同一導電型に形成され、コレクタ
およびベースが第１バイポーラトランジスタのコレクタ
およびベースとそれぞれ共通接続され、エミッタが演算
増幅回路の反転入力に接続される第２バイポーラトラン
ジスタと、半導体基板の導電型式と同一の導電型式のチ
ャネルを有し、ソースが他方の電源に接続され、ゲート
が演算増幅回路の出力端子に接続される第１ＭＯＳトラ
ンジスタと、第１ＭＯＳトランジスタと同一導電型に形
成され、ソースおよびゲートが第１ＭＯＳトランジスタ
のドレインおよびゲートにそれぞれ共通接続される第２
ＭＯＳトランジスタと、第１および第２バイポーラトラ
ンジスタのベースに、一方の電源と他方の電源との間の
電位を与える基準電圧回路と、第１バイポーラトランジ
スタのエミッタと演算増幅回路の非反転入力との間に接
続される第１抵抗と、第１ＭＯＳトランジスタのドレイ
ンと第２バイポーラトランジスタのエミッタとの間に接
続される第２抵抗と、第１ＭＯＳトランジスタのドレイ
ンと演算増幅回路の非反転入力との間に接続される第３
抵抗とを含むことを特徴とする温度検出回路である。本
発明に従えば、第１および第２バイポーラトランジスタ
は共通接続されるコレクタが半導体基板と同一の導電型
式となるので、コレクタには半導体基板自体を利用し、
共通接続されるベースを半導体基板中に異なる導電型式
の領域として形成するウェルを利用して、ＭＯＳ製造プ
ロセスで容易に製造することができる。第１ＭＯＳトラ
ンジスタのドレイン電流は、第３および第２抵抗で分割
され、それぞれ第１および第２バイポーラトランジスタ
のエミッタ電流となる。第３抵抗と第１バイポーラトラ
ンジスタのエミッタとの間には第１抵抗が挿入され、第
１抵抗と第３抵抗の接続部に演算増幅回路の非反転入力
が接続される。演算増幅回路の反転入力および出力は、
第２抵抗と第２バイポーラトランジスタのエミッタとの
接続点、および第１ＭＯＳトランジスタのゲートに、そ
れぞれ接続される。この結果、第１ＭＯＳトランジスタ
のドレインには、第１抵抗における電圧降下が第１およ
び第２バイポーラトランジスタのベース・エミッタ電圧
の差と等しくなるような電流が流れる。第１ＭＯＳトラ
ンジスタのソースおよびゲートとソースおよびゲートが
共通接続される第２ＭＯＳトランジスタは、第１ＭＯＳ
トランジスタとともにカレントミラー回路を形成し、ド
レインには第１ＭＯＳトランジスタのドレイン電流と相
似な電流が流れる。この電流は、絶対温度に比例し、そ
の温度係数は各抵抗の抵抗値および各バイポーラトラン
ジスタのエミッタ面積比の関数となる。半導体集積回路
の製造過程では、抵抗値の比やエミッタ面積比を高精度
で再現することができるので、ドレイン電流の温度係数
のばらつきは小さく抑えることができる。抵抗を挿入し
て第２ＭＯＳトランジスタのドレイン電流を電圧に変換
すれば、抵抗値に応じて温度係数を変化させることがで
きる。
【００２４】また本発明で前記基準電圧回路は、前記第
１バイポーラトランジスタと同一導電型に形成され、コ
レクタおよびベースが前記一方の電源に共通接続され、
エミッタから第１および第２バイポーラトランジスタの
ベースに与えるための出力を導出する第３バイポーラト
ランジスタと、第３バイポーラトランジスタのエミッタ
と前記他方の電源との間に接続される第１定電流回路と
を含むことを特徴とする。 本発明に従えば、第３バイポーラトランジスタの導電型
は第１および第２バイポーラトランジスタと同一であ
る。コレクタ同士は共通接続されるので、コレクタを半
導体基板を利用して形成し、第１および第２バイポーラ
トランジスタのベースに利用するウェルとは分離して半
導体基板とは導電型式の異なるウェルを形成してベース
領域とすれば、第３バイポーラトランジスタもＭＯＳ製
造プロセスで製造することができる。第３バイポーラト
ランジスタのベースをコレクタとともに一方の電源に接
続し、エミッタを定電流回路を介して他方の電源に接続
することによって、エミッタに他方の電源の電位よりも
ベース・エミッタ間電圧だけ一方の電源の電位に近い基
準電圧を得ることができる。
１バイポーラトランジスタと同一導電型に形成され、コ
レクタおよびベースが前記一方の電源に共通接続され、
エミッタから第１および第２バイポーラトランジスタの
ベースに与えるための出力を導出する第３バイポーラト
ランジスタと、第３バイポーラトランジスタのエミッタ
と前記他方の電源との間に接続される第１定電流回路と
を含むことを特徴とする。 本発明に従えば、第３バイポーラトランジスタの導電型
は第１および第２バイポーラトランジスタと同一であ
る。コレクタ同士は共通接続されるので、コレクタを半
導体基板を利用して形成し、第１および第２バイポーラ
トランジスタのベースに利用するウェルとは分離して半
導体基板とは導電型式の異なるウェルを形成してベース
領域とすれば、第３バイポーラトランジスタもＭＯＳ製
造プロセスで製造することができる。第３バイポーラト
ランジスタのベースをコレクタとともに一方の電源に接
続し、エミッタを定電流回路を介して他方の電源に接続
することによって、エミッタに他方の電源の電位よりも
ベース・エミッタ間電圧だけ一方の電源の電位に近い基
準電圧を得ることができる。
【００２５】また本発明は、前記第３バイポーラトラン
ジスタのエミッタと前記第１バイポーラトランジスタの
ベースとの間に、第１バイポーラトランジスタと同一導
電型に形成され、コレクタが前記一方の電源に共通接続
されるように少なくとも１段設けられる第４バイポーラ
トランジスタであって、最前段のベースが第３バイポー
ラトランジスタのエミッタと第１定電流回路との接続点
に接続され、中間段では前段のエミッタと後段のベース
とが接続され、最終段のエミッタが第１および第２バイ
ポーラトランジスタのベースに接続される第４バイポー
ラトランジスタと、第４バイポーラトランジスタの各段
のエミッタにそれぞれ接続される第２定電流回路とを含
むことを特徴とする。 本発明に従えば、各第４バイポーラトランジスタは、第
３バイポーラトランジスタと同一導電型でコレクタが共
通接続されるので、半導体基板をコレクタ領域として利
用し、格段毎に半導体基板と導電型式の異なるウェルを
別個に形成することによって、ＭＯＳ製造プロセスで製
造することができる。第４バイポーラトランジスタの段
数を変えることによって、第１および第２バイポーラト
ランジスタのベースに与える基準電圧を調整することが
できる。
ジスタのエミッタと前記第１バイポーラトランジスタの
ベースとの間に、第１バイポーラトランジスタと同一導
電型に形成され、コレクタが前記一方の電源に共通接続
されるように少なくとも１段設けられる第４バイポーラ
トランジスタであって、最前段のベースが第３バイポー
ラトランジスタのエミッタと第１定電流回路との接続点
に接続され、中間段では前段のエミッタと後段のベース
とが接続され、最終段のエミッタが第１および第２バイ
ポーラトランジスタのベースに接続される第４バイポー
ラトランジスタと、第４バイポーラトランジスタの各段
のエミッタにそれぞれ接続される第２定電流回路とを含
むことを特徴とする。 本発明に従えば、各第４バイポーラトランジスタは、第
３バイポーラトランジスタと同一導電型でコレクタが共
通接続されるので、半導体基板をコレクタ領域として利
用し、格段毎に半導体基板と導電型式の異なるウェルを
別個に形成することによって、ＭＯＳ製造プロセスで製
造することができる。第４バイポーラトランジスタの段
数を変えることによって、第１および第２バイポーラト
ランジスタのベースに与える基準電圧を調整することが
できる。
【００２６】また本発明は、前記第１ＭＯＳトランジス
タと異なる導電型に形成され、前記第２ＭＯＳトランジ
スタのドレインとドレインおよびゲートが接続され、ソ
ースが前記一方の電源に接続される第３ＭＯＳトランジ
スタと、第３ＭＯＳトランジスタと同一導電型に形成さ
れ、ゲートおよびソースが第３ＭＯＳトランジスタのゲ
ートおよびソースとそれぞれ共通接続される第４ＭＯＳ
トランジスタとを含むことを特徴とする。 本発明に従えば、第３および第４ＭＯＳトランジスタは
ゲートおよびソースが共通接続され、ゲートが第３ＭＯ
Ｓトランジスタのドレインに接続されているので、第４
ＭＯＳトランジスタのドレイン電流は第３ＭＯＳトラン
ジスタのドレイン電流と相似に変化する。第３ＭＯＳト
ランジスタには第２ＭＯＳトランジスタと絶対値が同一
のドレイン電流が流れる。第３および第４ＭＯＳトラン
ジスタの導電型は第１および第２ＭＯＳトランジスタと
は異なるので、第３ＭＯＳトランジスタに流れるドレイ
ン電流の方向は第２ＭＯＳトランジスタのドレイン電流
の方向とは逆になる。したがって、第４ＭＯＳトランジ
スタのドレイン電流は、第１ＭＯＳトランジスタのドレ
イン電流を折り返した形となり、温度係数も正と負とを
反転させることができる。
タと異なる導電型に形成され、前記第２ＭＯＳトランジ
スタのドレインとドレインおよびゲートが接続され、ソ
ースが前記一方の電源に接続される第３ＭＯＳトランジ
スタと、第３ＭＯＳトランジスタと同一導電型に形成さ
れ、ゲートおよびソースが第３ＭＯＳトランジスタのゲ
ートおよびソースとそれぞれ共通接続される第４ＭＯＳ
トランジスタとを含むことを特徴とする。 本発明に従えば、第３および第４ＭＯＳトランジスタは
ゲートおよびソースが共通接続され、ゲートが第３ＭＯ
Ｓトランジスタのドレインに接続されているので、第４
ＭＯＳトランジスタのドレイン電流は第３ＭＯＳトラン
ジスタのドレイン電流と相似に変化する。第３ＭＯＳト
ランジスタには第２ＭＯＳトランジスタと絶対値が同一
のドレイン電流が流れる。第３および第４ＭＯＳトラン
ジスタの導電型は第１および第２ＭＯＳトランジスタと
は異なるので、第３ＭＯＳトランジスタに流れるドレイ
ン電流の方向は第２ＭＯＳトランジスタのドレイン電流
の方向とは逆になる。したがって、第４ＭＯＳトランジ
スタのドレイン電流は、第１ＭＯＳトランジスタのドレ
イン電流を折り返した形となり、温度係数も正と負とを
反転させることができる。
【００２７】また本発明は、前記第２ＭＯＳトランジス
タのドレインと前記一方の電源との間に接続される第４
抵抗と、第２ＭＯＳトランジスタのドレインに入力が接
続されるバッファ増幅回路とを含むことを特徴とする。 本発明に従えば、第２ＭＯＳトランジスタのドレイン電
流は温度に比例するので、第４抵抗の抵抗値に応じて温
度係数を変化させることができる。第４抵抗に発生した
電圧はバッファ増幅回路を介して出力されるので、第４
抵抗に大きな抵抗値を使用するような場合であっても、
負荷の影響を受けずに絶対温度に比例する電圧を得るこ
とができる。バッファ増幅回路を用いることによってイ
ンピーダンス変換され、半導体集積回路内での出力の利
用を極めて容易に行うことができる。
タのドレインと前記一方の電源との間に接続される第４
抵抗と、第２ＭＯＳトランジスタのドレインに入力が接
続されるバッファ増幅回路とを含むことを特徴とする。 本発明に従えば、第２ＭＯＳトランジスタのドレイン電
流は温度に比例するので、第４抵抗の抵抗値に応じて温
度係数を変化させることができる。第４抵抗に発生した
電圧はバッファ増幅回路を介して出力されるので、第４
抵抗に大きな抵抗値を使用するような場合であっても、
負荷の影響を受けずに絶対温度に比例する電圧を得るこ
とができる。バッファ増幅回路を用いることによってイ
ンピーダンス変換され、半導体集積回路内での出力の利
用を極めて容易に行うことができる。
【００２８】また本発明は、前記第２ＭＯＳトランジス
タのドレインと前記一方の電源との間に接続される第４
抵抗と、第２ＭＯＳトランジスタのドレインに非反転入
力が接続され、反転入力が前記第１および第２バイポー
ラトランジスタのベースに接続される比較回路とを含む
ことを特徴とする。 本発明に従えば、第２ＭＯＳトランジスタのドレインに
得られる絶対温度に比例する電流を、第４抵抗で電圧に
変換し、ある温度で出力の論理値を変化させることがで
きる。
タのドレインと前記一方の電源との間に接続される第４
抵抗と、第２ＭＯＳトランジスタのドレインに非反転入
力が接続され、反転入力が前記第１および第２バイポー
ラトランジスタのベースに接続される比較回路とを含む
ことを特徴とする。 本発明に従えば、第２ＭＯＳトランジスタのドレインに
得られる絶対温度に比例する電流を、第４抵抗で電圧に
変換し、ある温度で出力の論理値を変化させることがで
きる。
【００２９】また本発明は、前記第１抵抗、第２抵抗お
よび第３抵抗のうちの少なくとも１つの抵抗値を電気的
に変化させて、抵抗値が変化しない場合に予め定める温
度を検出したときと同等の出力が得られるように切換え
る切換回路を含むことを特徴とする。 本発明に従えば、実際に温度を変化させないでも、温度
変化がある場合と同等の出力が得られるので、温度検出
回路を含む半導体集積回路の動作試験を恒温槽などを使
わずに、簡便かつ迅速に行うことができる。
よび第３抵抗のうちの少なくとも１つの抵抗値を電気的
に変化させて、抵抗値が変化しない場合に予め定める温
度を検出したときと同等の出力が得られるように切換え
る切換回路を含むことを特徴とする。 本発明に従えば、実際に温度を変化させないでも、温度
変化がある場合と同等の出力が得られるので、温度検出
回路を含む半導体集積回路の動作試験を恒温槽などを使
わずに、簡便かつ迅速に行うことができる。
【００３０】また本発明で前記切換回路は、抵抗値を変
化させる抵抗の一部を分割し、分割された抵抗と並列に
スイッチング素子を接続して形成されることを特徴とす
る。 本発明に従えば、分割した抵抗に並列に接続されるスイ
ッチング素子を導通させると合成された抵抗値は極めて
小さくなり、スイッチング素子を遮断させると合成され
た抵抗値はほとんど抵抗のみの抵抗値と等しくなる。す
なわち、スイッチング素子の動作によって抵抗値を変化
させることができ、異なる温度での動作状態に、容易に
切換えることができる。
化させる抵抗の一部を分割し、分割された抵抗と並列に
スイッチング素子を接続して形成されることを特徴とす
る。 本発明に従えば、分割した抵抗に並列に接続されるスイ
ッチング素子を導通させると合成された抵抗値は極めて
小さくなり、スイッチング素子を遮断させると合成され
た抵抗値はほとんど抵抗のみの抵抗値と等しくなる。す
なわち、スイッチング素子の動作によって抵抗値を変化
させることができ、異なる温度での動作状態に、容易に
切換えることができる。
【００３１】さらに本発明は、半導体基板に集積され、
半導体素子および抵抗を組合わせて、温度に対応する出
力を導出する温度検出回路の試験方法であって、予め定
める試験温度に対応する出力が得られるように、抵抗の
少なくとも一部を変化させることを特徴とする温度検出
回路の試験方法である。 本発明に従えば、抵抗の少なくとも一部を変化させるこ
とによって、実際に温度を変化させて温度試験を行う場
合と同等の出力を温度検出回路から得ることができる。
これによって、温度検出回路からの出力を利用する半導
体集積回路を温度試験と同等の条件で簡便かつ迅速に動
作状態の試験を行うことができる。
半導体素子および抵抗を組合わせて、温度に対応する出
力を導出する温度検出回路の試験方法であって、予め定
める試験温度に対応する出力が得られるように、抵抗の
少なくとも一部を変化させることを特徴とする温度検出
回路の試験方法である。 本発明に従えば、抵抗の少なくとも一部を変化させるこ
とによって、実際に温度を変化させて温度試験を行う場
合と同等の出力を温度検出回路から得ることができる。
これによって、温度検出回路からの出力を利用する半導
体集積回路を温度試験と同等の条件で簡便かつ迅速に動
作状態の試験を行うことができる。
【００３２】また本発明は、非反転入力および反転入力
を備える演算増幅回路と、半導体基板の導電型式と同一
の導電型式のコレクタおよびエミッタ領域を有し、コレ
クタが一方の電源に接続される第１バイポーラトランジ
スタと、第１バイポーラトランジスタと同一導電型に形
成され、コレクタおよびベースが第１バイポーラトラン
ジスタのコレクタおよびベースとそれぞれ共通接続さ
れ、エミッタが演算増幅回路の反転入力に接続される第
２バイポーラトランジスタと、半導体基板の導電型式と
同一の導電型式のチャネルを有し、ソースが他方の電源
に接続され、ゲートが演算増幅回路の出力端子に接続さ
れる第１ＭＯＳトランジスタと、第１ＭＯＳトランジス
タと同一導電型に形成され、ソースおよびゲートが第１
ＭＯＳトランジスタのドレインおよびゲートにそれぞれ
共通接続される第２ＭＯＳトランジスタと、第１および
第２バイポーラトランジスタのベースに、一方の電源と
他方の電源との間の電位を与える基準電圧回路と、第１
バイポーラトランジスタのエミッタと演算増幅回路の非
反転入力との間に接続される第１抵抗と、第１ＭＯＳト
ランジスタのドレインと第２バイポーラトランジスタの
エミッタとの間に接続される第２抵抗と、第１ＭＯＳト
ランジスタのドレインと演算増幅回路の非反転入力との
間に接続される第３抵抗とを含む温度検出回路に対し、
第１抵抗、第２抵抗または第３抵抗のうちの少なくとも
一つの抵抗の抵抗値を変化させることを特徴とする。 本発明に従えば、第１抵抗、第２抵抗または第３抵抗の
うちの少なくとも一つの抵抗の抵抗値を変化させること
によって、実際に温度を変化させないでも、温度変化が
ある場合と同等の出力が得られるので、温度検出回路を
含む半導体集積回路の動作試験を、恒温槽などを使わず
に、簡便かつ迅速に行うことができる。
を備える演算増幅回路と、半導体基板の導電型式と同一
の導電型式のコレクタおよびエミッタ領域を有し、コレ
クタが一方の電源に接続される第１バイポーラトランジ
スタと、第１バイポーラトランジスタと同一導電型に形
成され、コレクタおよびベースが第１バイポーラトラン
ジスタのコレクタおよびベースとそれぞれ共通接続さ
れ、エミッタが演算増幅回路の反転入力に接続される第
２バイポーラトランジスタと、半導体基板の導電型式と
同一の導電型式のチャネルを有し、ソースが他方の電源
に接続され、ゲートが演算増幅回路の出力端子に接続さ
れる第１ＭＯＳトランジスタと、第１ＭＯＳトランジス
タと同一導電型に形成され、ソースおよびゲートが第１
ＭＯＳトランジスタのドレインおよびゲートにそれぞれ
共通接続される第２ＭＯＳトランジスタと、第１および
第２バイポーラトランジスタのベースに、一方の電源と
他方の電源との間の電位を与える基準電圧回路と、第１
バイポーラトランジスタのエミッタと演算増幅回路の非
反転入力との間に接続される第１抵抗と、第１ＭＯＳト
ランジスタのドレインと第２バイポーラトランジスタの
エミッタとの間に接続される第２抵抗と、第１ＭＯＳト
ランジスタのドレインと演算増幅回路の非反転入力との
間に接続される第３抵抗とを含む温度検出回路に対し、
第１抵抗、第２抵抗または第３抵抗のうちの少なくとも
一つの抵抗の抵抗値を変化させることを特徴とする。 本発明に従えば、第１抵抗、第２抵抗または第３抵抗の
うちの少なくとも一つの抵抗の抵抗値を変化させること
によって、実際に温度を変化させないでも、温度変化が
ある場合と同等の出力が得られるので、温度検出回路を
含む半導体集積回路の動作試験を、恒温槽などを使わず
に、簡便かつ迅速に行うことができる。
【００３３】また本発明は、前記第１抵抗、第２抵抗ま
たは第３抵抗のうちの少なくとも一つの抵抗と直列に調
整抵抗を挿入し、調整抵抗の両端間に第１ＭＯＳトラン
ジスタと同一導電型に形成されるスイッチングＭＯＳト
ランジスタのソースおよびドレインを接続しておき、ス
イッチングＭＯＳトランジスタのゲートに信号を与えて
温度試験と同等な出力を温度検出回路から発生させるこ
とを特徴とする。 本発明に従えば、調整抵抗に並列に接続されるスイッチ
ングＭＯＳトランジスタを導通させると合成された抵抗
値は極めて小さくなり、スイッチングＭＯＳトランジス
タを遮断させると合成された抵抗値はほとんど調整抵抗
のみの抵抗値と等しくなる。スイッチングＭＯＳトラン
ジスタの動作を切換えるによって抵抗値を変化させるこ
とができ、異なる温度での動作状態と同等の出力に、容
易に切換えることができる。
たは第３抵抗のうちの少なくとも一つの抵抗と直列に調
整抵抗を挿入し、調整抵抗の両端間に第１ＭＯＳトラン
ジスタと同一導電型に形成されるスイッチングＭＯＳト
ランジスタのソースおよびドレインを接続しておき、ス
イッチングＭＯＳトランジスタのゲートに信号を与えて
温度試験と同等な出力を温度検出回路から発生させるこ
とを特徴とする。 本発明に従えば、調整抵抗に並列に接続されるスイッチ
ングＭＯＳトランジスタを導通させると合成された抵抗
値は極めて小さくなり、スイッチングＭＯＳトランジス
タを遮断させると合成された抵抗値はほとんど調整抵抗
のみの抵抗値と等しくなる。スイッチングＭＯＳトラン
ジスタの動作を切換えるによって抵抗値を変化させるこ
とができ、異なる温度での動作状態と同等の出力に、容
易に切換えることができる。
【００３４】
【発明の実施の形態】図１〜図１２は、本発明の実施の
各形態を示す。各図において、対応する部分には同一の
参照符を付し、重複する説明は省略する。
各形態を示す。各図において、対応する部分には同一の
参照符を付し、重複する説明は省略する。
【００３５】図１は、本発明の実施の第１形態の電気的
構成を示す。第１および第２バイポーラトランジスタで
あるＰＮＰ型バイポーラトランジスタ３１，３２は、コ
レクタおよびベースがそれぞれ共通接続される。コレク
タは一方の電源である負電源３３に接続される。ＰＮＰ
型バイポーラトランジスタ３１，３２のエミッタと他方
の電源である正電源３４との間には、第１ＭＯＳトラン
ジスタであるＰチャネルＭＯＳトランジスタ３５のソー
ス・ドレイン間が共通に接続される。ＰチャネルＭＯＳ
トランジスタ３５は、第２ＭＯＳトランジスタであるＰ
チャネルＭＯＳトランジスタ３６と、ソースおよびゲー
トが共通接続され、ソースが正電源３４に接続される電
流ミラー回路を形成している。ＰＮＰ型バイポーラトラ
ンジスタ３１，３２のエミッタには、第１および第２抵
抗３７，３８の一端がそれぞれ接続される。第１抵抗３
７の他端は、第３抵抗３９の一端に接続される。第２抵
抗３８および第３抵抗３９の他端は、ＰチャネルＭＯＳ
トランジスタ３５のドレインに共通接続される。Ｐチャ
ネルＭＯＳトランジスタ３５，３６の共通接続されたゲ
ートは、演算増幅回路４０の出力に接続される。演算増
幅回路４０の非反転入力および反転入力は、第１抵抗３
７の他端と第３抵抗３９の一端との接続点、およびＰＮ
Ｐ型バイポーラトランジスタ３２のエミッタと第２抵抗
３８の一端との接続点にそれぞれ接続されている。Ｐチ
ャネルＭＯＳトランジスタ３６のドレインは、第４抵抗
４１を介して負電源３３に接続され、ＰチャネルＭＯＳ
トランジスタ３６のドレインと第４抵抗４１との接続点
は出力端子４２に接続される。
構成を示す。第１および第２バイポーラトランジスタで
あるＰＮＰ型バイポーラトランジスタ３１，３２は、コ
レクタおよびベースがそれぞれ共通接続される。コレク
タは一方の電源である負電源３３に接続される。ＰＮＰ
型バイポーラトランジスタ３１，３２のエミッタと他方
の電源である正電源３４との間には、第１ＭＯＳトラン
ジスタであるＰチャネルＭＯＳトランジスタ３５のソー
ス・ドレイン間が共通に接続される。ＰチャネルＭＯＳ
トランジスタ３５は、第２ＭＯＳトランジスタであるＰ
チャネルＭＯＳトランジスタ３６と、ソースおよびゲー
トが共通接続され、ソースが正電源３４に接続される電
流ミラー回路を形成している。ＰＮＰ型バイポーラトラ
ンジスタ３１，３２のエミッタには、第１および第２抵
抗３７，３８の一端がそれぞれ接続される。第１抵抗３
７の他端は、第３抵抗３９の一端に接続される。第２抵
抗３８および第３抵抗３９の他端は、ＰチャネルＭＯＳ
トランジスタ３５のドレインに共通接続される。Ｐチャ
ネルＭＯＳトランジスタ３５，３６の共通接続されたゲ
ートは、演算増幅回路４０の出力に接続される。演算増
幅回路４０の非反転入力および反転入力は、第１抵抗３
７の他端と第３抵抗３９の一端との接続点、およびＰＮ
Ｐ型バイポーラトランジスタ３２のエミッタと第２抵抗
３８の一端との接続点にそれぞれ接続されている。Ｐチ
ャネルＭＯＳトランジスタ３６のドレインは、第４抵抗
４１を介して負電源３３に接続され、ＰチャネルＭＯＳ
トランジスタ３６のドレインと第４抵抗４１との接続点
は出力端子４２に接続される。
【００３６】共通接続されたＰＮＰ型バイポーラトラン
ジスタ３１，３２のベースには、基準電圧回路を構成す
る第３および第４バイポーラトランジスタであるＰＮＰ
型バイポーラトランジスタ４３，４４からの電位が与え
られる。ＰＮＰ型バイポーラトランジスタ４３，４４の
コレクタは、負電源３３に共通接続される。ＰＮＰ型バ
イポーラトランジスタ４３のベースはコレクタとともに
負電源３３に接続され、ＰＮＰ型バイポーラトランジス
タ４４のベースはＰＮＰ型バイポーラトランジスタ４３
のエミッタに接続される。共通接続されたＰＮＰ型バイ
ポーラトランジスタ３１，３２のベースは、ＰＮＰ型バ
イポーラトランジスタ４４のエミッタに接続される。Ｐ
ＮＰ型バイポーラトランジスタ４３，４４のエミッタ
は、定電流回路４５，４６を介して正電源３４にそれぞ
れ接続される。
ジスタ３１，３２のベースには、基準電圧回路を構成す
る第３および第４バイポーラトランジスタであるＰＮＰ
型バイポーラトランジスタ４３，４４からの電位が与え
られる。ＰＮＰ型バイポーラトランジスタ４３，４４の
コレクタは、負電源３３に共通接続される。ＰＮＰ型バ
イポーラトランジスタ４３のベースはコレクタとともに
負電源３３に接続され、ＰＮＰ型バイポーラトランジス
タ４４のベースはＰＮＰ型バイポーラトランジスタ４３
のエミッタに接続される。共通接続されたＰＮＰ型バイ
ポーラトランジスタ３１，３２のベースは、ＰＮＰ型バ
イポーラトランジスタ４４のエミッタに接続される。Ｐ
ＮＰ型バイポーラトランジスタ４３，４４のエミッタ
は、定電流回路４５，４６を介して正電源３４にそれぞ
れ接続される。
【００３７】ＰＮＰ型バイポーラトランジスタ３１，３
２，４３，４４は、コレクタがすべて負電源３３に接続
されているので、Ｐ型半導体基板をコレクタ、Ｎ−ウェ
ル領域をベース、Ｐ+ 領域をエミッタとしたサブストレ
ートＰＮＰを用いれば、図１３の先行技術と同様に、Ｍ
ＯＳ製造プロセスで実現可能である。また、負電源３３
に接続されるダイオードを使わないので、同相入力電圧
範囲の非常に大きな増幅回路を用いなければ出力電圧を
取り出すことができないという、図１４に示す先行技術
のような欠点は解消される。
２，４３，４４は、コレクタがすべて負電源３３に接続
されているので、Ｐ型半導体基板をコレクタ、Ｎ−ウェ
ル領域をベース、Ｐ+ 領域をエミッタとしたサブストレ
ートＰＮＰを用いれば、図１３の先行技術と同様に、Ｍ
ＯＳ製造プロセスで実現可能である。また、負電源３３
に接続されるダイオードを使わないので、同相入力電圧
範囲の非常に大きな増幅回路を用いなければ出力電圧を
取り出すことができないという、図１４に示す先行技術
のような欠点は解消される。
【００３８】次に回路動作を説明する。演算増幅回路４
０は、出力がＰチャネルＭＯＳトランジスタ３５のゲー
ト・ドレイン間を通じて負帰還され、非反転入力と反転
入力とが等しくなるように動作する。ＰＮＰ型バイポー
ラトランジスタ４３，４４と定電流回路４５，４６とを
含む基準電圧回路は、ＰＮＰ型バイポーラトランジスタ
３１，３２のベースに負電源３３の電位よりもベース・
エミッタ間電圧の２倍だけ正電源３４の電位に近づくバ
イアス電圧を与える。この倍数は、第４バイポーラトラ
ンジスタであるＰＮＰ型バイポーラトランジスタ４４の
段数より１だけ多くなる。１段も使用しないときは、共
通接続されたＰＮＰ型バイポーラトランジスタ３１，３
２のベースは、ＰＮＰ型バイポーラトランジスタ４３の
エミッタに接続し、定電流回路４６も不要となる。複数
段使用するときは、最前段のベースをＰＮＰ型バイポー
ラトランジスタ４３のエミッタに接続し、中間段のベー
スをその前段のエミッタに接続し、最終段のエミッタに
共通接続されたＰＮＰ型バイポーラトランジスタ３１，
３２のベースを接続し、各段のエミッタには、正電源３
４との間に段数だけの定電流回路４６をそれぞれ接続す
る。
０は、出力がＰチャネルＭＯＳトランジスタ３５のゲー
ト・ドレイン間を通じて負帰還され、非反転入力と反転
入力とが等しくなるように動作する。ＰＮＰ型バイポー
ラトランジスタ４３，４４と定電流回路４５，４６とを
含む基準電圧回路は、ＰＮＰ型バイポーラトランジスタ
３１，３２のベースに負電源３３の電位よりもベース・
エミッタ間電圧の２倍だけ正電源３４の電位に近づくバ
イアス電圧を与える。この倍数は、第４バイポーラトラ
ンジスタであるＰＮＰ型バイポーラトランジスタ４４の
段数より１だけ多くなる。１段も使用しないときは、共
通接続されたＰＮＰ型バイポーラトランジスタ３１，３
２のベースは、ＰＮＰ型バイポーラトランジスタ４３の
エミッタに接続し、定電流回路４６も不要となる。複数
段使用するときは、最前段のベースをＰＮＰ型バイポー
ラトランジスタ４３のエミッタに接続し、中間段のベー
スをその前段のエミッタに接続し、最終段のエミッタに
共通接続されたＰＮＰ型バイポーラトランジスタ３１，
３２のベースを接続し、各段のエミッタには、正電源３
４との間に段数だけの定電流回路４６をそれぞれ接続す
る。
【００３９】ＰＮＰ型バイポーラトランジスタ３１，３
２のコレクタ電流をＩ11，Ｉ12、ベース・エミッタ間電
圧をＶBE11，ＶBE12、逆方向飽和電流をＩS11，ＩS12、
第１〜第４抵抗３７，３８，３９，４１の抵抗値を
Ｒ11，Ｒ12，Ｒ13，Ｒ14とすれば、次の第１０式が成り
立つ。
２のコレクタ電流をＩ11，Ｉ12、ベース・エミッタ間電
圧をＶBE11，ＶBE12、逆方向飽和電流をＩS11，ＩS12、
第１〜第４抵抗３７，３８，３９，４１の抵抗値を
Ｒ11，Ｒ12，Ｒ13，Ｒ14とすれば、次の第１０式が成り
立つ。
【００４０】 ＶBE11＋Ｉ11Ｒ11 ＝ ＶBE12 …（10） ここで、ベース・エミッタ間電圧ＶBE11，ＶBE12につい
て、次の第１１式が成り立つ。
て、次の第１１式が成り立つ。
【００４１】 ＶBE11 ＝（ｋＴ／ｑ）ｌｎ（Ｉ11／ＩS11） ＶBE12 ＝（ｋＴ／ｑ）ｌｎ（Ｉ12／ＩS12） …（11） Ｉ11：Ｉ12＝Ｒ12：Ｒ13が成り立つので、ＰＮＰ型バイ
ポーラトランジスタ３１，３２のエミッタ面積比をｎと
すると、ｎはＩS11とＩS12との比であり、次の第１２式
が成り立つ。
ポーラトランジスタ３１，３２のエミッタ面積比をｎと
すると、ｎはＩS11とＩS12との比であり、次の第１２式
が成り立つ。
【００４２】 Ｉ11Ｒ11＝ＶBE12−ＶBE11 ＝（ｋＴ／ｑ）ｌｎ（ｎＩ12／Ｉ11） ＝（ｋＴ／ｑ）ｌｎ（ｎＲ13／Ｒ12） …（12） ところで、ＰチャネルＭＯＳトランジスタ３３，３４
は、ソースおよびゲートが共通接続されているので、同
一特性であれば、ドレイン電流は等しい。同一の半導体
基板上であれば同一に近い特性にＰチャネルＭＯＳトラ
ンジスタ３３，３４を製造することは比較的容易であ
る。したがって、ＰチャネルＭＯＳトランジスタ３４の
ドレイン電流ＩD は、次の第１３式で表されるように、
絶対温度Ｔに比例する。
は、ソースおよびゲートが共通接続されているので、同
一特性であれば、ドレイン電流は等しい。同一の半導体
基板上であれば同一に近い特性にＰチャネルＭＯＳトラ
ンジスタ３３，３４を製造することは比較的容易であ
る。したがって、ＰチャネルＭＯＳトランジスタ３４の
ドレイン電流ＩD は、次の第１３式で表されるように、
絶対温度Ｔに比例する。
【００４３】 ＩD ＝Ｉ11＋Ｉ12 ＝｛ｋＴ（Ｒ12＋Ｒ13）／ｑＲ11Ｒ12｝ｌｎ（ｎＲ13／Ｒ12） …（13） 第１３式から、出力端子４３から得られる出力電圧ＶO
は、第４抵抗４１の電圧降下として、負電源３３の電圧
をＶSSとすれば、次の第１４式のように表される。
は、第４抵抗４１の電圧降下として、負電源３３の電圧
をＶSSとすれば、次の第１４式のように表される。
【００４４】 ＶO ＝ＶSS＋Ｒ14ＩD ＝ＶSS ＋Ｒ14｛ｋＴ（Ｒ12＋Ｒ13）／ｑＲ11Ｒ12｝ｌｎ（ｎＲ13／Ｒ12） …（14） よって、出力電圧ＶO は負電源３３の電圧ＶSSを基準と
して、逆方向飽和電流ＩS11，ＩS12のばらつきの影響を
受けない、絶対温度Ｔに比例した電圧となる。また、温
度係数は正であり、その値は、第４抵抗４１の抵抗値Ｒ
14を変えるだけで容易かつ自由に設定することができ
る。
して、逆方向飽和電流ＩS11，ＩS12のばらつきの影響を
受けない、絶対温度Ｔに比例した電圧となる。また、温
度係数は正であり、その値は、第４抵抗４１の抵抗値Ｒ
14を変えるだけで容易かつ自由に設定することができ
る。
【００４５】図２は、本発明の実施の第２形態の電気的
構成を示す。本実施形態では、ＰチャネルＭＯＳトラン
ジスタ３６のドレインが第３ＭＯＳトランジスタである
ＮチャネルＭＯＳトランジスタ４７のドレインおよびゲ
ートに接続される。ＮチャネルＭＯＳトランジスタ４７
は、第４ＭＯＳトランジスタであって、ゲートが共通接
続される同一特性のＮチャネルＭＯＳトランジスタ４８
とともに電流ミラー回路を構成し、両ＮチャネルＭＯＳ
トランジスタ４７，４８ソースは負電源３３に共通接続
される。ＮチャネルＭＯＳトランジスタ４８のドレイン
は、抵抗４１を介して正電源３４に接続される。出力端
子４２は、ＮチャネルＭＯＳトランジスタ４８のドレイ
ンと抵抗４１との接続点から取り出される。
構成を示す。本実施形態では、ＰチャネルＭＯＳトラン
ジスタ３６のドレインが第３ＭＯＳトランジスタである
ＮチャネルＭＯＳトランジスタ４７のドレインおよびゲ
ートに接続される。ＮチャネルＭＯＳトランジスタ４７
は、第４ＭＯＳトランジスタであって、ゲートが共通接
続される同一特性のＮチャネルＭＯＳトランジスタ４８
とともに電流ミラー回路を構成し、両ＮチャネルＭＯＳ
トランジスタ４７，４８ソースは負電源３３に共通接続
される。ＮチャネルＭＯＳトランジスタ４８のドレイン
は、抵抗４１を介して正電源３４に接続される。出力端
子４２は、ＮチャネルＭＯＳトランジスタ４８のドレイ
ンと抵抗４１との接続点から取り出される。
【００４６】ＰチャネルＭＯＳトランジスタ３６のドレ
イン電流ＩD は前述の第１３式で表され、ＮチャネルＭ
ＯＳトランジスタ４７のドレイン電流はこの電流と絶対
値が等しく符号が逆になる。ＮチャネルＭＯＳトランジ
スタ４７，４８は電流ミラー回路になっているので、両
ＮチャネルＭＯＳトランジスタ４７，４８のドレイン電
流は等しくなる。よって、出力端子４２に得られる出力
電圧は、正電源３４の電圧をＶDDとすると、抵抗４１の
電圧降下として次の第１５式のように表される。
イン電流ＩD は前述の第１３式で表され、ＮチャネルＭ
ＯＳトランジスタ４７のドレイン電流はこの電流と絶対
値が等しく符号が逆になる。ＮチャネルＭＯＳトランジ
スタ４７，４８は電流ミラー回路になっているので、両
ＮチャネルＭＯＳトランジスタ４７，４８のドレイン電
流は等しくなる。よって、出力端子４２に得られる出力
電圧は、正電源３４の電圧をＶDDとすると、抵抗４１の
電圧降下として次の第１５式のように表される。
【００４７】 ＶO ＝ＶDD−Ｒ14ＩD ＝ＶDD −Ｒ14｛ｋＴ（Ｒ12＋Ｒ13）／ｑＲ11Ｒ12｝ｌｎ（ｎＲ13／Ｒ12） …（15） よって、出力電圧ＶO は正電源３４の電圧ＶDDを基準と
して、逆方向飽和電流ＩS11，ＩS12のばらつきの影響を
受けない、絶対温度Ｔに比例した電圧となる。ただし、
図１の実施形態と異なり、電流ミラー回路による折り返
しの結果、温度係数は負となる。温度係数の値は、第４
抵抗４１の抵抗値Ｒ14を変えるだけで容易かつ自由に設
定することができる。
して、逆方向飽和電流ＩS11，ＩS12のばらつきの影響を
受けない、絶対温度Ｔに比例した電圧となる。ただし、
図１の実施形態と異なり、電流ミラー回路による折り返
しの結果、温度係数は負となる。温度係数の値は、第４
抵抗４１の抵抗値Ｒ14を変えるだけで容易かつ自由に設
定することができる。
【００４８】図３は、本発明の実施の第３形態の電気的
構成を示す。本実施形態は、図１の実施形態のＰチャネ
ルＭＯＳトランジスタ３６のドレインおよび抵抗４１の
接続点と出力端子４２との間に、バッファ増幅回路５０
が挿入されている。バッファ増幅回路５０は、演算増幅
器の非反転入力がＰチャネルＭＯＳトランジスタ３６の
ドレインおよび抵抗４１の接続点に接続され、出力端子
４２へは反転入力および出力が接続される。このような
バッファ増幅回路５０は、入力インピーダンスが高く出
力インピーダンスが低い。したがって、抵抗４１の抵抗
値が低くなくても出力端子４２からは低インピーダンス
で出力信号を取り出すことができ、後処理を極めて容易
に行うことができる。
構成を示す。本実施形態は、図１の実施形態のＰチャネ
ルＭＯＳトランジスタ３６のドレインおよび抵抗４１の
接続点と出力端子４２との間に、バッファ増幅回路５０
が挿入されている。バッファ増幅回路５０は、演算増幅
器の非反転入力がＰチャネルＭＯＳトランジスタ３６の
ドレインおよび抵抗４１の接続点に接続され、出力端子
４２へは反転入力および出力が接続される。このような
バッファ増幅回路５０は、入力インピーダンスが高く出
力インピーダンスが低い。したがって、抵抗４１の抵抗
値が低くなくても出力端子４２からは低インピーダンス
で出力信号を取り出すことができ、後処理を極めて容易
に行うことができる。
【００４９】図４は、本発明の実施の第４形態の電気的
構成を示す。本実施形態では、図１の実施形態のＰチャ
ネルＭＯＳトランジスタ３６のドレインおよび抵抗４１
の接続点と出力端子４２とに、比較回路５１の非反転入
力と出力とがそれぞれ接続されている。比較回路５１の
反転入力は、共通接続されたＰＮＰ型バイポーラトラン
ジスタ３１，３２のベースに接続されている。この電圧
は、負電源３３の電圧ＶSSにＰＮＰ型バイポーラトラン
ジスタ４３，４４のベース・エミッタ間電圧を積み上げ
たものである。一般にバイポーラトランジスタのベース
・エミッタ間電圧は、負の温度係数を有している。第１
１式では、正の温度係数を有して絶対温度Ｔに比例する
ようにも見えるけれども、逆方向飽和電流ＩS11，ＩS12
が温度上昇とともに増加するので、結果的には負の温度
係数となる。抵抗４１にＰチャネルＭＯＳトランジスタ
３６のドレイン電流による電圧降下として得られる比較
回路５１の非反転入力電圧は、図１の実施形態について
説明したように、正の温度係数を有する。抵抗４１の抵
抗値を、ある温度より低温側で比較回路５１の非反転入
力電圧が反転入力電圧よりも低く、ある温度より高温側
で比較回路５１の非反転入力電圧が反転入力電圧よりも
高くなるように設定することができる。その温度の前後
で、比較回路５１の出力は、ローレベルの論理出力Ｌと
ハイレベルの論理出力Ｈとの間で急速に状態遷移する。
この論理出力を利用すれば、温度の上がり過ぎや下がり
過ぎの時に警告を発生するようなシステムを容易に作成
することができる。また、比較回路５１の反転入力は温
度変化の少ない基準電圧に接続したり、非反転入力と反
転入力とを入換えた回路も有効に利用することができ
る。これらの場合は、温度変化による論理出力の状態遷
移が緩和され、温度検出の精度を上げることができる。
比較回路５１には、さらに正帰還をかけてヒステリシス
特性を持たせることもできる。
構成を示す。本実施形態では、図１の実施形態のＰチャ
ネルＭＯＳトランジスタ３６のドレインおよび抵抗４１
の接続点と出力端子４２とに、比較回路５１の非反転入
力と出力とがそれぞれ接続されている。比較回路５１の
反転入力は、共通接続されたＰＮＰ型バイポーラトラン
ジスタ３１，３２のベースに接続されている。この電圧
は、負電源３３の電圧ＶSSにＰＮＰ型バイポーラトラン
ジスタ４３，４４のベース・エミッタ間電圧を積み上げ
たものである。一般にバイポーラトランジスタのベース
・エミッタ間電圧は、負の温度係数を有している。第１
１式では、正の温度係数を有して絶対温度Ｔに比例する
ようにも見えるけれども、逆方向飽和電流ＩS11，ＩS12
が温度上昇とともに増加するので、結果的には負の温度
係数となる。抵抗４１にＰチャネルＭＯＳトランジスタ
３６のドレイン電流による電圧降下として得られる比較
回路５１の非反転入力電圧は、図１の実施形態について
説明したように、正の温度係数を有する。抵抗４１の抵
抗値を、ある温度より低温側で比較回路５１の非反転入
力電圧が反転入力電圧よりも低く、ある温度より高温側
で比較回路５１の非反転入力電圧が反転入力電圧よりも
高くなるように設定することができる。その温度の前後
で、比較回路５１の出力は、ローレベルの論理出力Ｌと
ハイレベルの論理出力Ｈとの間で急速に状態遷移する。
この論理出力を利用すれば、温度の上がり過ぎや下がり
過ぎの時に警告を発生するようなシステムを容易に作成
することができる。また、比較回路５１の反転入力は温
度変化の少ない基準電圧に接続したり、非反転入力と反
転入力とを入換えた回路も有効に利用することができ
る。これらの場合は、温度変化による論理出力の状態遷
移が緩和され、温度検出の精度を上げることができる。
比較回路５１には、さらに正帰還をかけてヒステリシス
特性を持たせることもできる。
【００５０】図５、図６、図７および図８は、本発明の
実施の第５、第６、第７および第８形態の電気的構成を
それぞれ示す。各実施形態は、実施の第１、第２、第３
および第４形態の第３抵抗３９を、スイッチング素子で
あるＰチャネルＭＯＳトランジスタ６０のソース・ドレ
イン間が並列に接続される抵抗６１と、抵抗６２とによ
ってそれぞれ分割した回路である。ＰチャネルＭＯＳト
ランジスタ６０のゲートに接続されるテスト端子６３を
正電源３４に接続してハイレベルＨにすると、ソース・
ドレイン間は遮断して高インピーダンスの状態となり、
第３抵抗３９の代わりに抵抗６１と抵抗６２との直列回
路が挿入される。第１３式および第１４式のＰチャネル
ＭＯＳトランジスタ３６のドレイン電流ＩD および第１
実施形態の出力電圧ＶO は、第３抵抗３９の抵抗値Ｒ13
を抵抗６１の抵抗値Ｒ15および抵抗６２の抵抗値Ｒ16の
和で置き換えた次の第１６式および第１７式で表され
る。
実施の第５、第６、第７および第８形態の電気的構成を
それぞれ示す。各実施形態は、実施の第１、第２、第３
および第４形態の第３抵抗３９を、スイッチング素子で
あるＰチャネルＭＯＳトランジスタ６０のソース・ドレ
イン間が並列に接続される抵抗６１と、抵抗６２とによ
ってそれぞれ分割した回路である。ＰチャネルＭＯＳト
ランジスタ６０のゲートに接続されるテスト端子６３を
正電源３４に接続してハイレベルＨにすると、ソース・
ドレイン間は遮断して高インピーダンスの状態となり、
第３抵抗３９の代わりに抵抗６１と抵抗６２との直列回
路が挿入される。第１３式および第１４式のＰチャネル
ＭＯＳトランジスタ３６のドレイン電流ＩD および第１
実施形態の出力電圧ＶO は、第３抵抗３９の抵抗値Ｒ13
を抵抗６１の抵抗値Ｒ15および抵抗６２の抵抗値Ｒ16の
和で置き換えた次の第１６式および第１７式で表され
る。
【００５１】 ＩD ＝｛ｋＴ（Ｒ12＋Ｒ15＋Ｒ16）／ｑＲ11Ｒ12｝ ×ｌｎ｛ｎ（Ｒ15＋Ｒ16）／Ｒ12｝ …（16） ＶO ＝ＶSS＋Ｒ14｛ｋＴ（Ｒ12＋Ｒ15＋Ｒ16）／ｑＲ11Ｒ12｝ ×ｌｎ｛ｎ（Ｒ15＋Ｒ16）／Ｒ12｝ …（17） テスト端子６３を負電源３３に接続してローレベルＬに
すると、ＰチャネルＭＯＳトランジスタ６０のソース・
ドレイン間は導通して低インピーダンスの状態となり、
第１６式および第１７式におけるＲ15の抵抗値はほとん
ど０になって、次の第１８式および第１９式で表され
る。
すると、ＰチャネルＭＯＳトランジスタ６０のソース・
ドレイン間は導通して低インピーダンスの状態となり、
第１６式および第１７式におけるＲ15の抵抗値はほとん
ど０になって、次の第１８式および第１９式で表され
る。
【００５２】 ＩD ＝｛ｋＴ（Ｒ12＋Ｒ16）／ｑＲ11Ｒ12｝ ×ｌｎ（ｎＲ16／Ｒ12） …（18） ＶO ＝ＶSS＋Ｒ14｛ｋＴ（Ｒ12＋Ｒ16）／ｑＲ11Ｒ12｝ ×ｌｎ（ｎＲ16／Ｒ12） …（19） 図９は、図５に示す本発明の実施の第５形態の出力電圧
ＶO と温度との関係を示す。抵抗６１の抵抗値Ｒ15を適
宜選択すれば、テスト端子６４がローレベルＬのときに
ある温度Ｔ２になったときに得られる出力電圧ＶO の値
Ｖ２が、テスト端子６４をハイレベルＨにすることによ
って、Ｔ２より低い温度Ｔ１で得ることができるように
なる。この動作は、ＰＮＰ型バイポーラトランジスタ３
１，３２のエミッタ電流比を変えることによってベース
・エミッタ間の電圧の温度変化分△ＶBEを変化させ、Ｐ
チャネルＭＯＳトランジスタ６１のドレイン電流ＩD や
出力電圧ＶO を変化させる。ＰＮＰ型バイポーラトラン
ジスタ３１，３２や演算増幅回路４０が正常に動作して
いないと計算通りの出力電圧ＶO が得られず、温度検出
回路の試験用テスト回路として非常に有効である。
ＶO と温度との関係を示す。抵抗６１の抵抗値Ｒ15を適
宜選択すれば、テスト端子６４がローレベルＬのときに
ある温度Ｔ２になったときに得られる出力電圧ＶO の値
Ｖ２が、テスト端子６４をハイレベルＨにすることによ
って、Ｔ２より低い温度Ｔ１で得ることができるように
なる。この動作は、ＰＮＰ型バイポーラトランジスタ３
１，３２のエミッタ電流比を変えることによってベース
・エミッタ間の電圧の温度変化分△ＶBEを変化させ、Ｐ
チャネルＭＯＳトランジスタ６１のドレイン電流ＩD や
出力電圧ＶO を変化させる。ＰＮＰ型バイポーラトラン
ジスタ３１，３２や演算増幅回路４０が正常に動作して
いないと計算通りの出力電圧ＶO が得られず、温度検出
回路の試験用テスト回路として非常に有効である。
【００５３】また、テスト端子６４には、ＰＮＰ型バイ
ポーラトランジスタ３１，３２のベース電圧が得られ
る。この電圧を測定することによって、ＰＮＰ型バイポ
ーラトランジスタ４３，４４や定電流回路４５，４６が
正常に動作しているか否かを判断することができる。こ
のテストを組み合わせれば、一層精度の高い温度検出回
路の試験を行うことができる。
ポーラトランジスタ３１，３２のベース電圧が得られ
る。この電圧を測定することによって、ＰＮＰ型バイポ
ーラトランジスタ４３，４４や定電流回路４５，４６が
正常に動作しているか否かを判断することができる。こ
のテストを組み合わせれば、一層精度の高い温度検出回
路の試験を行うことができる。
【００５４】図１０は、本発明の実施の第９形態の電気
的構成を示す。本実施形態では第５実施形態に対して、
ＰチャネルＭＯＳトランジスタ６０および抵抗６１と、
抵抗６２との直列回路の接続状態を入れ換えた状態に対
応する。また、図１１および図１２は、本発明の実施の
第１０形態および第１１形態の電気的構成をそれぞれ示
す。第１０形態は、第１形態の第１抵抗３７を、Ｐチャ
ネルＭＯＳトランジスタ７０および抵抗７１と、抵抗７
２との直列回路で入れ換えた状態に対応する。第１１形
態は、第１形態の第２抵抗３８を、ＰチャネルＭＯＳト
ランジスタ８０および抵抗８１と、抵抗８２との直列回
路で入れ換えた状態に対応する。第９〜第１１形態も、
テスト端子６３，７３，８３に与える論理レベルを切り
換えることによって、温度検出回路としての試験を行う
ことができる。
的構成を示す。本実施形態では第５実施形態に対して、
ＰチャネルＭＯＳトランジスタ６０および抵抗６１と、
抵抗６２との直列回路の接続状態を入れ換えた状態に対
応する。また、図１１および図１２は、本発明の実施の
第１０形態および第１１形態の電気的構成をそれぞれ示
す。第１０形態は、第１形態の第１抵抗３７を、Ｐチャ
ネルＭＯＳトランジスタ７０および抵抗７１と、抵抗７
２との直列回路で入れ換えた状態に対応する。第１１形
態は、第１形態の第２抵抗３８を、ＰチャネルＭＯＳト
ランジスタ８０および抵抗８１と、抵抗８２との直列回
路で入れ換えた状態に対応する。第９〜第１１形態も、
テスト端子６３，７３，８３に与える論理レベルを切り
換えることによって、温度検出回路としての試験を行う
ことができる。
【００５５】本発明の実施の第５〜第１１形態では、予
め温度検出回路中にスイッチング素子と抵抗とを用意し
ているけれども、半導体集積回路の外部に、テスト用抵
抗を接続するための端子を設けるようにしてもよい。検
出温度が予め決まっているときは、２点でテストするこ
とができれば充分であり、コストアップを招かずに温度
試験の機能を付加することができる。
め温度検出回路中にスイッチング素子と抵抗とを用意し
ているけれども、半導体集積回路の外部に、テスト用抵
抗を接続するための端子を設けるようにしてもよい。検
出温度が予め決まっているときは、２点でテストするこ
とができれば充分であり、コストアップを招かずに温度
試験の機能を付加することができる。
【００５６】なお、以上説明した各実施形態では、Ｐ型
半導体基板を用いるＮ−ウェルＭＯＳ製造プロセスを想
定し、バイポーラトランジスタとしてはコレクタに基板
を利用することができるＰＮＰ型を用いて、各トランジ
スタのコレクタは共通接続している。図１６に示すよう
に、Ｐ型半導体基板と導電型式が異なるＮ型半導体基板
２７を用いる場合は、本実施形態とは導電型が異なるＮ
ＰＮ型バイポーラトランジスタを用いればよい。なお、
ＭＯＳトランジスタについても導電型をＰチャネルとＮ
チャネルとの間で交換し、負電源３３と正電源３４との
役割も交換するようにすれば、各実施形態と同等な回路
が実現可能である。
半導体基板を用いるＮ−ウェルＭＯＳ製造プロセスを想
定し、バイポーラトランジスタとしてはコレクタに基板
を利用することができるＰＮＰ型を用いて、各トランジ
スタのコレクタは共通接続している。図１６に示すよう
に、Ｐ型半導体基板と導電型式が異なるＮ型半導体基板
２７を用いる場合は、本実施形態とは導電型が異なるＮ
ＰＮ型バイポーラトランジスタを用いればよい。なお、
ＭＯＳトランジスタについても導電型をＰチャネルとＮ
チャネルとの間で交換し、負電源３３と正電源３４との
役割も交換するようにすれば、各実施形態と同等な回路
が実現可能である。
【００５７】
【発明の効果】以上のように本発明によれば、ＭＯＳ製
造プロセスで容易に製造することができる第１および第
２バイポーラトランジスタのベース・エミッタ間電圧の
差に基づいて、第１ＭＯＳトランジスタのドレイン電流
を流すことができる。第２ＭＯＳトランジスタは、第１
ＭＯＳトランジスタとともに電流ミラー回路を形成し、
ドレインには第１ＭＯＳトランジスタのドレイン電流と
相似な電流が流れる。この電流は、絶対温度に比例し、
その温度係数は各抵抗の抵抗値および各バイポーラトラ
ンジスタのエミッタ面積比の関数となる。半導体集積回
路の製造過程では、抵抗値の比やエミッタ面積比を高精
度で再現することができるので、ドレイン電流の温度係
数のばらつきは小さく抑えることができる。抵抗を挿入
して第２ＭＯＳトランジスタのドレイン電流を電圧に変
換すれば、抵抗値に応じて温度係数を変化させることが
できる。
造プロセスで容易に製造することができる第１および第
２バイポーラトランジスタのベース・エミッタ間電圧の
差に基づいて、第１ＭＯＳトランジスタのドレイン電流
を流すことができる。第２ＭＯＳトランジスタは、第１
ＭＯＳトランジスタとともに電流ミラー回路を形成し、
ドレインには第１ＭＯＳトランジスタのドレイン電流と
相似な電流が流れる。この電流は、絶対温度に比例し、
その温度係数は各抵抗の抵抗値および各バイポーラトラ
ンジスタのエミッタ面積比の関数となる。半導体集積回
路の製造過程では、抵抗値の比やエミッタ面積比を高精
度で再現することができるので、ドレイン電流の温度係
数のばらつきは小さく抑えることができる。抵抗を挿入
して第２ＭＯＳトランジスタのドレイン電流を電圧に変
換すれば、抵抗値に応じて温度係数を変化させることが
できる。
【００５８】また本発明によれば、第３バイポーラトラ
ンジスタの導電型は第１および第２バイポーラトランジ
スタと同一であるので、コレクタを半導体基板を利用し
て形成し、ＭＯＳ製造プロセスで製造することができ
る。第３バイポーラトランジスタのエミッタを定電流回
路を介して他方の電源に接続することによって、エミッ
タに他方の電源の電位よりもベース・エミッタ間電圧だ
け一方の電源の電位に近い基準電圧を得ることができ
る。
ンジスタの導電型は第１および第２バイポーラトランジ
スタと同一であるので、コレクタを半導体基板を利用し
て形成し、ＭＯＳ製造プロセスで製造することができ
る。第３バイポーラトランジスタのエミッタを定電流回
路を介して他方の電源に接続することによって、エミッ
タに他方の電源の電位よりもベース・エミッタ間電圧だ
け一方の電源の電位に近い基準電圧を得ることができ
る。
【００５９】また本発明によれば、各第４バイポーラト
ランジスタは、ＭＯＳ製造プロセスで製造することがで
きる。第４バイポーラトランジスタの段数を変えること
によって、第１および第２バイポーラトランジスタのベ
ースに与える基準電圧を調整することができる。
ランジスタは、ＭＯＳ製造プロセスで製造することがで
きる。第４バイポーラトランジスタの段数を変えること
によって、第１および第２バイポーラトランジスタのベ
ースに与える基準電圧を調整することができる。
【００６０】また本発明によれば、第４ＭＯＳトランジ
スタのドレイン電流は第３ＭＯＳトランジスタのドレイ
ン電流と相似に変化する。第３および第４ＭＯＳトラン
ジスタの導電型は第１および第２ＭＯＳトランジスタと
は異なるので、第３ＭＯＳトランジスタに流れるドレイ
ン電流の方向は第２ＭＯＳトランジスタのドレイン電流
の方向とは逆になる。したがって、第４ＭＯＳトランジ
スタのドレイン電流は、第１ＭＯＳトランジスタのドレ
イン電流を折り返した形となり、温度係数の正と負との
切換えを容易に行うことができる。
スタのドレイン電流は第３ＭＯＳトランジスタのドレイ
ン電流と相似に変化する。第３および第４ＭＯＳトラン
ジスタの導電型は第１および第２ＭＯＳトランジスタと
は異なるので、第３ＭＯＳトランジスタに流れるドレイ
ン電流の方向は第２ＭＯＳトランジスタのドレイン電流
の方向とは逆になる。したがって、第４ＭＯＳトランジ
スタのドレイン電流は、第１ＭＯＳトランジスタのドレ
イン電流を折り返した形となり、温度係数の正と負との
切換えを容易に行うことができる。
【００６１】また本発明によれば、第２ＭＯＳトランジ
スタのドレイン電流は温度に比例するので、第４抵抗の
抵抗値に応じて温度係数を変化させることができ、バッ
ファ増幅回路を介してインピーダンス変換出力されて出
力されるので、第４抵抗に大きな抵抗値を使用するよう
な場合であっても、負荷の影響を受けずに絶対温度に比
例する電圧を得ることができる。バッファ増幅回路を用
いることによって、半導体集積回路内での温度検出回路
からの出力の利用を極めて容易に行うことができる。
スタのドレイン電流は温度に比例するので、第４抵抗の
抵抗値に応じて温度係数を変化させることができ、バッ
ファ増幅回路を介してインピーダンス変換出力されて出
力されるので、第４抵抗に大きな抵抗値を使用するよう
な場合であっても、負荷の影響を受けずに絶対温度に比
例する電圧を得ることができる。バッファ増幅回路を用
いることによって、半導体集積回路内での温度検出回路
からの出力の利用を極めて容易に行うことができる。
【００６２】また本発明によれば、第２ＭＯＳトランジ
スタのドレインに得られる絶対温度に比例する電流を、
第４抵抗で電圧に変換し、所定の温度で出力の論理値を
変化させることができる。
スタのドレインに得られる絶対温度に比例する電流を、
第４抵抗で電圧に変換し、所定の温度で出力の論理値を
変化させることができる。
【００６３】また本発明によれば、実際に温度を変化さ
せないでも、温度変化がある場合と同等の出力が得られ
るので、温度検出回路を含む半導体集積回路の動作状態
を、実際に温度変化がある場合と同等に変化させること
ができる。これによって、温度試験を恒温槽などを使わ
ずに、簡便かつ迅速に行うことができる。
せないでも、温度変化がある場合と同等の出力が得られ
るので、温度検出回路を含む半導体集積回路の動作状態
を、実際に温度変化がある場合と同等に変化させること
ができる。これによって、温度試験を恒温槽などを使わ
ずに、簡便かつ迅速に行うことができる。
【００６４】また本発明によれば、スイッチング素子の
動作によって抵抗値を変化させることができ、異なる温
度での動作状態と同等な出力を得るように、容易に切換
えることができる。
動作によって抵抗値を変化させることができ、異なる温
度での動作状態と同等な出力を得るように、容易に切換
えることができる。
【００６５】さらに本発明によれば、抵抗の少なくとも
一部の抵抗値を変化させることによって、実際に温度を
変化させて温度試験を行う場合と同等の出力を温度検出
回路から得ることができるので、恒温槽などで実際に試
験温度を変化させないでも、温度検出回路からの出力を
利用する半導体集積回路を、温度試験と同等の条件で簡
便かつ迅速に試験することができる。
一部の抵抗値を変化させることによって、実際に温度を
変化させて温度試験を行う場合と同等の出力を温度検出
回路から得ることができるので、恒温槽などで実際に試
験温度を変化させないでも、温度検出回路からの出力を
利用する半導体集積回路を、温度試験と同等の条件で簡
便かつ迅速に試験することができる。
【００６６】また本発明によれば、第１抵抗、第２抵抗
または第３抵抗のうちの少なくとも一つの抵抗の抵抗値
を変化させることによって、実際に温度を変化させない
でも、温度変化がある場合と同等の出力が得られる。温
度検出回路を含む半導体集積回路の動作試験を、恒温槽
などを使わずに、簡便かつ迅速に行うことができる。
または第３抵抗のうちの少なくとも一つの抵抗の抵抗値
を変化させることによって、実際に温度を変化させない
でも、温度変化がある場合と同等の出力が得られる。温
度検出回路を含む半導体集積回路の動作試験を、恒温槽
などを使わずに、簡便かつ迅速に行うことができる。
【００６７】また本発明によれば、スイッチングＭＯＳ
トランジスタの動作を切換えるによって抵抗値を変化さ
せることができ、異なる温度での動作状態と同等の出力
に、容易に切換えることができる。
トランジスタの動作を切換えるによって抵抗値を変化さ
せることができ、異なる温度での動作状態と同等の出力
に、容易に切換えることができる。
【図１】本発明の実施の第１形態の電気的構成を示すブ
ロック図である。
ロック図である。
【図２】本発明の実施の第２形態の電気的構成を示すブ
ロック図である。
ロック図である。
【図３】本発明の実施の第３形態の電気的構成を示すブ
ロック図である。
ロック図である。
【図４】本発明の実施の第４形態の電気的構成を示すブ
ロック図である。
ロック図である。
【図５】本発明の実施の第５形態の電気的構成を示すブ
ロック図である。
ロック図である。
【図６】本発明の実施の第６形態の電気的構成を示すブ
ロック図である。
ロック図である。
【図７】本発明の実施の第７形態の電気的構成を示すブ
ロック図である。
ロック図である。
【図８】本発明の実施の第８形態の電気的構成を示すブ
ロック図である。
ロック図である。
【図９】本発明の実施の第５形態の温度特性の切り換え
結果を示すグラフである。
結果を示すグラフである。
【図１０】本発明の実施の第９形態の電気的構成を示す
ブロック図である。
ブロック図である。
【図１１】本発明の実施の第１０形態の電気的構成を示
すブロック図である。
すブロック図である。
【図１２】本発明の実施の第１１形態の電気的構成を示
すブロック図である。
すブロック図である。
【図１３】第１の先行技術の電気的構成を示すブロック
図である。
図である。
【図１４】第２の先行技術の電気的構成を示すブロック
図である。
図である。
【図１５】第３の先行技術の電気的構成を示すブロック
図である。
図である。
【図１６】図１５の先行技術による半導体基板の断面図
である。
である。
３１，３２；４３，４４ ＰＮＰ型バイポーラトランジ
スタ ３３ 負電源 ３４ 正電源 ３５，３６；６０，７０，８０ ＰチャネルＭＯＳトラ
ンジスタ ３７ 第１抵抗 ３８ 第２抵抗 ３９ 第３抵抗 ４０ 演算増幅回路 ４１ 第４抵抗 ４２ 出力端子 ４５，４６ 定電流回路 ４７，４８ ＮチャネルＭＯＳトランジスタ ５０ バッファ増幅回路 ５１ 比較回路 ６３，７３，８３；６４ テスト入力端子
スタ ３３ 負電源 ３４ 正電源 ３５，３６；６０，７０，８０ ＰチャネルＭＯＳトラ
ンジスタ ３７ 第１抵抗 ３８ 第２抵抗 ３９ 第３抵抗 ４０ 演算増幅回路 ４１ 第４抵抗 ４２ 出力端子 ４５，４６ 定電流回路 ４７，４８ ＮチャネルＭＯＳトランジスタ ５０ バッファ増幅回路 ５１ 比較回路 ６３，７３，８３；６４ テスト入力端子
Claims (11)
- 【請求項１】 半導体基板に集積され、温度に対応する
出力を導出する温度検出回路であって、 非反転入力および反転入力を備える演算増幅回路と、 半導体基板の導電型式と同一の導電型式のコレクタおよ
びエミッタ領域を有し、コレクタが一方の電源に接続さ
れる第１バイポーラトランジスタと、 第１バイポーラトランジスタと同一導電型に形成され、
コレクタおよびベースが第１バイポーラトランジスタの
コレクタおよびベースとそれぞれ共通接続され、エミッ
タが演算増幅回路の反転入力に接続される第２バイポー
ラトランジスタと、 半導体基板の導電型式と同一の導電型式のチャネルを有
し、ソースが他方の電源に接続され、ゲートが演算増幅
回路の出力端子に接続される第１ＭＯＳトランジスタ
と、 第１ＭＯＳトランジスタと同一導電型に形成され、ソー
スおよびゲートが第１ＭＯＳトランジスタのドレインお
よびゲートにそれぞれ共通接続される第２ＭＯＳトラン
ジスタと、 第１および第２バイポーラトランジスタのベースに、一
方の電源と他方の電源との間の電位を与える基準電圧回
路と、 第１バイポーラトランジスタのエミッタと演算増幅回路
の非反転入力との間に接続される第１抵抗と、 第１ＭＯＳトランジスタのドレインと第２バイポーラト
ランジスタのエミッタとの間に接続される第２抵抗と、 第１ＭＯＳトランジスタのドレインと演算増幅回路の非
反転入力との間に接続される第３抵抗とを含むことを特
徴とする温度検出回路。 - 【請求項２】 前記基準電圧回路は、 前記第１バイポーラトランジスタと同一導電型に形成さ
れ、コレクタおよびベースが前記一方の電源に共通接続
され、エミッタから第１および第２バイポーラトランジ
スタのベースに与えるための出力を導出する第３バイポ
ーラトランジスタと、 第３バイポーラトランジスタのエミッタと前記他方の電
源との間に接続される第１定電流回路とを含むことを特
徴とする請求項１記載の温度検出回路。 - 【請求項３】 前記第３バイポーラトランジスタのエミ
ッタと前記第１バイポーラトランジスタのベースとの間
に、 第１バイポーラトランジスタと同一導電型に形成され、
コレクタが前記一方の電源に共通接続されるように少な
くとも１段設けられる第４バイポーラトランジスタであ
って、 最前段のベースが第３バイポーラトランジスタのエミッ
タと第１定電流回路との接続点に接続され、 中間段では前段のエミッタと後段のベースとが接続さ
れ、 最終段のエミッタが第１および第２バイポーラトランジ
スタのベースに接続される第４バイポーラトランジスタ
と、 第４バイポーラトランジスタの各段のエミッタにそれぞ
れ接続される第２定電流回路とを含むことを特徴とする
請求項２記載の温度検出回路。 - 【請求項４】 前記第１ＭＯＳトランジスタと異なる導
電型に形成され、前記第２ＭＯＳトランジスタのドレイ
ンとドレインおよびゲートが接続され、ソースが前記一
方の電源に接続される第３ＭＯＳトランジスタと、 第３ＭＯＳトランジスタと同一導電型に形成され、ゲー
トおよびソースが第３ＭＯＳトランジスタのゲートおよ
びソースとそれぞれ共通接続される第４ＭＯＳトランジ
スタとを含むことを特徴とする請求項１〜３のいずれか
に記載の温度検出回路。 - 【請求項５】 前記第２ＭＯＳトランジスタのドレイン
と前記一方の電源との間に接続される第４抵抗と、 第２ＭＯＳトランジスタのドレインに入力が接続される
バッファ増幅回路とを含むことを特徴とする請求項１〜
３のいずれかに記載の温度検出回路。 - 【請求項６】 前記第２ＭＯＳトランジスタのドレイン
と前記一方の電源との間に接続される第４抵抗と、 第２ＭＯＳトランジスタのドレインに非反転入力が接続
され、反転入力が前記第１および第２バイポーラトラン
ジスタのベースに接続される比較回路とを含むことを特
徴とする請求項１〜３のいずれかに記載の温度検出回
路。 - 【請求項７】 前記第１抵抗、第２抵抗および第３抵抗
のうちの少なくとも１つの抵抗値を電気的に変化させ
て、抵抗値が変化しない場合に予め定める温度を検出し
たときと同等の出力が得られるように切換える切換回路
を含むことを特徴とする請求項１〜６のいずれかに記載
の温度検出回路。 - 【請求項８】 前記切換回路は、抵抗値を変化させる抵
抗の一部を分割し、分割された抵抗と並列にスイッチン
グ素子を接続して形成されることを特徴とする請求項７
記載の温度検出回路。 - 【請求項９】 半導体基板に集積され、半導体素子およ
び抵抗を組合わせて、温度に対応する出力を導出する温
度検出回路の試験方法であって、 予め定める試験温度に対応する出力が得られるように、
抵抗の少なくとも一部を変化させることを特徴とする温
度検出回路の試験方法。 - 【請求項１０】 非反転入力および反転入力を備える演
算増幅回路と、 半導体基板の導電型式と同一の導電型式のコレクタおよ
びエミッタ領域を有し、コレクタが一方の電源に接続さ
れる第１バイポーラトランジスタと、 第１バイポーラトランジスタと同一導電型に形成され、
コレクタおよびベースが第１バイポーラトランジスタの
コレクタおよびベースとそれぞれ共通接続され、エミッ
タが演算増幅回路の反転入力に接続される第２バイポー
ラトランジスタと、 半導体基板の導電型式と同一の導電型式のチャネルを有
し、ソースが他方の電源に接続され、ゲートが演算増幅
回路の出力端子に接続される第１ＭＯＳトランジスタ
と、 第１ＭＯＳトランジスタと同一導電型に形成され、ソー
スおよびゲートが第１ＭＯＳトランジスタのドレインお
よびゲートにそれぞれ共通接続される第２ＭＯＳトラン
ジスタと、 第１および第２バイポーラトランジスタのベースに、一
方の電源と他方の電源との間の電位を与える基準電圧回
路と、 第１バイポーラトランジスタのエミッタと演算増幅回路
の非反転入力との間に接続される第１抵抗と、 第１ＭＯＳトランジスタのドレインと第２バイポーラト
ランジスタのエミッタとの間に接続される第２抵抗と、 第１ＭＯＳトランジスタのドレインと演算増幅回路の非
反転入力との間に接続される第３抵抗とを含む温度検出
回路に対し、 第１抵抗、第２抵抗または第３抵抗のうちの少なくとも
一つの抵抗の抵抗値を変化させることを特徴とする請求
項９記載の温度検出回路の試験方法。 - 【請求項１１】 前記第１抵抗、第２抵抗または第３抵
抗のうちの少なくとも一つの抵抗と直列に調整抵抗を挿
入し、調整抵抗の両端間に第１ＭＯＳトランジスタと同
一導電型に形成されるスイッチングＭＯＳトランジスタ
のソースおよびドレインを接続しておき、スイッチング
ＭＯＳトランジスタのゲートに信号を与えて温度試験と
同等な出力を温度検出回路から発生させることを特徴と
する請求項１０記載の温度検出回路の試験方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4755396A JP3322553B2 (ja) | 1996-03-05 | 1996-03-05 | 温度検出回路およびその試験方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4755396A JP3322553B2 (ja) | 1996-03-05 | 1996-03-05 | 温度検出回路およびその試験方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09243467A true JPH09243467A (ja) | 1997-09-19 |
| JP3322553B2 JP3322553B2 (ja) | 2002-09-09 |
Family
ID=12778372
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4755396A Expired - Fee Related JP3322553B2 (ja) | 1996-03-05 | 1996-03-05 | 温度検出回路およびその試験方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3322553B2 (ja) |
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH11201830A (ja) * | 1997-11-17 | 1999-07-30 | Fuji Electric Co Ltd | 温度検出機能内蔵ドライバｉｃ |
| JP2006242894A (ja) * | 2005-03-07 | 2006-09-14 | Ricoh Co Ltd | 温度検出回路 |
| JP2008039451A (ja) * | 2006-08-02 | 2008-02-21 | Sony Corp | 温度検出回路およびその試験方法、並びに半導体装置 |
| US7579899B2 (en) | 2005-12-28 | 2009-08-25 | Tdk Corporation | Circuit and method for temperature detection |
| JP2011022135A (ja) * | 2009-07-14 | 2011-02-03 | Delta Design Inc | 飽和電流の相殺によるダイオードを用いた温度測定 |
| JP2012074438A (ja) * | 2010-09-28 | 2012-04-12 | Yazaki Corp | 信号伝送装置および発光素子の温度補償の検査方法 |
| WO2018167812A1 (ja) * | 2017-03-13 | 2018-09-20 | 株式会社 東芝 | 温度検出回路 |
| CN109084911A (zh) * | 2018-09-12 | 2018-12-25 | 上海艾为电子技术股份有限公司 | 温度检测采样电路及音频放大器芯片 |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4771043B2 (ja) * | 2004-09-06 | 2011-09-14 | 日本電気株式会社 | 薄膜半導体素子及びその駆動回路並びにそれらを用いた装置 |
-
1996
- 1996-03-05 JP JP4755396A patent/JP3322553B2/ja not_active Expired - Fee Related
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|---|---|---|---|---|
| JPH11201830A (ja) * | 1997-11-17 | 1999-07-30 | Fuji Electric Co Ltd | 温度検出機能内蔵ドライバｉｃ |
| JP2006242894A (ja) * | 2005-03-07 | 2006-09-14 | Ricoh Co Ltd | 温度検出回路 |
| US7579899B2 (en) | 2005-12-28 | 2009-08-25 | Tdk Corporation | Circuit and method for temperature detection |
| JP2008039451A (ja) * | 2006-08-02 | 2008-02-21 | Sony Corp | 温度検出回路およびその試験方法、並びに半導体装置 |
| JP2011022135A (ja) * | 2009-07-14 | 2011-02-03 | Delta Design Inc | 飽和電流の相殺によるダイオードを用いた温度測定 |
| JP2012074438A (ja) * | 2010-09-28 | 2012-04-12 | Yazaki Corp | 信号伝送装置および発光素子の温度補償の検査方法 |
| WO2018167812A1 (ja) * | 2017-03-13 | 2018-09-20 | 株式会社 東芝 | 温度検出回路 |
| CN109084911A (zh) * | 2018-09-12 | 2018-12-25 | 上海艾为电子技术股份有限公司 | 温度检测采样电路及音频放大器芯片 |
| CN109084911B (zh) * | 2018-09-12 | 2024-02-20 | 上海艾为电子技术股份有限公司 | 温度检测采样电路及音频放大器芯片 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3322553B2 (ja) | 2002-09-09 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
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