JPH11201830A - 温度検出機能内蔵ドライバｉｃ - Google Patents
温度検出機能内蔵ドライバｉｃInfo
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- JPH11201830A JPH11201830A JP10152495A JP15249598A JPH11201830A JP H11201830 A JPH11201830 A JP H11201830A JP 10152495 A JP10152495 A JP 10152495A JP 15249598 A JP15249598 A JP 15249598A JP H11201830 A JPH11201830 A JP H11201830A
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Abstract
(57)【要約】
【課題】コストアップなしで、且つ、過熱破壊を確実に
防止できる温度検出回路をドライバＩＣチップ内に集積
する。 【解決手段】シフトレジスタ回路２１、ラッチ回路２
２、ゲート回路２２および高耐圧駆動回路２４で構成さ
れるドライバＩＣチップに、さらに、温度検出回路２５
を追加集積し、この温度検出回路２５の出力端子ＴＯを
ゲート回路２３に接続し、設定温度が検出された場合、
この高耐圧駆動回路２４を強制的にＺモードにして、ド
ライバＩＣの過熱破壊を防止する。
防止できる温度検出回路をドライバＩＣチップ内に集積
する。 【解決手段】シフトレジスタ回路２１、ラッチ回路２
２、ゲート回路２２および高耐圧駆動回路２４で構成さ
れるドライバＩＣチップに、さらに、温度検出回路２５
を追加集積し、この温度検出回路２５の出力端子ＴＯを
ゲート回路２３に接続し、設定温度が検出された場合、
この高耐圧駆動回路２４を強制的にＺモードにして、ド
ライバＩＣの過熱破壊を防止する。
Description
【０００１】
【発明の属する技術分野】この発明は、プラズマ表示パ
ネル、エレクトロルミネッセンス表示パネル、蛍光表示
パネルなどのフラットディスプレイパネルや、サーマル
プリントヘッドなどを駆動する温度検出機能内蔵ドライ
バＩＣに関する。
ネル、エレクトロルミネッセンス表示パネル、蛍光表示
パネルなどのフラットディスプレイパネルや、サーマル
プリントヘッドなどを駆動する温度検出機能内蔵ドライ
バＩＣに関する。
【０００２】
【従来の技術】プラズマ表示パネル、エレクトロルミネ
ッセンス表示パネル、蛍光表示パネルなどのフラットデ
ィスプレイパネルなどの表示パネルを駆動するドライバ
ＩＣについて以下に説明する。図１１は従来のドライバ
ＩＣのブロック図である。このドライバＩＣ３０は、画
像信号のシリアルデータをパラレルデータに変換するシ
フトレジスタ回路２１、そのデータを一時記憶するラッ
チ回路２２、ラッチ回路２２で記憶したデータを高電圧
で動作する駆動回路（以下、高耐圧駆動回路２４と称す
る）に伝えるゲート回路２３ａ、そして図示されていな
い表示パネルを駆動する高耐圧駆動回路２４で構成され
ている。ここでシフトレジスタ回路２１、ラッチ回路２
２およびゲート回路２３ａは３Ｖ〜５Ｖの低電圧で動作
し、高耐圧駆動回路２４は２０Ｖ〜２００Ｖの高電圧で
動作させることが多い。この高耐圧駆動回路２４は数百
ｋＨｚで動作させ、負荷容量によっては１〜５Ｗ程度の
消費電力が発生し、ドライバＩＣ３０の温度を上昇させ
るため、放熱設計に注意が必要である。また温度の異常
を検出するため、ドライバＩＣ３０の表面に感熱素子で
あるサーミスタなどを密着させ、このサーミスタの信号
を検出する方式を採用する場合もある。
ッセンス表示パネル、蛍光表示パネルなどのフラットデ
ィスプレイパネルなどの表示パネルを駆動するドライバ
ＩＣについて以下に説明する。図１１は従来のドライバ
ＩＣのブロック図である。このドライバＩＣ３０は、画
像信号のシリアルデータをパラレルデータに変換するシ
フトレジスタ回路２１、そのデータを一時記憶するラッ
チ回路２２、ラッチ回路２２で記憶したデータを高電圧
で動作する駆動回路（以下、高耐圧駆動回路２４と称す
る）に伝えるゲート回路２３ａ、そして図示されていな
い表示パネルを駆動する高耐圧駆動回路２４で構成され
ている。ここでシフトレジスタ回路２１、ラッチ回路２
２およびゲート回路２３ａは３Ｖ〜５Ｖの低電圧で動作
し、高耐圧駆動回路２４は２０Ｖ〜２００Ｖの高電圧で
動作させることが多い。この高耐圧駆動回路２４は数百
ｋＨｚで動作させ、負荷容量によっては１〜５Ｗ程度の
消費電力が発生し、ドライバＩＣ３０の温度を上昇させ
るため、放熱設計に注意が必要である。また温度の異常
を検出するため、ドライバＩＣ３０の表面に感熱素子で
あるサーミスタなどを密着させ、このサーミスタの信号
を検出する方式を採用する場合もある。
【０００３】
【発明が解決しようとする課題】しかし、従来の方式
で、サーミスタなどの感熱素子を付けない場合には、放
熱設計では予測できない何らかの異常が発生した場合、
ドライバＩＣ３０の温度が設計値以上に上昇し、ドライ
バＩＣ３０が破壊することがある。またサーミスタを用
いた場合では、複数個のドライバＩＣ３０にそれぞれ密
着させる必要がある。例えば４０インチカラーＰＤＰの
場合、ドライバＩＣ３０が４８個使用されるため、サー
ミスタも同じ数だけ必要となり、非常に大きなコストア
ップの要因となる。また、サーミスタをドライバＩＣ３
０に密着される方法では、ドライバＩＣ３０自体の温度
を精度良く確実に検出することが困難である。
で、サーミスタなどの感熱素子を付けない場合には、放
熱設計では予測できない何らかの異常が発生した場合、
ドライバＩＣ３０の温度が設計値以上に上昇し、ドライ
バＩＣ３０が破壊することがある。またサーミスタを用
いた場合では、複数個のドライバＩＣ３０にそれぞれ密
着させる必要がある。例えば４０インチカラーＰＤＰの
場合、ドライバＩＣ３０が４８個使用されるため、サー
ミスタも同じ数だけ必要となり、非常に大きなコストア
ップの要因となる。また、サーミスタをドライバＩＣ３
０に密着される方法では、ドライバＩＣ３０自体の温度
を精度良く確実に検出することが困難である。
【０００４】この発明の目的は、前記の課題を解決し
て、コストアップさせることなく、且つ、確実にドライ
バＩＣの温度を検出し、ドライバＩＣを破壊から守るこ
とができる温度検出機能内蔵ドライバＩＣを提供するこ
とにある。
て、コストアップさせることなく、且つ、確実にドライ
バＩＣの温度を検出し、ドライバＩＣを破壊から守るこ
とができる温度検出機能内蔵ドライバＩＣを提供するこ
とにある。
【０００５】
【課題を解決するための手段】前記の目的を達成すため
に、低電圧で動作する少なくとも制御回路と、該制御回
路からのオン、オフ信号で制御され高電圧で動作するハ
イサイド素子とローサイド素子との直列回路からなる駆
動回路とを同一半導体チップに集積したドライバＩＣに
おいて、前記半導体チップ内に温度検出回路を集積する
構成とする。
に、低電圧で動作する少なくとも制御回路と、該制御回
路からのオン、オフ信号で制御され高電圧で動作するハ
イサイド素子とローサイド素子との直列回路からなる駆
動回路とを同一半導体チップに集積したドライバＩＣに
おいて、前記半導体チップ内に温度検出回路を集積する
構成とする。
【０００６】前記温度検出回路が、前記ドライバＩＣの
温度が予め設定した温度（第１設定温度）を越えたこと
を検出（以下過熱検出という）した時点で、前記制御回
路は、前記駆動回路を構成するハイサイド素子とローサ
イド素子とを同時にオフさせるようにするとよい。前記
温度検出回路は、一旦過熱検出すると、以後前記ドライ
バＩＣの温度が第１設定温度より低く設定された第２設
定温度より低くなるまで、過熱検出状態を保持するよう
にするとよい。
温度が予め設定した温度（第１設定温度）を越えたこと
を検出（以下過熱検出という）した時点で、前記制御回
路は、前記駆動回路を構成するハイサイド素子とローサ
イド素子とを同時にオフさせるようにするとよい。前記
温度検出回路は、一旦過熱検出すると、以後前記ドライ
バＩＣの温度が第１設定温度より低く設定された第２設
定温度より低くなるまで、過熱検出状態を保持するよう
にするとよい。
【０００７】こうすることで、第１設定温度付近でドラ
イバＩＣの温度が振動しても、確実に過熱保護動作を行
える。前記温度検出回路は、少なくともコンパレータ
と、温度検出用のダイオードで構成されるとよい。この
ダイオードのオン電圧の温度依存性を利用してドライバ
ＩＣの温度を検出できる。
イバＩＣの温度が振動しても、確実に過熱保護動作を行
える。前記温度検出回路は、少なくともコンパレータ
と、温度検出用のダイオードで構成されるとよい。この
ダイオードのオン電圧の温度依存性を利用してドライバ
ＩＣの温度を検出できる。
【０００８】前記温度検出用ダイオードが、複数個のダ
イオードの直列回路で構成され、該複数個のダイオード
のうち少なくとも１個に対して、前記コンパレータの出
力によって制御されたスイッチ素子を並列に接続する構
成とするとよい。こうすることで、ドライバＩＣの温度
が第１設定温度に達し時点で、このスイッチ素子をオン
させ、第２設定温度より下がった時点で、オフさせるこ
とで、前記のようにドライバＩＣの温度が振動しても、
確実に過熱保護動作を行える。
イオードの直列回路で構成され、該複数個のダイオード
のうち少なくとも１個に対して、前記コンパレータの出
力によって制御されたスイッチ素子を並列に接続する構
成とするとよい。こうすることで、ドライバＩＣの温度
が第１設定温度に達し時点で、このスイッチ素子をオン
させ、第２設定温度より下がった時点で、オフさせるこ
とで、前記のようにドライバＩＣの温度が振動しても、
確実に過熱保護動作を行える。
【０００９】前記温度検出回路が、前記ドライバＩＣを
形成するＣＭＯＳプロセスで形成されるとよい。前記コ
ンパレータのマイナス入力端子を過熱保護動作確認用検
査端子とすることで、この検査端子に外部から任意の電
圧を印加し、室温で出荷試験をすることができる。
形成するＣＭＯＳプロセスで形成されるとよい。前記コ
ンパレータのマイナス入力端子を過熱保護動作確認用検
査端子とすることで、この検査端子に外部から任意の電
圧を印加し、室温で出荷試験をすることができる。
【００１０】前記温度検出回路の電源回路を定電圧電源
回路とすることで、電源変動が少なく、確実に過熱保護
動作を行える。前記コンパレータのマイナス入力端子に
定電圧電源回路の高電位側を接続することで電源変動が
あっても、コンパレータのマイナス入力端子に入力され
る電圧は安定しているので、確実に過熱保護動作を行え
る。
回路とすることで、電源変動が少なく、確実に過熱保護
動作を行える。前記コンパレータのマイナス入力端子に
定電圧電源回路の高電位側を接続することで電源変動が
あっても、コンパレータのマイナス入力端子に入力され
る電圧は安定しているので、確実に過熱保護動作を行え
る。
【００１１】前記定電圧電源回路が、前記ドライバＩＣ
を形成するＣＭＯＳプロセスで形成されるとよい。
を形成するＣＭＯＳプロセスで形成されるとよい。
【００１２】
【発明の実施の形態】図１は、この発明の第１実施例の
温度検出回路を内蔵したドライバＩＣのブロック図であ
る。この実施例ではドライバーＩＣ２０はｎビットの出
力容量（ＨＤＯ１からＨＤＯｎ）を有している。図１に
おいて、この発明のドライバＩＣ２０は、従来のドライ
バＩＣ３０を構成するシフトレジスタ回路２１、ラッチ
回路２２、ゲート回路２３および高耐圧駆動回路２４
に、さらに、ＯＴＳ（Ｏｖｅｒ、Ｔｅｍｐｅｒａｔｕｒ
ｅ Ｓｈｕｔｄｏｗｎ：過熱によりドライバＩＣと負荷
回路とを切り離す）機能を有する温度検出回路２５を同
一半導体チップ内に追加集積する。この温度検出回路２
５の出力端子ＴＯをゲート回路２３に接続することによ
り、設定温度が検出された場合、この高耐圧駆動回路２
４を構成するハイサイド素子（図４のＰ１：図４につい
ては後述する）とローサイド素子（図４のＮ１）のスイ
ッチング動作を停止させ、高耐圧駆動回路２４を強制的
にＺモード（高インピーダンス (High Impedance) にす
るモード）して、ドライバＩＣの過熱破壊を防止する。
尚、ＥＮＢはイネーブル（ＥＮＡＢＬＥ）端子、ＳＴＢ
はストローブ（ＳＴＲＯＢＥ）端子、ＬＡＴＣＨはラッ
チ端子、ＣＫＬはクロック端子、ＤＩはデータ・イン
（ＤＡＴＡ−ＩＮ）端子、ＤＯはデータ・アウト（ＤＡ
ＴＡ−ＯＵＴ）端子、ＨＤＯは高耐圧駆動回路の出力端
子、およびＴＯは温度検出回路の出力端子を示す。
温度検出回路を内蔵したドライバＩＣのブロック図であ
る。この実施例ではドライバーＩＣ２０はｎビットの出
力容量（ＨＤＯ１からＨＤＯｎ）を有している。図１に
おいて、この発明のドライバＩＣ２０は、従来のドライ
バＩＣ３０を構成するシフトレジスタ回路２１、ラッチ
回路２２、ゲート回路２３および高耐圧駆動回路２４
に、さらに、ＯＴＳ（Ｏｖｅｒ、Ｔｅｍｐｅｒａｔｕｒ
ｅ Ｓｈｕｔｄｏｗｎ：過熱によりドライバＩＣと負荷
回路とを切り離す）機能を有する温度検出回路２５を同
一半導体チップ内に追加集積する。この温度検出回路２
５の出力端子ＴＯをゲート回路２３に接続することによ
り、設定温度が検出された場合、この高耐圧駆動回路２
４を構成するハイサイド素子（図４のＰ１：図４につい
ては後述する）とローサイド素子（図４のＮ１）のスイ
ッチング動作を停止させ、高耐圧駆動回路２４を強制的
にＺモード（高インピーダンス (High Impedance) にす
るモード）して、ドライバＩＣの過熱破壊を防止する。
尚、ＥＮＢはイネーブル（ＥＮＡＢＬＥ）端子、ＳＴＢ
はストローブ（ＳＴＲＯＢＥ）端子、ＬＡＴＣＨはラッ
チ端子、ＣＫＬはクロック端子、ＤＩはデータ・イン
（ＤＡＴＡ−ＩＮ）端子、ＤＯはデータ・アウト（ＤＡ
ＴＡ−ＯＵＴ）端子、ＨＤＯは高耐圧駆動回路の出力端
子、およびＴＯは温度検出回路の出力端子を示す。
【００１３】
【表１】 表１は図１のドライバＩＣ２０に使用されるロジック回
路の真理値表の一例である。当然ロジック回路の組み方
で真理値表の内容は変わる。ＴＯがＨレベル、つまり温
度検出回路２５が設定温度（ドライバＩＣが過熱してい
る状態を示す温度）を検出した状態では、他の端子（Ｅ
ＮＢ、ＳＴＢおよびＤＩ）がＨレベルでもＬレベルで
も、ＨＤＯはＺモード、つまり高耐圧駆動回路２４が高
インピーダンス状態となり、ドライバＩＣ２０の動作を
停止させる。またＴＯがＬレベルの状態、つまりドライ
バＩＣの温度が温度検出回路２５の設定温度より低い状
態で、ＥＮＢがＬレベルの状態の場合もＨＤＯはＺモー
ドとなる。ＴＯがＬレベルの状態、ＥＮＢがＨレベルの
状態、ＳＴＢがＨレベルの状態の場合、ＨＤＯはＶＤＨ
の状態、つまり高耐圧駆動回路２４の出力は高電位に維
持される。ＴＯがＬレベルの状態、ＥＮＢがＨレベルの
状態、ＳＴＢがＬレベルの状態がドライバＩＣ２０が正
常動作状態を示し、高耐圧駆動回路２４の出力ＨＤＯが
ＤＩの信号レベルに合わせて変わる。この例では、ＤＩ
がＨレベルの状態の場合、ＨＤＯはＧＮＤの状態、つま
り高耐圧駆動回路２４の出力がアース電位となる。一
方、ＤＩがＬレベルの状態の場合、ＨＤＯはＶＤＨの状
態、つまり高耐圧駆動回路２４の出力が電源の高電位電
位となる。尚、×印はＨレベルまたはＬレベルのいずれ
の状態でも構わないことを示している。
路の真理値表の一例である。当然ロジック回路の組み方
で真理値表の内容は変わる。ＴＯがＨレベル、つまり温
度検出回路２５が設定温度（ドライバＩＣが過熱してい
る状態を示す温度）を検出した状態では、他の端子（Ｅ
ＮＢ、ＳＴＢおよびＤＩ）がＨレベルでもＬレベルで
も、ＨＤＯはＺモード、つまり高耐圧駆動回路２４が高
インピーダンス状態となり、ドライバＩＣ２０の動作を
停止させる。またＴＯがＬレベルの状態、つまりドライ
バＩＣの温度が温度検出回路２５の設定温度より低い状
態で、ＥＮＢがＬレベルの状態の場合もＨＤＯはＺモー
ドとなる。ＴＯがＬレベルの状態、ＥＮＢがＨレベルの
状態、ＳＴＢがＨレベルの状態の場合、ＨＤＯはＶＤＨ
の状態、つまり高耐圧駆動回路２４の出力は高電位に維
持される。ＴＯがＬレベルの状態、ＥＮＢがＨレベルの
状態、ＳＴＢがＬレベルの状態がドライバＩＣ２０が正
常動作状態を示し、高耐圧駆動回路２４の出力ＨＤＯが
ＤＩの信号レベルに合わせて変わる。この例では、ＤＩ
がＨレベルの状態の場合、ＨＤＯはＧＮＤの状態、つま
り高耐圧駆動回路２４の出力がアース電位となる。一
方、ＤＩがＬレベルの状態の場合、ＨＤＯはＶＤＨの状
態、つまり高耐圧駆動回路２４の出力が電源の高電位電
位となる。尚、×印はＨレベルまたはＬレベルのいずれ
の状態でも構わないことを示している。
【００１４】
【表２】 表２は図１の各端子の機能を示した一例である。この例
は、高耐圧駆動回路２４の出力端子ＨＤＯが６４本あ
り、６４個の出力を備えたドライバーＩＣ２０である。
図２は、この発明の第２実施例で、この発明のドライバ
ＩＣの温度検出回路である。この温度検出回路２５の構
成について以下に説明する。
は、高耐圧駆動回路２４の出力端子ＨＤＯが６４本あ
り、６４個の出力を備えたドライバーＩＣ２０である。
図２は、この発明の第２実施例で、この発明のドライバ
ＩＣの温度検出回路である。この温度検出回路２５の構
成について以下に説明する。
【００１５】コンパレータ６のマイナス入力端子が抵抗
１と抵抗２の分圧抵抗の中点（Ａ点）に接続され、この
Ａ点の電圧がコンパレータ６のマイナス入力端子に入力
される基準電圧となる。もう一方のプラス入力端子はＢ
点に接続され、このＢ点は定電流源４とダイオード３ａ
との接続点である。５個のダイオード３ａ、３ｂ、３
ｃ、３ｄ、３ｅは直列に接続される。温度検出回路２５
の出力端子ＴＯと同一であるコンパレータ６の出力端子
ＴＯがＭＯＳＦＥＴ５のゲートに接続され、このＭＯＳ
ＦＥＴのドレインをダイオード３ｄとダイオード３ｅの
間に接続し、ＭＯＳＦＥＴのソースをアースに接続す
る。５個のダイオード３ａ、３ｂ、３ｃ、３ｄ、３ｅに
は定電流源４から一定の電流が通電される。
１と抵抗２の分圧抵抗の中点（Ａ点）に接続され、この
Ａ点の電圧がコンパレータ６のマイナス入力端子に入力
される基準電圧となる。もう一方のプラス入力端子はＢ
点に接続され、このＢ点は定電流源４とダイオード３ａ
との接続点である。５個のダイオード３ａ、３ｂ、３
ｃ、３ｄ、３ｅは直列に接続される。温度検出回路２５
の出力端子ＴＯと同一であるコンパレータ６の出力端子
ＴＯがＭＯＳＦＥＴ５のゲートに接続され、このＭＯＳ
ＦＥＴのドレインをダイオード３ｄとダイオード３ｅの
間に接続し、ＭＯＳＦＥＴのソースをアースに接続す
る。５個のダイオード３ａ、３ｂ、３ｃ、３ｄ、３ｅに
は定電流源４から一定の電流が通電される。
【００１６】図３は、図２の動作を説明する図で、ドラ
イバＩＣ２０の温度が上昇すると、Ｂ点の電圧レベルは
５個のダイオードの順方向電圧の温度特性（（−２ｍＶ
／℃）×５＝−１０ｍＶ／℃）により低下する。Ａ点の
電圧はＶＤＤの電圧（５Ｖ程度）を抵抗１と抵抗２で分
圧された電圧となり、ＶＤＤが一定電圧であるため、Ａ
点の電圧も一定となる。Ｂ点の電圧が、ドライバＩＣ２
０の温度が上昇するにつれて低下し、Ａ点の電圧以下に
なった時点で、コンパレータ６の出力がＬレベルからＨ
レベルに変化する。従って、Ａ点の電圧を基準値として
コンパレータ６に設定することで、ドライバＩＣ２０の
過熱防止のための温度が設定できる。
イバＩＣ２０の温度が上昇すると、Ｂ点の電圧レベルは
５個のダイオードの順方向電圧の温度特性（（−２ｍＶ
／℃）×５＝−１０ｍＶ／℃）により低下する。Ａ点の
電圧はＶＤＤの電圧（５Ｖ程度）を抵抗１と抵抗２で分
圧された電圧となり、ＶＤＤが一定電圧であるため、Ａ
点の電圧も一定となる。Ｂ点の電圧が、ドライバＩＣ２
０の温度が上昇するにつれて低下し、Ａ点の電圧以下に
なった時点で、コンパレータ６の出力がＬレベルからＨ
レベルに変化する。従って、Ａ点の電圧を基準値として
コンパレータ６に設定することで、ドライバＩＣ２０の
過熱防止のための温度が設定できる。
【００１７】ドライバＩＣ２０の温度が上昇し、コンパ
レータ６の出力がＨレベルになるとＭＯＳＦＥＴ５がオ
ンし、ダイオード３ｅのアノード・カソード間を短絡す
る。そうすると、Ｂ点の電圧がダイオード１個分（約
０．６Ｖ）下がり、ドライバＩＣ２０の温度が設定温度
よりΔＴｓｈｄの温度差分低下するまでは、コンパレー
タ６の出力（この出力は出力端子ＴＯから出力される）
がＨレベルを維持する。このことにより、コンパレータ
６の出力がＬレベルからＨレベルに変化する温度とＨレ
ベルからＬレベルに変化する温度にΔＴｓｈｄだけのず
れが生じ、温度検出回路２５がヒステリシス機能を有す
ることになる。つまり、低い温度から設定温度に達し
て、コンパレータ６の出力がＨレベルとなると、ＭＯＳ
ＦＥＴ５がオンし、ダイオード３ｅを短絡し、ダイオー
ド１個分（ダイオード３ｅのオン電圧分）下がる。一
方、高い温度から設定温度に達する場合は、４個のダイ
オード３ａ、３ｂ、３ｃ、３ｄは設定温度より低い温度
で、コンパレータ６の出力がＬレベルに移行すること
で、たとえダイオードの温度、つまりドライバＩＣ２０
の温度が設定値近傍で振動しても、一旦設定温度を越え
れば、コンパレータ６の出力がＨレベルを維持して、ド
ライバＩＣ２０が確実に過熱防止される。
レータ６の出力がＨレベルになるとＭＯＳＦＥＴ５がオ
ンし、ダイオード３ｅのアノード・カソード間を短絡す
る。そうすると、Ｂ点の電圧がダイオード１個分（約
０．６Ｖ）下がり、ドライバＩＣ２０の温度が設定温度
よりΔＴｓｈｄの温度差分低下するまでは、コンパレー
タ６の出力（この出力は出力端子ＴＯから出力される）
がＨレベルを維持する。このことにより、コンパレータ
６の出力がＬレベルからＨレベルに変化する温度とＨレ
ベルからＬレベルに変化する温度にΔＴｓｈｄだけのず
れが生じ、温度検出回路２５がヒステリシス機能を有す
ることになる。つまり、低い温度から設定温度に達し
て、コンパレータ６の出力がＨレベルとなると、ＭＯＳ
ＦＥＴ５がオンし、ダイオード３ｅを短絡し、ダイオー
ド１個分（ダイオード３ｅのオン電圧分）下がる。一
方、高い温度から設定温度に達する場合は、４個のダイ
オード３ａ、３ｂ、３ｃ、３ｄは設定温度より低い温度
で、コンパレータ６の出力がＬレベルに移行すること
で、たとえダイオードの温度、つまりドライバＩＣ２０
の温度が設定値近傍で振動しても、一旦設定温度を越え
れば、コンパレータ６の出力がＨレベルを維持して、ド
ライバＩＣ２０が確実に過熱防止される。
【００１８】図４は、図１のブロック図のゲート回路と
高耐圧駆動回路を具体的に示す回路図である。この回路
はゲート回路はＮＯＴ回路およびＮＡＮＤ回路の組み合
わせで構成され、高耐圧駆動回路２４は、抵抗Ｒ１、Ｒ
２と、ｎチャネルＭＯＳＦＥＴであるＮ３と、ｐチャネ
ルＭＯＳＦＥＴであるＰ１とｎチャネルＭＯＳＦＥＴで
あるＮ１からなるプッシュプル回路で構成されている。
Ｄ１、Ｄ２はＮ１、Ｐ１の寄生ダイオードでフリーホイ
ールダイオードの働きをする。この発明のゲート回路２
３は、従来のゲート回路２３ａに点線の箇所のロジック
回路で構成される追加回路５０を加えた回路である。追
加回路５０はＮＯＴ回路５１、ＮＡＮＤ回路５２、ＮＯ
Ｔ回路５３で構成される。回路動作は表１で説明したも
のと同じであるので省略する。尚、Ｄの信号は図１のＤ
Ｉの信号がシフトレジスタ回路２１およびラッチ回路２
２を介して、ゲート回路２３に与えられる信号である。
高耐圧駆動回路を具体的に示す回路図である。この回路
はゲート回路はＮＯＴ回路およびＮＡＮＤ回路の組み合
わせで構成され、高耐圧駆動回路２４は、抵抗Ｒ１、Ｒ
２と、ｎチャネルＭＯＳＦＥＴであるＮ３と、ｐチャネ
ルＭＯＳＦＥＴであるＰ１とｎチャネルＭＯＳＦＥＴで
あるＮ１からなるプッシュプル回路で構成されている。
Ｄ１、Ｄ２はＮ１、Ｐ１の寄生ダイオードでフリーホイ
ールダイオードの働きをする。この発明のゲート回路２
３は、従来のゲート回路２３ａに点線の箇所のロジック
回路で構成される追加回路５０を加えた回路である。追
加回路５０はＮＯＴ回路５１、ＮＡＮＤ回路５２、ＮＯ
Ｔ回路５３で構成される。回路動作は表１で説明したも
のと同じであるので省略する。尚、Ｄの信号は図１のＤ
Ｉの信号がシフトレジスタ回路２１およびラッチ回路２
２を介して、ゲート回路２３に与えられる信号である。
【００１９】図５は、この発明の第３実施例で、図２の
構成に過熱保護動作確認用のドライバＩＣの検査用端子
７を設けた図である。図２の回路が正常に動作している
かどうかを確認するために、実際に温度を上昇させて試
験するのは、試験工数が増大し、また専用の試験設備が
必要となる。この対策としてＡ点に検査用端子７となる
パッド（金属端子）を設け、外部から任意の（例えばダ
イオード２ａ〜３ｅの直列回路のオン電圧に相当する電
圧をこのパッドに印加することを可能とした。これによ
り、専用の試験設備を用意せずに、室温で出荷時の試験
を容易に行うことができる。
構成に過熱保護動作確認用のドライバＩＣの検査用端子
７を設けた図である。図２の回路が正常に動作している
かどうかを確認するために、実際に温度を上昇させて試
験するのは、試験工数が増大し、また専用の試験設備が
必要となる。この対策としてＡ点に検査用端子７となる
パッド（金属端子）を設け、外部から任意の（例えばダ
イオード２ａ〜３ｅの直列回路のオン電圧に相当する電
圧をこのパッドに印加することを可能とした。これによ
り、専用の試験設備を用意せずに、室温で出荷時の試験
を容易に行うことができる。
【００２０】図６は、この発明の第４実施例で、図２で
用いたダイオード部と図４のゲート回路のロジック部を
形成するＣＭＯＳ部の素子の要部断面図である。ｎ形基
板１１の表面層にｐウエル領域１２ａを形成し、その中
にｎ+ ソース領域１４ａとｎ + ドレイン領域１４ｂを形
成し、またｎ形基板１１の表面層にｐ+ ソース領域１３
ａとｐ+ ドレイン領域１３ｂを形成し、それぞれのゲー
ト電極１５ａ、１５ｂをポリシリコンで形成すること
で、ＣＭＯＳであるｎチャネルＭＯＳＦＥＴ（ＮＭＯ
Ｓ）とｐチャネルＭＯＳＦＥＴ（ＰＭＯＳ）が形成され
る。ダイオードはｐウエル領域１２ｂの中にｐ+ アノー
ド領域１３ｃとｎ+ カソード領域１４ｃおよびｎ+ 拡散
領域１４ｄを形成し、ｎ+ 拡散領域１４ｄとｐ+ アノー
ド領域１４ｃを接続する。ＮＭＯＳとＰＭＯＳを形成す
るＣＭＯＳプロセスで、ダイオードも形成できるので、
このダイオードを追加しても、コストアップの要因には
ならない。
用いたダイオード部と図４のゲート回路のロジック部を
形成するＣＭＯＳ部の素子の要部断面図である。ｎ形基
板１１の表面層にｐウエル領域１２ａを形成し、その中
にｎ+ ソース領域１４ａとｎ + ドレイン領域１４ｂを形
成し、またｎ形基板１１の表面層にｐ+ ソース領域１３
ａとｐ+ ドレイン領域１３ｂを形成し、それぞれのゲー
ト電極１５ａ、１５ｂをポリシリコンで形成すること
で、ＣＭＯＳであるｎチャネルＭＯＳＦＥＴ（ＮＭＯ
Ｓ）とｐチャネルＭＯＳＦＥＴ（ＰＭＯＳ）が形成され
る。ダイオードはｐウエル領域１２ｂの中にｐ+ アノー
ド領域１３ｃとｎ+ カソード領域１４ｃおよびｎ+ 拡散
領域１４ｄを形成し、ｎ+ 拡散領域１４ｄとｐ+ アノー
ド領域１４ｃを接続する。ＮＭＯＳとＰＭＯＳを形成す
るＣＭＯＳプロセスで、ダイオードも形成できるので、
このダイオードを追加しても、コストアップの要因には
ならない。
【００２１】尚、前記の各領域の番号が同じ領域は同時
に形成される。具体的には、１２ａ、１２ｂの領域が同
時に形成され、１３ａ １３ｂ １３ｃの領域が同時に
形成され、１４ａ、１４ｂ、１４ｃ、１４ｄの領域が同
時に形成される。またこの実施例では、ダイオードが１
個形成されている場合を示したが、実際はｐ+ ウエル領
域１２ｂ内には複数個のダイオードが形成されるのは言
うまでもない。
に形成される。具体的には、１２ａ、１２ｂの領域が同
時に形成され、１３ａ １３ｂ １３ｃの領域が同時に
形成され、１４ａ、１４ｂ、１４ｃ、１４ｄの領域が同
時に形成される。またこの実施例では、ダイオードが１
個形成されている場合を示したが、実際はｐ+ ウエル領
域１２ｂ内には複数個のダイオードが形成されるのは言
うまでもない。
【００２２】図６では、ｎ形基板１１の表面層にｐウエ
ル領域１２ａ、１２ｂを形成した場合を説明したが、ｐ
形基板の表面層にｎウエル領域を形成した場合でも同様
である。図７は、この発明の第５実施例の温度検出機能
内蔵ドライバＩＣの温度検出回路図である。
ル領域１２ａ、１２ｂを形成した場合を説明したが、ｐ
形基板の表面層にｎウエル領域を形成した場合でも同様
である。図７は、この発明の第５実施例の温度検出機能
内蔵ドライバＩＣの温度検出回路図である。
【００２３】図２の回路においては、電源回路の電圧Ｖ
ＤＤが変動した場合、例えば、５Ｖの電源電圧で±１０
％変動した場合、Ａ点の電位も同様に１０％変動する。
Ａ点の電位を例えば２．５Ｖに設定すると、±２５０ｍ
Ｖ変動する。Ｂ点の温度変化は−１０ｍＶ／℃であるか
ら、±２５０ｍＶの変動は±２５℃の温度検出誤差が生
じる。これでは誤差が大きいため、これを低減する方法
が、図７の温度検出回路図である。
ＤＤが変動した場合、例えば、５Ｖの電源電圧で±１０
％変動した場合、Ａ点の電位も同様に１０％変動する。
Ａ点の電位を例えば２．５Ｖに設定すると、±２５０ｍ
Ｖ変動する。Ｂ点の温度変化は−１０ｍＶ／℃であるか
ら、±２５０ｍＶの変動は±２５℃の温度検出誤差が生
じる。これでは誤差が大きいため、これを低減する方法
が、図７の温度検出回路図である。
【００２４】この回路は図２の回路の電源回路の電圧Ｖ
ＤＤを定電圧電源回路７０の出力電圧Ｖref （この電圧
は当然定電圧である）に変えることで、電圧変動を±２
％に抑え、前記の±２５℃の温度検出誤差を±５℃まで
減少させる。このことは、温度検出精度が図２の回路に
比べて向上させることができる。図８は、この発明の第
６実施例の温度検出機能内蔵ドライバＩＣの温度検出回
路図である。
ＤＤを定電圧電源回路７０の出力電圧Ｖref （この電圧
は当然定電圧である）に変えることで、電圧変動を±２
％に抑え、前記の±２５℃の温度検出誤差を±５℃まで
減少させる。このことは、温度検出精度が図２の回路に
比べて向上させることができる。図８は、この発明の第
６実施例の温度検出機能内蔵ドライバＩＣの温度検出回
路図である。
【００２５】この回路は図２のコンパレータ６のマイナ
ス入力端子に、定電圧電源回路７０の出力電圧Ｖref を
入力する回路である。この場合は電源回路の電圧ＶＤＤ
が例えば±１０％変動しても、コンパレータ６のマイナ
ス入力端子に入力される電圧は、定電圧電源回路７０の
出力電圧Ｖref であるので、前記のように±２％に抑え
ることができる。
ス入力端子に、定電圧電源回路７０の出力電圧Ｖref を
入力する回路である。この場合は電源回路の電圧ＶＤＤ
が例えば±１０％変動しても、コンパレータ６のマイナ
ス入力端子に入力される電圧は、定電圧電源回路７０の
出力電圧Ｖref であるので、前記のように±２％に抑え
ることができる。
【００２６】図９は、図７、図８で用いた定電圧電源回
路の回路図である。Ｑ1 、Ｑ2 はｎｐｎトランジスタ、
Ｒ1 、Ｒ2 、Ｒ3 は定電圧出力Ｖref を調整する抵抗、
ＯＰは演算増幅器である。この定電圧電源回路７０はＣ
ＭＯＳプロセスによるバンドギャップ・レファレンス回
路で構成されている。詳細な説明は省くが、ｎｐｎトラ
ンジスタであるＱ1 、Ｑ2 のベース・エミッタ間の電圧
Ｖbe1 、Ｖbe2 を利用した定電圧電源回路である。
路の回路図である。Ｑ1 、Ｑ2 はｎｐｎトランジスタ、
Ｒ1 、Ｒ2 、Ｒ3 は定電圧出力Ｖref を調整する抵抗、
ＯＰは演算増幅器である。この定電圧電源回路７０はＣ
ＭＯＳプロセスによるバンドギャップ・レファレンス回
路で構成されている。詳細な説明は省くが、ｎｐｎトラ
ンジスタであるＱ1 、Ｑ2 のベース・エミッタ間の電圧
Ｖbe1 、Ｖbe2 を利用した定電圧電源回路である。
【００２７】この定電圧電源回路の出力電圧Ｖref は次
式で表される。
式で表される。
【００２８】
【数１】Ｖref ＝Ｖbe1 ＋（Ｒ1 ／Ｒ2 ）・（ｋＴ／
ｑ）ｌｎ（Ｒ1 ／Ｒ3 ） ここで、Ｖbe1 はＱ1 のベース・エミッタ間の電圧、Ｒ
1 、Ｒ2 、Ｒ3 は正の温度特性をもつ抵抗、ｋはボルツ
マン定数、Ｔは絶対温度、ｑは電子の電荷である。
ｑ）ｌｎ（Ｒ1 ／Ｒ3 ） ここで、Ｖbe1 はＱ1 のベース・エミッタ間の電圧、Ｒ
1 、Ｒ2 、Ｒ3 は正の温度特性をもつ抵抗、ｋはボルツ
マン定数、Ｔは絶対温度、ｑは電子の電荷である。
【００２９】この式から分かるように、出力電圧Ｖref
は、Ｑ1 のベース・エミッタ間の電圧Ｖbe1 と抵抗Ｒ1
、Ｒ2 、Ｒ3 で決めることができる。温度Ｔによる補
正は、抵抗Ｒ1 、Ｒ2 、Ｒ3 の調整で行うことができ
る。この定電圧電源回路７０はＣＭＯＳプロセスで形成
できる。また抵抗Ｒ1 、Ｒ2 、Ｒ3 の調整はトリミング
（抵抗薄膜をエッチングなどで除去すること）で行うこ
とができる。
は、Ｑ1 のベース・エミッタ間の電圧Ｖbe1 と抵抗Ｒ1
、Ｒ2 、Ｒ3 で決めることができる。温度Ｔによる補
正は、抵抗Ｒ1 、Ｒ2 、Ｒ3 の調整で行うことができ
る。この定電圧電源回路７０はＣＭＯＳプロセスで形成
できる。また抵抗Ｒ1 、Ｒ2 、Ｒ3 の調整はトリミング
（抵抗薄膜をエッチングなどで除去すること）で行うこ
とができる。
【００３０】また、前記のＶbe1 は変動が殆どないた
め、抵抗を最適に調整することで、前記の変動の±２％
を±１％以下にすることもできる。図１０は、図９のト
ランジスタをＣＭＯＳプロセスで形成した図である。こ
の図１０は、図６のＮＭＯＳ部とＰＭＯＳ部とが形成さ
れたＣＭＯＳの要部断面図と同一である。
め、抵抗を最適に調整することで、前記の変動の±２％
を±１％以下にすることもできる。図１０は、図９のト
ランジスタをＣＭＯＳプロセスで形成した図である。こ
の図１０は、図６のＮＭＯＳ部とＰＭＯＳ部とが形成さ
れたＣＭＯＳの要部断面図と同一である。
【００３１】ｎ基板１１をコレクタＣ、ｐウエル領域１
２ａをベースＢ、ｎ+ ドレイン領域１４ｂ（およびｎ+
ソース領域１４ａ）をエミッタとした寄生ｎｐｎトラン
ジスタ６０がＣＭＯＳには存在する。この寄生ｎｐｎト
ランジスタを図９のＱ1 、Ｑ2 として利用することで、
専用のプロセスを追加することなく、定電圧電源回路７
０を形成できる。
２ａをベースＢ、ｎ+ ドレイン領域１４ｂ（およびｎ+
ソース領域１４ａ）をエミッタとした寄生ｎｐｎトラン
ジスタ６０がＣＭＯＳには存在する。この寄生ｎｐｎト
ランジスタを図９のＱ1 、Ｑ2 として利用することで、
専用のプロセスを追加することなく、定電圧電源回路７
０を形成できる。
【００３２】
【発明の効果】この発明によれば、ドライバＩＣを形成
するＣＭＯＳプロセスで、工程数を増やさずに温度検出
回路を追加形成できるので、ドライバＩＣのコストを上
昇させることなく温度検出回路を形成することができ
る。またドライバＩＣを形成する半導体チップ内に、温
度検出回路を追加集積しているので、高精度にドライバ
ＩＣの温度を検出することができる。また温度検出回路
にヒシテリシス機能を持たせることで、ドライバＩＣの
過熱破壊を確実に防止できる。
するＣＭＯＳプロセスで、工程数を増やさずに温度検出
回路を追加形成できるので、ドライバＩＣのコストを上
昇させることなく温度検出回路を形成することができ
る。またドライバＩＣを形成する半導体チップ内に、温
度検出回路を追加集積しているので、高精度にドライバ
ＩＣの温度を検出することができる。また温度検出回路
にヒシテリシス機能を持たせることで、ドライバＩＣの
過熱破壊を確実に防止できる。
【００３３】また、ドライバＩＣの温度が設定温度近傍
で振動した場合であっても、過熱検出状態を保持するの
で、ドライバＩＣの過熱破壊を確実に防止できる。さら
に、ドライバＩＣが過熱した時に、高耐圧駆動回路を強
制的に高インピーダンス動作させることで、ドライバＩ
Ｃの過熱破壊を確実に防止できる。さらに、検査端子を
設けたことにより、専用の試験設備を用意することなく
出荷時の試験を室温で行うことができる。
で振動した場合であっても、過熱検出状態を保持するの
で、ドライバＩＣの過熱破壊を確実に防止できる。さら
に、ドライバＩＣが過熱した時に、高耐圧駆動回路を強
制的に高インピーダンス動作させることで、ドライバＩ
Ｃの過熱破壊を確実に防止できる。さらに、検査端子を
設けたことにより、専用の試験設備を用意することなく
出荷時の試験を室温で行うことができる。
【００３４】また、温度検出回路の電源に定電圧電源を
用いることで、温度検出精度を向上できる。また、温度
検出回路のコンパレータのマイナス入力端子に定電圧電
源からの定電圧出力を入力することで、温度検出精度を
向上できる。さらに、定電圧電源回路をＣＭＯＳプロセ
スで形成できるので、製造コストを増大させることなく
定電圧電源回路を付加することができる。
用いることで、温度検出精度を向上できる。また、温度
検出回路のコンパレータのマイナス入力端子に定電圧電
源からの定電圧出力を入力することで、温度検出精度を
向上できる。さらに、定電圧電源回路をＣＭＯＳプロセ
スで形成できるので、製造コストを増大させることなく
定電圧電源回路を付加することができる。
【図１】この発明の第１実施例の温度検出回路を内蔵し
たドライバＩＣのブロック図
たドライバＩＣのブロック図
【図２】この発明の第２実施例で、温度検出機能内蔵ド
ライバＩＣの温度検出回路図
ライバＩＣの温度検出回路図
【図３】図２の動作を説明する図
【図４】図１のブロック図のゲート回路と高耐圧駆動回
路を具体的に示す回路図
路を具体的に示す回路図
【図５】この発明の第３実施例で、図２に検査用端子を
設けた図
設けた図
【図６】この発明の第４実施例で、図２で用いたダイオ
ード部と図４のゲート回路のロジック部を形成するＣＭ
ＯＳ部の素子要部断面図
ード部と図４のゲート回路のロジック部を形成するＣＭ
ＯＳ部の素子要部断面図
【図７】この発明の第５実施例の温度検出機能内蔵ドラ
イバＩＣの温度検出回路図
イバＩＣの温度検出回路図
【図８】この発明の第６実施例の温度検出機能内蔵ドラ
イバＩＣの温度検出回路図
イバＩＣの温度検出回路図
【図９】図７、図８で用いた定電圧電源回路の回路図
【図１０】図１０は、図９のトランジスタをＣＭＯＳプ
ロセスで形成した図
ロセスで形成した図
【図１１】従来のドライバＩＣのブロック図
１ 抵抗 ２ 抵抗 ３ａ ダイオード ３ｂ ダイオード ３ｃ ダイオード ３ｄ ダイオード ３ｅ ダイオード ４ 定電流源 ５ ＭＯＳＦＥＴ ６ コンパレータ ７ 過熱保護動作確認用検査端子 １１ ｎ形基板 １２ａ ｐウエル領域 １２ｂ ｐウエル領域 １３ａ ｐ+ ソース領域 １３ｂ ｐ+ ドレイン領域 １３ｃ ｐ+ アノード領域 １４ａ ｎ+ ソース領域 １４ｂ ｎ+ ドレイン領域 １４ｃ ｎ+ カソード領域 １４ｄ ｎ+ 拡散領域 １５ａ ゲート電極 １５ｂ ゲート電極 ２０ この発明のドライバＩＣ ２１ シフトレジスタ回路 ２２ ラッチ回路 ２３ ゲート回路 ２３ａ ゲート回路 ２４ 高耐圧駆動回路 ２５ 温度検出回路 ３０ 従来のドライバＩＣ ５０ 追加回路 ５１ ＮＯＴ回路 ５２ ＮＡＮＤ回路 ５３ ＮＯＴ回路 ６０ 寄生ｎｐｎトランジスタ ７０ 定電圧電源回路 Ｓ ソース端子 Ｄ ドレイン端子 Ｇ ゲート端子 Ａ アノード端子 Ｋ カソード端子 Ｑ1 ｎｐｎトランジスタ Ｑ2 ｎｐｎトランジスタ Ｃ コレクタ Ｂ ベース Ｅ エミッタ Ｒ1 抵抗 Ｒ2 抵抗 Ｒ3 抵抗 ＯＰ 演算増幅器 ＶＤＤ 電源回路の電圧 Ｖref 定電圧電源回路の出力電圧
フロントページの続き (51)Int.Cl.6 識別記号 ＦＩ Ｈ０１Ｌ 27/092
Claims (10)
- 【請求項１】低電圧で動作する少なくとも制御回路と、
該制御回路からのオン、オフ信号で制御され高電圧で動
作するハイサイド素子とローサイド素子との直列回路か
らなる駆動回路とを同一半導体チップに集積したドライ
バＩＣにおいて、前記半導体チップ内に温度検出回路を
集積することを特徴とする温度検出機能内蔵ドライバＩ
Ｃ。 - 【請求項２】請求項１に記載の温度検出機能内蔵ドライ
バＩＣにおいて、 前記温度検出回路が、前記ドライバＩＣの温度が予め設
定した温度（第１設定温度）を越えたことを検出（以下
過熱検出という）した時点で、前記制御回路は、前記駆
動回路を構成するハイサイド素子とローサイド素子とを
同時にオフさせることを特徴とする温度検出機能内蔵ド
ライバＩＣ。 - 【請求項３】請求項２に記載の温度検出機能内蔵ドライ
バＩＣにおいて、 前記温度検出回路は、一旦過熱検出すると、以後前記ド
ライバＩＣの温度が第１設定温度より低く設定された第
２設定温度より低くなるまで、過熱検出状態を保持する
ことを特徴とする温度検出機能内蔵ドライバＩＣ。 - 【請求項４】請求項１に記載の温度検出機能内蔵ドライ
バＩＣにおいて、 前記温度検出回路は、少なくともコンパレータと、温度
検出用のダイオードで構成されることを特徴する温度検
出機能内蔵ドライバＩＣ。 - 【請求項５】請求項４に記載の温度検出機能内蔵ドライ
バＩＣにおいて、 前記温度検出用ダイオードが、複数個のダイオードの直
列回路で構成され、該複数個のダイオードのうち少なく
とも１個に対して、前記コンパレータの出力によって制
御されたスイッチ素子を並列に接続することを特徴とす
る温度検出機能内蔵ＩＣ。 - 【請求項６】請求項４に記載の温度検出機能内蔵ドライ
バＩＣにおいて、 前記温度検出回路が、前記ドライバＩＣを形成するＣＭ
ＯＳプロセスで形成されることを特徴とする温度検出機
能内蔵ドライバＩＣ。 - 【請求項７】請求項４に記載の温度検出機能内蔵ドライ
バＩＣにおいて、 前記コンパレータのマイナス入力端子を過熱保護動作確
認用検査端子とすることを特徴とする温度検出機能内蔵
ドライバＩＣ。 - 【請求項８】請求項１に記載の温度検出機能内蔵ドライ
バＩＣにおいて、 前記温度検出回路の電源回路を定電圧電源回路とするこ
とを特徴とする温度検出機能内蔵ドライバＩＣ。 - 【請求項９】請求項４に記載の温度検出機能内蔵ドライ
バＩＣにおいて、 前記コンパレータのマイナス入力端子に定電圧電源回路
の高電位側を接続することを特徴とする温度検出機能内
蔵ドライバＩＣ。 - 【請求項１０】請求項８または９に記載の温度検出機能
内蔵ドライバＩＣにおいて、 前記定電圧電源回路が、前記ドライバＩＣを形成するＣ
ＭＯＳプロセスで形成されることを特徴とする温度検出
機能内蔵ドライバＩＣ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15249598A JP3613979B2 (ja) | 1997-11-17 | 1998-06-02 | 温度検出機能内蔵ドライバｉｃ |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31530997 | 1997-11-17 | ||
| JP9-315309 | 1997-11-17 | ||
| JP15249598A JP3613979B2 (ja) | 1997-11-17 | 1998-06-02 | 温度検出機能内蔵ドライバｉｃ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11201830A true JPH11201830A (ja) | 1999-07-30 |
| JP3613979B2 JP3613979B2 (ja) | 2005-01-26 |
Family
ID=26481400
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15249598A Expired - Fee Related JP3613979B2 (ja) | 1997-11-17 | 1998-06-02 | 温度検出機能内蔵ドライバｉｃ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3613979B2 (ja) |
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-
1998
- 1998-06-02 JP JP15249598A patent/JP3613979B2/ja not_active Expired - Fee Related
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