JPWO2020032213A1 - 半導体装置 - Google Patents

Abstract

電源側主電極に接続される電源側電極領域と出力側主電極に接続される出力側電極領域を有し、電源側電極領域と出力側電極領域の間に主電流を流す出力素子（１）と、異常を検出するセンサ回路（１２ｂ）を有する内部回路（１１）と、出力素子及び内部回路を内蔵し、主リード端子（９ａ）及び副リード端子（９ｂ）を有するパッケージとを備える。主リード端子はセンサ回路を構成する主検出回路（３ａ）の配線中の中間ノードを外部に引き出し、副リード端子は主検出回路から分離可能な副検出回路（３ｂ）の端子を外部に引き出し、外部において主リード端子に接続可能で、主リード端子と副リード端子の接続状態により、センサ回路の回路接続を変更して、内部回路（１１）の少なくとも一部が異常を検出する基準値を変更する基準値変更回路として機能する。

Description

本発明は、半導体装置に係り、特に電力用半導体スイッチ等の半導体集積回路を内蔵した半導体装置に関する。

従来、電力制御用の半導体装置として、電力用スイッチング素子と、制御回路や保護回路等の周辺回路とを一体化したインテリジェントパワースイッチ（ＩＰＳ）等の半導体集積回路を内蔵した半導体装置が開発されている。ＩＰＳでは、過電流保護回路、過熱保護回路、低電圧保護回路及び過電圧保護回路など、様々な保護回路が実装されている。例えば、保護回路の１つとして、過電流検出回路が設けられる。過電流の検出は、センス素子から定電流素子に流れる電流を参照して、出力素子から負荷に流れる電流と比較することにより行われる。過電流を検出する過電流検出回路は、半導体チップに一体化されている。設計仕様で採用された定電流素子の定電流値が過電流検出の基準値として固定されている。そのため、過電流に対する保護レベルの変更が生じた場合、保護レベルを変更することは困難となる。

特許文献１には、過電流の参照値は固定されているが、過電流検知を行う外部抵抗の値を変更することにより、必要に応じて過電流の検出レベルを変更することが記載されている。特許文献２には、出力素子の駆動電圧が変動した場合、過電流検出回路内において過電流検出を行う抵抗を切り替えて過電流検出の基準値を変更することが記載されている。

ＩＰＳの使用用途によっては、通電能力を上げるため、過電流検出の基準値を高く設定したい場合がある。従来は、過電流検出素子の定電流値を大きくして、過電流検出の基準値を大きくした製品を別途用意して対応する必要があった。同様に、過熱、定電圧あるいは過電圧等の動作状態検出の基準値を変更する場合、動作状態検出の基準値の変更に合わせて保護回路の仕様を変更した製品を別途用意する必要があった。

特開平５−２７５９９９号公報 特開２０１３−６２７３０号公報

本発明は上記課題に着目してなされたものであって、異常検出の基準値の変更が可能な半導体装置の実装構造を提供することを目的とする。

上記課題を解決するために、本発明に係る半導体装置の一態様は、（ａ）電源側主電極に電気的に接続される電源側電極領域と出力側主電極に電気的に接続される出力側電極領域を有し、電源側電極領域と出力側電極領域の間に主電流を流す出力素子と、（ｂ）異常を検出するセンサ回路を有する内部回路と、（ｃ）出力素子及び内部回路を内蔵し、且つ主リード端子及び副リード端子を有するパッケージとを備え、前記主リード端子は、前記センサ回路を構成する主検出回路の配線中の中間ノードを電気的に外部に引き出し、前記副リード端子は、前記主検出回路から分離可能な副検出回路の端子を電気的に外部に引き出し、前記外部において前記主リード端子に電気的に接続可能であり、主リード端子と副リード端子の接続状態により、センサ回路の回路接続を変更して、内部回路の少なくとも一部が、異常を検出する基準値を変更する基準値変更回路として機能することを要旨とする。

本発明によれば、異常検出の基準値の変更が可能な半導体装置の実装構造を提供することができる。

本発明の第１実施形態に係る半導体装置の一例を示すブロック図である。 本発明の第１実施形態に係る半導体装置の一例を示す回路図である。 本発明の第１実施形態に係る半導体装置に内蔵される半導体集積回路の一例を示す平面概略図である。 本発明の第１実施形態に係る半導体集積回路を実装するパッケージの構造の一例を説明する回路図である。 本発明の第１実施形態に係る半導体装置の過電流値と過電流検出素子の電流値との関係を示す図である。 従来の半導体装置の一例を示す回路図である。 従来の半導体装置に用いる半導体集積回路の一例を示す平面概略図である。 本発明の第２実施形態に係る半導体装置の一例を示すブロック図である。 本発明の第２実施形態に係る半導体装置の一例を示す回路図である。 本発明の第２実施形態に係る過熱保護回路の動作の一例を示す図である。 本発明の第２実施形態に係る過熱保護回路の動作の他の例を示す図である。 本発明の第３実施形態に係る半導体装置の一例を示すブロック図である。 本発明の第３実施形態に係る半導体装置の一例を示す回路図である。 本発明の第３実施形態に係る半導体装置の他の例を示す回路図である。 本発明の第４実施形態に係る半導体装置の一例を示すブロック図である。 本発明の第４実施形態に係る半導体装置の一例を示す回路図である。 本発明の第４実施形態に係る過電圧保護回路に用いる過電圧検出素子の温度特性の一例を示す図である。 本発明の第５実施形態に係る半導体装置の一例を示すブロック図である。 本発明第５実施形態の変形例１に係る半導体装置の例を示すブロック図である。 本発明の第５実施形態の変形例２に係る半導体装置の例を示すブロック図である。 本発明の第５実施形態の変形例３に係る半導体装置の例を示すブロック図である。

以下に本発明の第１〜第５実施形態を説明する。以下の図面の記載において、同一又は類似の部分には同一又は類似の符号を付している。但し、図面は模式的なものであり、厚みと平面寸法との関係、各装置や各部材の厚みの比率等は現実のものとは異なることに留意すべきである。したがって、具体的な厚みや寸法は以下の説明を参酌して判定すべきものである。また、図面相互間においても互いの寸法の関係や比率が異なる部分が含まれていることは勿論である。

また、以下の第１〜第５実施形態の説明における「左右」や「上下」の方向は、単に説明の便宜上の定義であって、本発明の技術的思想を限定するものではない。よって、例えば、紙面を９０度回転すれば「左右」と「上下」とは交換して読まれ、紙面を１８０度回転すれば「左」が「右」に、「右」が「左」になることは勿論である。また以下の説明では、第１導電型がｐ型、第２導電型がｎ型の場合について例示的に説明する。しかし、導電型を逆の関係に選択して、第１導電型をｎ型、第２導電型をｐ型としても構わない。またｐやｎに付す＋や−は、＋及び−が付記されていない半導体領域に比して、それぞれ相対的に不純物密度が高い又は低い半導体領域であることを意味する。ただし同じｐとｐとが付された半導体領域であっても、それぞれの半導体領域の不純物密度が厳密に同じであることを意味するものではない。

以下の第１〜第５実施形態に係る半導体装置に内蔵される半導体集積回路には、複数の半導体素子が集積化される。半導体装置に内蔵される出力素子１の「電源側主電極」とは、電源に接続される側の主電極を意味する。「出力側主電極」とは、上記電源側主電極とはならない主電極であって、負荷に接続される側の主電極を意味する。出力素子１の「電源側電極領域」とは、絶縁ゲート型電界効果トランジスタ（ＭＩＳＦＥＴ）や絶縁ゲート型静電誘導トランジスタ（ＭＩＳＳＩＴ）においてソース領域又はドレイン領域のいずれかであって、電源側主電極にオーミック接続される半導体領域を意味する。絶縁ゲート型バイポーラトランジスタ（ＩＧＢＴ）においてはエミッタ領域又はコレクタ領域のいずれか一方となる半導体領域を意味する。又、静電誘導（ＳＩ）サイリスタやゲートターンオフ（ＧＴＯ）サイリスタにおいてはアノード領域又はカソード領域のいずれか一方となる半導体領域を意味する。出力素子１の「出力側電極領域」とは、ＦＥＴやＳＩＴにおいては上記電源側電極領域とはならないソース領域又はドレイン領域のいずれかであって、出力側主電極にオーミック接続される半導体領域を意味する。ＩＧＢＴにおいては上記電源側電極領域とはならないエミッタ領域又はコレクタ領域のいずれか一方となる領域を意味する。ＳＩサイリスタやＧＴＯサイリスタにおいては上記電源側電極領域とはならないアノード領域又はカソード領域のいずれか一方となる領域を意味する。このように、出力素子１の「電源側電極領域」がソース領域であれば、「出力側電極領域」はドレイン領域を意味する。「電源側電極領域」がエミッタ領域であれば、「出力側電極領域」はコレクタ領域を意味する。「電源側電極領域」がアノード領域であれば、「出力側電極領域」はカソード領域を意味する。バイアス関係を交換すれば、対称構造のＦＥＴ等では、「電源側電極領域」の機能と「出力側電極領域」の機能を交換可能である。

又、半導体装置に内蔵される内部回路１１を構成する、負荷又は過電流制御部に接続される側の主電極を意味する。各半導体素子の「一方の主電極領域」とは、ＭＩＳＦＥＴやＭＩＳＳＩＴにおいてソース領域又はドレイン領域を意味する。ＩＧＢＴにおいてはエミッタ領域又はコレクタ領域のいずれか一方となる半導体領域を意味する。又、ＳＩサイリスタやＧＴＯサイリスタにおいてはアノード領域又はカソード領域のいずれか一方となる半導体領域を意味する。「他方の主電極領域」とは、ＦＥＴやＳＩＴにおいては上記一方の主電極領域とはならないソース領域又はドレイン領域のいずれかの半導体領域を意味する。ＩＧＢＴにおいては上記一方の主電極領域とはならないエミッタ領域又はコレクタ領域のいずれか一方となる領域を意味する。ＳＩサイリスタやＧＴＯサイリスタにおいては上記一方の主電極領域とはならないアノード領域又はカソード領域のいずれか一方となる領域を意味する。バイアス関係を交換すれば、対称構造のＦＥＴ等では、「一方の主電極領域」の機能と「他方の主電極領域」の機能を交換可能である。

同様に第１〜第５実施形態の説明において、「制御電極」とは、電源側電極領域と出力側電極領域の間、又は一方の主電極領域と他方の主電極領域の間を流れる主電流を制御する電極を意味する。例えば、ＦＥＴやＳＩＴにおいてはソース領域とドレイン領域の間を流れる主電流を制御するゲート電極が該当する。ＩＧＢＴにおいてもエミッタ領域とコレクタ領域の間を流れる主電流を制御するゲート電極が該当する。ＳＩサイリスタやＧＴＯサイリスタにおいてはアノード領域とカソード領域の間を流れる主電流を制御するゲート電極が該当する。又ＢＪＴにおいては、エミッタ領域とコレクタ領域の間を流れる主電流を制御するベース電極が該当する。

（第１実施形態）
本発明の第１実施形態に係る半導体装置は、図１のブロック図で模式的に示すように、出力素子１及び内部回路１１を主要な要素として含むパッケージの構造をしている。内部回路１１は、駆動回路４及び保護回路５等を備える。保護回路５は、過電流保護回路１２、過熱保護回路１３、低電圧保護回路１４、過電圧保護回路１５等を備える。第１実施形態に係る半導体装置では、過電流保護回路１２がパッケージの主リード端子９ａ及び副リード端子９ｂに電気的に接続される。主リード端子９ａと副リード端子９ｂとを開放のまま、あるいは短絡することにより、過電流検出の基準値を任意に変更することができるので、過電流保護回路１２が「基準値変更回路」として機能する。過電流保護回路１２は、図２に示すように、過電流制御部１２ａ及びセンサ回路１２ｂ等を有する。センサ回路１２ｂは、センス素子２、「主過電流検出回路（主検出回路））」としての主過電流検出素子３ａ及び「副過電流検出回路（副検出回路））」としての副過電流検出素子３ｂ等を備え、出力素子１の「異常」としての過電流を検出する。これら主過電流検出素子３ａ及び副過電流検出素子３ｂは定電流素子を用いることができる。第１実施形態に係る半導体装置としては、出力素子１及び内部回路１１が半導体チップ２０に一体構造として構成されたモノリシック集積回路（ＩＣ）を例示的に説明する。例示であるので、第１実施形態に係る半導体集積回路を内蔵した半導体装置を、出力素子１及び内部回路１１をそれぞれ別の半導体チップに形成したハイブリッドＩＣ等の構成としても構わない。

図２に示すように、出力素子１は、電源側主電極（ドレイン電極）が電源用リード端子６を介して外部電源に電気的に接続し、出力側主電極（ソース電極）が出力用リード端子８を介してソレノイド等の負荷２５に電気的に接続する。センサ回路１２ｂのセンス素子２は、一方の主電極領域（ドレイン領域）が出力素子１のドレイン電極に電気的に接続し、他方の主電極領域（ソース領域）が主過電流検出素子３ａの陽極（アノード）に電気的に接続する。主過電流検出素子３ａは、陽極（アノード）が接続ノード１９ａを介して主リード端子９ａに電気的に接続し、陰極（カソード）が接地配線または内部グランド配線（以下単に、「接地配線」とも称す。）である接地配線１０に電気的に接続する。内部グランドの電圧としては例えば、ＶＣＣの電圧から５Ｖを引いた電圧である。副過電流検出素子３ｂは、陽極（アノード）が接続ノード１９ｂを介してパッケージの副リード端子９ｂに電気的に接続し、陰極（カソード）が接地配線１０に電気的に接続する。パッケージの入力用リード端子７に電気的に接続した駆動回路４は、出力素子１及びセンス素子２のそれぞれの制御電極に電気的に接続する。過電流制御部１２ａは、出力素子１のソース電極及びセンス素子２のソース電極、並びに駆動回路４に電気的に接続する。

図２に示すように、出力素子１は、出力トランジスタ１Ｔと、出力トランジスタ１Ｔに逆接続された内蔵ダイオード１Ｄを有する。センス素子２は、センストランジスタ２Ｔと、センストランジスタ２Ｔに逆接続された内蔵ダイオード２Ｄを有する。出力素子１の出力トランジスタ１Ｔとして、ＭＩＳＦＥＴ、ＭＩＳＳＩＴ、ＩＧＢＴ等の絶縁ゲート構造で、半導体チップ２０の深さ方向（厚み方向）に主電流が流れる縦型半導体素子が好適である。センス素子２のセンストランジスタ２Ｔとしては、縦型構造であっても横型構造であってもよいが、以下の説明から理解できるように、出力トランジスタ１Ｔと同様に縦型構造が好ましい。以下においては例示的に、出力トランジスタ１Ｔ及びセンストランジスタ２Ｔとして、珪素（Ｓｉ）を用いる絶縁ゲート構造の縦型ＭＩＳＦＥＴを採用した場合について説明する。

なお、ＭＩＳトランジスタとはＭＩＳＦＥＴやＭＩＳＳＩＴ等を含む概念である。ゲート絶縁膜にシリコン酸化膜（ＳｉＯ_２）膜を用いたＭＯＳトランジスタに対して、「ＭＩＳトランジスタ」は、ＳｉＯ_２膜以外の絶縁膜をゲート絶縁膜として用いた、より包括的な絶縁ゲート型トランジスタを意味する。ＭＩＳトランジスタのゲート絶縁膜には、シリコン酸窒化（ＳｉＯＮ）膜、ストロンチウム酸化物（ＳｒＯ）膜、シリコン窒化物（Ｓｉ_３Ｎ_４）膜、アルミニウム酸化物（Ａｌ_２Ｏ_３）膜も使用可能である。或いは、マグネシウム酸化物（ＭｇＯ）膜、イットリウム酸化物（Ｙ_２Ｏ_３）膜、ハフニウム酸化物（ＨｆＯ_２）膜、ジルコニウム酸化物（ＺｒＯ_２）膜、タンタル酸化物（Ｔａ_２Ｏ_５）膜、ビスマス酸化物（Ｂｉ_２Ｏ_３）膜でもよい。更にはこれらの単層膜内のいくつかを選択し、複数を積層した複合膜等も使用可能である。また、半導体材料として、Ｓｉの他にも、炭化珪素（ＳｉＣ）、窒化ガリウム（ＧａＮ）、ダイヤモンド又は窒化アルミニウム（ＡｌＮ）等のＳｉの禁制帯幅１．１ｅＶよりも広い禁制帯幅を有する半導体材料がそれぞれ使用可能である。

主過電流検出素子３ａ及び副過電流検出素子３ｂとして、ゲートとソースが電気的に接続されたディプレッション型ＭＯＳトランジスタを用いることができる。図２に示すように、過電流制御部１２ａは、出力素子１の出力側主電極（ソース電極）側及びセンス素子２の他方の主電極領域に電気的に接続され、出力電流Ｉｏ及びセンス電流Ｉｓをそれぞれ取得する。出力電流Ｉｏは、出力用リード端子８に電気的に接続された外部の負荷２５に流れる。センス電流Ｉｓは、主リード端子９ａ及び副リード端子９ｂをそれぞれ開放にしたときでは、主過電流検出素子３ａだけが、センストランジスタ２Ｔの他方の主電極領域と電気的に接続される。そのため、センス素子２に流れるセンス電流Ｉｓは、主過電流検出素子３ａで規定される定電流値となる。一方、主リード端子９ａ及び副リード端子９ｂを短絡したときでは、主過電流検出素子３ａ及び副過電流検出素子３ｂが並列に接続され、それぞれがセンストランジスタ２Ｔの他方の主電極領域と電気的に接続される。そのため、センス素子２に流れるセンス電流Ｉｓは、主過電流検出素子３ａ及び副過電流検出素子３ｂのそれぞれで規定される定電流値の和となる。

センス素子２のセンス電流Ｉｓは、主過電流検出素子３ａの定電流値、又は主過電流検出素子３ａと副過電流検出素子３ｂの定電流値の和で規定される。過電流制御部１２ａは、このセンス電流Ｉｓの値を基準値として、出力電流Ｉｏと比較して過電流の検出を行う。例えば、出力電流Ｉｏの値に対するセンス電流Ｉｓの値の電流比率を算出して、この電流比率が所定の値以上になれば保護が必要な過電流レベルと判定し、過電流検出信号Ｓocを駆動回路４に送信する。

駆動回路４は、入力用リード端子７に供給された制御信号に基づき、出力素子１及びセンス素子２のそれぞれの制御電極（ゲート電極）に制御電圧を供給して出力素子１及びセンス素子２を導通状態にする。過電流制御部１２ａから過電流検出信号Ｓocを取得すると、駆動回路４は、出力素子１及びセンス素子２への制御電圧を遮断する。このようにして、出力素子１を過電流から保護することができる。

図３に示すように、第１実施形態に係る半導体装置は、出力素子１と内部回路１１を共通の半導体チップ２０にモノリシックに集積している。図３の半導体チップ２０の上面には、表面電極パッド２１、第１検出素子パッド２９ａ及び第２検出素子パッド２９ｂ、入力パッド２７、及び接地配線パッド１０ｐ等が設けられる。表面電極パッド２１は、出力素子１の出力側電極領域に電気的に接続される出力側主電極である。出力素子１の出力側主電極がソース電極の場合は、出力側電極領域はソース領域である。第１検出素子パッド２９ａは、接続ノード１９ａを介して主過電流検出素子３ａの陽極に電気的に接続される。第２検出素子パッド２９ｂは、接続ノード１９ｂを介して副過電流検出素子３ｂの陽極に電気的に接続される。入力パッド２７は、駆動回路４に電気的に接続される。接地配線パッド１０ｐは、接地配線１０に電気的に接続される。なお、図示を省略したが、半導体チップ２０の裏面には出力素子１の出力側電極領域及びセンス素子２の他方の主電極領域が露出するように形成されている。出力素子１の出力側主電極がソース電極の場合、電源側主電極としてドレイン電極が選択されるので、電源側電極領域は、ドレイン領域である。

図４に示すように、半導体チップ２０は、リードフレーム等のパッケージ４０の導体板の上面に出力素子１の電源側電極領域及びセンス素子２の一方の主電極領域が金属学的に接触するように配置される。半導体チップ２０の裏面側において、出力素子１の電源側電極領域及びセンス素子２の一方の主電極領域が、外部電源ＶＣＣが供給される電源用リード端子６に電気的に接続される。図３及び図４の半導体チップ２０の上面に露出する出力素子１の表面電極パッド（出力側主電極）２１が、ボンディングワイヤ等の配線材３７を介して出力用リード端子８に電気的に接続される。半導体チップ２０の上面に露出する主過電流検出素子３ａの第１検出素子パッド２９ａが、配線材３７を介して主リード端子９ａに電気的に接続される。半導体チップ２０の上面に露出する副過電流検出素子３ｂの第２検出素子パッド２９ｂが配線材３７を介して副リード端子９ｂに電気的に接続される。半導体チップ２０の上面に露出する駆動回路４の入力パッド２７が、配線材３７を介して入力用リード端子７に電気的に接続される。半導体チップ２０の上面に露出する接地配線１０の接地配線パッド１０ｐが、配線材３７を介して接地端子３０に電気的に接続される。なお、第１実施形態に係る半導体装置においては、端子５０が空き端子の場合を例示する。

従来のＩＰＳでは、図６に示すように、１つの過電流検出素子３ｃを用いている。過電流検出素子３ｃはセンス素子２と接地配線１０の間に配置すればよく、半導体チップ２０からパッケージのリードフレーム端子に引き出す必要はない。そのため、図７に示すように、従来のＩＰＳでは、半導体チップ２０の上面に過電流検出素子３ｃの陽極に電気的に接続するパッドが設けられていない構成となる。したがって、通電能力を上げるため、過電流検出の基準値を高く設定したい場合に、基準値を変更することはできない。

図５には、複数のゲートとソースが電気的に接続されたディプレッション型ＭＯＳトランジスタ（以下単に、「ディプレッション型ＭＯＳトランジスタ」とも称す。）を並列接続して過電流検出素子３ｃとして用いた場合の定電流値（飽和電流値）Ｉdsatの総和（任意単位）と、検出された出力素子１の過電流Ｉoc（任意単位）との関係を示す。図５に示すように、縦軸の過電流Ｉocは、横軸に示したディプレッション型ＭＯＳトランジスタの定電流値Ｉdsatの総和と略比例関係にある。したがって、ディプレッション型ＭＯＳトランジスタを複数用いて定電流値Ｉdsatの総和を増加すれば、出力素子１の過電流の基準値を増大させることができる。上述のように、第１実施形態に係る半導体装置では、主過電流検出素子３ａと副過電流検出素子３ｂを設け、それぞれの陽極をパッケージ４０の主リード端子９ａ及び副リード端子９ｂによって電気的に、パッケージ４０の外部に引き出している。主リード端子９ａと副リード端子９ｂとを開放のままで用いれば、センス素子２の他方の主電極領域には主過電流検出素子３ａだけが電気的に接続される。主リード端子９ａと副リード端子９ｂとを、パッケージ４０の外部で短絡すれば、センス素子２の他方の主電極領域に主過電流検出素子３ａと副過電流検出素子３ｂとを並列に接続するように回路接続を変更することができる。パッケージ４０の外部で回路接続を任意に変更可能であるため、第１実施形態に係る半導体装置の使用状況に応じて任意に過電流の基準値を変更することができる。

なお、過電流検出に用いる過電流検出素子は２つに限定されず、３以上の過電流検出素子を用いてもよい。その場合、それぞれの過電流検出素子の陽極に電気的に接続する陽極パッドを半導体チップ２０の上面に形成すればよい。３以上の過電流検出素子を用いれば、パッケージ４０の外部における回路接続の変更の自由度が増大する。３以上の過電流検出素子を用いれば、回路接続の変更がより自在にできるので、第１実施形態に係る半導体装置の使用状況に応じた、自由度の高い過電流の基準値の変更が可能になる。

（第２実施形態）
本発明の第２実施形態に係る半導体装置は、図８に示すように、保護回路５の中の過熱保護回路１３が、パッケージの主リード端子９ａ及び副リード端子９ｂに電気的に接続される。パッケージの主リード端子９ａと副リード端子９ｂとを開放のまま、あるいは短絡することにより、過熱保護回路１３の過熱検出の基準値を任意に変更することができる。第２実施形態に係る半導体装置は、保護回路５の中の過熱保護回路１３が主リード端子９ａ及び副リード端子９ｂに電気的に接続されて内部回路の基準値が変更できる「基準値変更回路」として機能する点が第１実施形態と異なる。他の構成は第１実施形態と同様であるので重複する記載は省略する。

過熱保護回路１３は、図９に示すように、温度制御部１３ａ及びセンサ回路１３ｂ等を備える。温度制御部１３ａは、第１インバータ１２４ａ、第２インバータ１２４ｂ、１２５、ラッチ回路１２６及びフィルタ部１２７等を有し、出力素子１の「異常」としての過熱を検出する。センサ回路１３ｂは、定電流素子２３、第１温度センサ２２ａ，第２温度センサ２２ｂ，第３温度センサ２２ｃ及び副過熱検出素子（温度センサ）２２ｄ等を有し、出力素子１の過熱を検出する。第１温度センサ２２ａ，第２温度センサ２２ｂ，第３温度センサ２２ｃの直列接続で「主過熱検出回路（主検出回路）」を構成する。「副過熱検出回路（副検出回路）」を構成する第４温度センサ２２ｄは、第１温度センサ２２ａ，第２温度センサ２２ｂ，第３温度センサ２２ｃに直列接続される。過熱検出の精度を向上させるために、センサ回路１３ｂ、特に第１温度センサ２２ａ，第２温度センサ２２ｂ，第３温度センサ２２ｃ及び第４温度センサ２２ｄは出力素子１の近傍に配置することが望ましい。

図９に示すように、センサ回路１３ｂの定電流素子２３は、陽極（アノード）が出力素子１のドレイン電極に電気的に接続し、陰極（カソード）が第１温度センサ２２ａの陽極（アノード）に電気的に接続する。第１温度センサ２２ａは、陽極（アノード）が接続ノード１９ａを介して主リード端子９ａに電気的に接続する。第３温度センサ２２ｃの陰極（カソード）が第４温度センサ２２ｄの陽極（アノード）に電気的に接続する。第４温度センサ２２ｄは、陰極（カソード）が接続ノード１９ｂを介して副リード端子９ｂに電気的に接続し、且つ陰極（カソード）が接地配線１０に電気的に接続する。

温度制御部１３ａの第１インバータ１２４ａ、第２インバータ１２４ｂ及び第３インバータ１２５として、ｐ型又はｎ型ＭＯＳトランジスタと抵抗の組み合わせ、あるいはＣＭＯＳトランジスタで構成された論理否定ゲート（ＮＯＴゲート）等で構成できる。ラッチ回路１２６として、リセットセット（ＲＳ）フリップフロップ等が採用可能である。第１インバータ１２４ａ及び第３インバータ１２５は、それぞれの入力が第１温度センサ２２ａの陽極（アノード）に電気的に接続される。第１インバータ１２４ａに直列接続された第２インバータ１２４ｂの出力がラッチ回路１２６の入力端子（論理負セット端子、以下単に「セット端子」とも称す。）ＳＮに電気的に接続される。第３インバータ１２５の出力がラッチ回路１２６の入力端子（論理負リセット端子以下単に「リセット端子」とも称す。）ＲＮに電気的に接続される。ラッチ回路１２６の出力端子Ｑがフィルタ部１２７を介して駆動回路４に電気的に接続される。

定電流素子２３として、ゲートとソースを電気的に接続したディプレッション型ＭＯＳトランジスタ等の定電流素子が使用可能である。第１温度センサ２２ａ、第２温度センサ２２ｂ、第３温度センサ２２ｃ、及び第４温度センサ２２ｄとして、Ｓｉダイオード等が使用可能である。Ｓｉダイオードの順方向電圧（Ｖｆ）には−２ｍＶ／℃〜−２．５ｍＶ／℃程度の温度係数があり、温度が上がるほど順方向電圧（Ｖｆ）は下がる。Ｓｉダイオードに一定の順方向電流を流しながらＳｉダイオードのアノード及びカソード間の電圧を測定することで温度の検出ができる。第２実施形態では、定電流素子２３から定電流を流し、第１温度センサ２２ａのアノードと接地配線１０との間の電圧により出力素子１の温度を検出することができる。図９において、主リード端子９ａと副リード端子９ｂとを開放のままにすれば、第１温度センサ２２ａ，第２温度センサ２２ｂ，第３温度センサ２２ｃ及び第４温度センサ２２ｄの４段の直列接続となる。一方、主リード端子９ａと副リード端子９ｂとを短絡したときは、第１温度センサ２２ａ，第２温度センサ２２ｂ，第３温度センサ２２ｃの３段の直列接続となる。このように、第１温度センサ２２ａ，第２温度センサ２２ｂ，第３温度センサ２２ｃ及び第４温度センサ２２ｄの４段構成、又は第１温度センサ２２ａ，第２温度センサ２２ｂ及び第３温度センサ２２ｃの３段構成からの出力電圧が温度検出信号として温度制御部１３ａに送信される。

図１０及び図１１に示すように、温度制御部１３ａの第１インバータ１２４ａ、第２インバータ１２４ｂには論理閾値電圧として検出電圧閾値Ｖｔａが設定され、第３インバータ１２５には論理閾値電圧として、検出電圧閾値Ｖｔａよりも低電圧レベルの復帰電圧閾値Ｖｔｂが設定されている。検出電圧閾値Ｖｔａは正常状態から過熱状態に遷移するときの過熱検出設計温度である。検出電圧閾値Ｖｔａが過熱検出の基準値であり、温度検出信号の電圧レベルが検出電圧閾値Ｖｔａより低いと過熱状態と判定される。温度センサからの出力電圧が検出電圧閾値Ｖｔａ以上でラッチ回路１２６のセット端子ＳＮに高論理レベル（Ｈレベル）が入力される。温度センサからの出力電圧が検出電圧閾値Ｖｔａより低いとラッチ回路１２６のセット端子ＳＮに低論理レベル（Ｌレベル）が入力される。復帰電圧閾値Ｖｔｂは過熱領域から正常領域に復帰するときの復帰検出設計温度である。復帰電圧閾値Ｖｔｂは復帰検出の基準値であり、温度検出信号の電圧レベルが復帰電圧閾値Ｖｔｂより高いと正常状態と判定される。温度センサからの出力電圧が復帰電圧閾値Ｖｔｂより高いとラッチ回路１２６のリセット端子ＲＮにＬレベルが入力される。温度センサからの出力電圧が復帰電圧閾値Ｖｔｂ以下でラッチ回路１２６のリセット端子ＲＮにＨレベルが入力される。検出電圧閾値Ｖｔａから復帰電圧閾値Ｖｔｂまでの電圧幅がヒステリシス電圧となる。検出電圧閾値Ｖｔａに対応する温度として、例えば、温度センサ４段構成では１７５℃程度、温度センサ３段構成では１５０℃に設定する。復帰電圧閾値Ｖｔｂは、検出電圧閾値Ｖｔａに対応する温度より５℃程度から１０℃程度高い温度に設定する。したがって、ヒステリシス電圧は、１０ｍＶ程度〜２５ｍＶ程度となる。

図１０を参照して、出力素子１が正常領域から過熱領域に遷移するときの過熱保護回路１３の動作を説明する。出力素子１に通電して環境温度が上昇すると、温度センサからの出力電圧の電圧レベルは温度上昇に伴い低下する。図１０に示すように、正常領域での電圧レベルは復帰電圧閾値Ｖｔｂより高く、ラッチ回路１２６のセット端子ＳＮがＨレベルで、リセット端子ＲＮがＬレベルとなる。出力端子Ｑの出力レベルはＬレベルとなり、環境温度が正常領域であることを示すＬレベルの過熱検出信号Ｓ_OTがフィルタ部１２７を介して駆動回路４に伝達され、出力素子１の通電が続行される。環境温度が上昇し続けて温度センサからの出力電圧が復帰電圧閾値Ｖｔｂ以上になりヒステリシス電圧の幅内の電圧レベルになると、リセット端子ＲＮの入力レベルがＨレベルに反転する。セット端子ＳＮはＨレベルのままなので、出力端子ＱはＬレベルを保持する。更に環境温度が上昇して検出電圧閾値Ｖｔａを超えると、セット端子ＳＮがＬレベルに反転する。リセット端子ＲＮはＨレベルのままなので、出力端子ＱがＨレベルに反転する。その結果、環境温度が過熱領域であることを示すＨレベルの過熱検出信号Ｓ_OTがフィルタ部１２７を介して駆動回路４に伝達され、出力素子１の通電が停止される。

次に、図１１を参照して、過熱領域から正常領域に復帰するときの過熱保護回路１３の動作を説明する。出力素子１の通電が停止して環境温度が下降すると、温度センサからの出力電圧の電圧レベルは温度下降に伴い上昇する。図１１に示すように、出力電圧が検出電圧閾値Ｖｔａ以上になり、過熱領域からヒステリシス電圧の幅内の電圧レベルになると、セット端子ＳＮがＨレベルに反転する。リセット端子ＲＮはＨレベルのままなので、出力端子ＱはＨレベルを保持する。そのため、出力端子ＱからＨレベルの過熱検出信号Ｓ_OTが駆動回路４に伝達され、出力素子１の通電は停止されたままとなる。更に環境温度が復帰電圧閾値Ｖｔｂを超えて下降すると、リセット端子ＲＮがＬレベルに反転する。セット端子ＳＮはＨレベルのままなので、出力端子ＱがＬレベルに反転する。その結果、環境温度が正常領域であることを示すＬレベルの過熱検出信号Ｓ_OTがフィルタ部１２７を介して駆動回路４に伝達され、出力素子１の通電が復帰する。

上述のように、第２実施形態に係る半導体装置では、第１温度センサ２２ａ、第２温度センサ２２ｂ、第３温度センサ２２ｃ及び第４温度センサ２２ｄを直列接続する。更に、第４温度センサ２２ｄは、陽極（アノード）が主リード端子９ａに電気的に接続し、接地配線１０に電気的に接続した陰極（カソード）が副リード端子９ｂに電気的に接続する。主リード端子９ａと副リード端子９ｂとを開放のままで用いれば、第１温度センサ２２ａ，第２温度センサ２２ｂ，第３温度センサ２２ｃ及び第４温度センサ２２ｄの４段構成となる。主リード端子９ａと副リード端子９ｂとを短絡すれば、第１温度センサ２２ａ，第２温度センサ２２ｂ及び第３温度センサ２２ｃの３段構成となり、温度センサの段数を変更することができる。図４に示したパッケージ４０の外部で温度センサ段数を任意に変更可能であるため、第２実施形態に係る半導体装置の使用状況に応じて任意に過熱検出の基準値を変更することができる。なお、温度センサを３段構成にすると、温度センサの出力電圧の変化率が小さくなるので、過熱検出温度のばらつきが大きくなる。このような場合、過熱検出温度のばらつきを加味して過熱保護回路の設計を行えばよい。

また、過熱検出に用いる主過熱検出回路及び副過電流検出回路に用いる温度センサの数は限定されない。主過熱検出回路として１以上の温度センサを用いてもよく、副過電流検出素子として複数の温度センサを用いてもよい。

（第３実施形態）
本発明の第３実施形態に係る半導体装置は、図１２に示すように、保護回路５の中の低電圧保護回路１４が、パッケージの主リード端子９ａ及び副リード端子９ｂに電気的に接続される。パッケージの主リード端子９ａと副リード端子９ｂとを開放のまま、あるいは短絡することにより、低電圧保護回路１４の低電圧検出の基準値を任意に変更することができる。第３実施形態に係る半導体装置は、保護回路５の中の低電圧保護回路１４が主リード端子９ａ及び副リード端子９ｂに電気的に接続されて内部回路の基準値が変更できる「基準値変更回路」として機能する点が第１及び第２実施形態と異なる。他の構成は第１及び第２実施形態と同様であるので重複する記載は省略する。

低電圧保護回路１４は、図１３に示すように、低電圧制御部１４ａ及びセンサ回路１４ｂ等を有する。低電圧制御部１４ａは、フィルタ部３３、ｐ型ＭＯＳトランジスタ３４ａ、ディプレッション型ＭＯＳトランジスタ３４ｂ、ｎ型ＭＯＳトランジスタ３８、第１インバータ３６ａ、第２インバータ３６ｂ及び第３インバータ３６ｃ等を有する。センサ回路１４ｂは、直列接続された第２抵抗素子３２ｂ、第３抵抗素子３２ｃ及び第４抵抗素子３２ｄで構成される「主低電圧検出回路（主検出回路）」と、主低電圧検出回路に直列接続された「副低電圧検出回路（副検出回路）」としての第１抵抗素子３２ａ等を有する。

センサ回路１４ｂの第１抵抗素子３２ａの一端はバッテリ等の外部電源ＶＣＣが供給される電源用リード端子６に電気的に接続され、他端は第２抵抗素子３２ｂの一端に電気的に接続する。パッケージの主リード端子９ａが接続ノード１９ｅを介して第１抵抗素子３２ａの一端に電気的に接続し、パッケージの副リード端子９ｂが接続ノード１９ｆを介して第１抵抗素子３２ａの他端に電気的に接続する。主リード端子９ａと副リード端子９ｂとを開放にすると、第１抵抗素子３２ａ、第２抵抗素子３２ｂ、第３抵抗素子３２ｃ及び第４抵抗素子３２ｄを直列接続した４段構成の低電圧センサとなる。主リード端子９ａと副リード端子９ｂとを短絡したときは、第２抵抗素子３２ｂ、第３抵抗素子３２ｃ及び第４抵抗素子３２ｄを直列接続した３段構成の低電圧センサとなる。センサ回路１４ｂは、外部電源の「異常」としての低電圧を検出する。外部電源の電圧が低下すると内部回路の動作が不安定となり、出力素子１の誤動作する恐れがある。なお、フィルタ部３３はＲＣ型ローパスフィルタであり、外部電源ＶＣＣのノイズ等を除去する。

低電圧制御部１４ａのフィルタ部３３の一端は、図１３に示すように、主低電圧検出回路の第２抵抗素子３２ｂと第３抵抗素子３２ｃとの接続ノードＸに電気的に接続する。フィルタ部３３の他端は、ＭＯＳトランジスタ３４ａのゲート電極に電気的に接続する。ＭＯＳトランジスタ３４ａは、ソース電極が電源用リード端子６に電気的に接続され、ドレイン電極がノードＡを介して第１インバータ３６ａの入力に電気的に接続する。第１インバータ３６ａには第２インバータ３６ｂに電気的に接続し、ノードＢを介して第３インバータ３６ｃに電気的に接続する。第３インバータ３６ｃの出力が駆動回路４に電気的に接続する。ＭＯＳトランジスタ３４ｂは、ドレイン電極がノードＡを介してＭＯＳトランジスタ３４ａのドレイン電極に電気的に接続し、ソース電極が接地配線１０に電気的に接続する。ＭＯＳトランジスタ３８は、ドレイン電極及びソース電極間に第４抵抗素子３２ｄが並列に接続され、ソース電極が接地配線１０に電気的に接続する。ＭＯＳトランジスタ３８のゲート電極はノードＢに電気的に接続する。接続ノードＸの電圧レベルは、４段構成では、第１抵抗素子３２ａ及び第２抵抗素子３２ｂの直列抵抗値と、第３抵抗素子３２ｃ及び第４抵抗素子３２ｄの直列抵抗値との分圧比で決定される。

主リード端子９ａと副リード端子９ｂとを開放にした４段構成を用いて、低電圧保護回路１４の基本的な動作を説明する。第３実施形態では、ＭＯＳトランジスタ３４ａのゲート閾値電圧が低電圧検出の基準値として用いられる。バッテリ等の外部電源ＶＣＣの電圧が正常状態で、ＭＯＳトランジスタ３４ａのゲート閾値電圧より高い電圧が接続ノードＸから印加される。ＭＯＳトランジスタ３４ａはオン状態であり、ＭＯＳトランジスタ３４ａのドレイン電極に電気的に接続されたノードＡはＨレベルである。また、ゲート電極が第２インバータ３６ｂの出力に電気的に接続されたＭＯＳトランジスタ３８がオン状態であり、第４抵抗素子３２ｄはＭＯＳトランジスタ３８により接地配線１０を介して接地電位にバイパス接続され、短絡される。そのため、接続ノードＸの電圧レベルは、第１抵抗素子３２ａ及び第２抵抗素子３２ｂの直列接続抵抗値と、第３抵抗素子３２ｃの抵抗値との分圧比で決定される。外部電源ＶＣＣの電圧が低下して接続ノードＸの電圧レベルが、例えば、３Ｖ以下の低電圧状態になったとき、ＭＯＳトランジスタ３４ａがオフし、ノードＡがディプレッション型ＭＯＳトランジスタ３４ｂを介して接地配線１０に電気的に接続される。そのため、ノードＡの電圧レベルが接地レベルにプルダウンされる。即ち、ｐ型ＭＯＳトランジスタ３４ａとディプレッション型ＭＯＳトランジスタ３４ｂで構成されるインバータがオフしてノードＡがＬレベルに固定される。このとき、第３インバータ３６ｃの出力レベルがＨレベルとなり、外部電源ＶＣＣが低電圧状態であることを示すＨレベルの低電圧検出信号Ｓ_UVが駆動回路４に伝達され、出力素子１の通電が停止される。同時に、ノードＢに電気的に接続されたＭＯＳトランジスタ３８はゲート電極がＬレベルとなりオフ状態になる。

低電圧状態では、ノードＢに電気的に接続されたＭＯＳトランジスタ３８はゲート電極がＬレベルとなりオフとなる。その結果、接続ノードＸの電圧レベルは、第１抵抗素子３２ａ及び第２抵抗素子３２ｂの直列接続抵抗値と、第３抵抗素子３２ｃ及び第４抵抗素子３２ｄの直列接続抵抗値との分圧比で決まり、正常状態よりも電圧レベルが低くなる。そのため、外部電源ＶＣＣが低電圧検出の基準値を超えて高くならないと、正常状態に復帰できない。接続ノードＸの電圧レベルがＭＯＳトランジスタ３４ａのゲート閾値電圧以上になる復帰電圧レベル、例えば３．２Ｖ以上になると、ＭＯＳトランジスタ３４ａがオンし、ノードＡが外部電源ＶＣＣの電圧レベルにプルアップされＨレベルとなる。このとき、第３インバータ３６ｃの出力レベルがＬレベルとなり、外部電源ＶＣＣが正常状態であることを示すＬレベルの低電圧検出信号Ｓ_UVが駆動回路４に伝達され、出力素子１の通電が復帰する。同時に、ノードＢに電気的に接続されたＭＯＳトランジスタ３８はゲート電極がＨレベルとなりオン状態になる。このように、ＭＯＳトランジスタ３８のオン／オフにより、接続ノードＸの分圧比を切り替えることができ、ヒステリシス電圧を生成することができる。

主リード端子９ａと副リード端子９ｂとを短絡した３段構成の場合は、接続ノードＸの電圧レベルは、第２抵抗素子３２ｂの抵抗値と、第３抵抗素子３２ｃ及び第４抵抗素子３２ｄの直列接続抵抗値との分圧比で決まることになる。そのため、３段構成では４段構成の場合よりも接続ノードＸでの分圧比が小さくなり、低電圧検出の基準値を高くすることが可能となる。

また、低電圧検出に用いる主低電圧検出回路及び副低電圧検出回路に用いる抵抗素子の数は限定されない。主低電圧検出回路として４以上の抵抗素子を用いてもよく、副低電圧検出回路として複数の抵抗素子を用いてもよい。

なお、上記説明では、低電圧検出に抵抗素子を用いているが、限定されない。例えば、図１４に示すように、低電圧検出素子として、ディプレッション型ＭＯＳトランジスタ１３２ａ、１３２ｂ、１３２ｃ、１３２ｄを用いてもよい。センサ回路１４ｂのＭＯＳトランジスタ１３２ａの一端はバッテリ等の外部電源ＶＣＣが供給される電源用リード端子６に電気的に接続され、他端はＭＯＳトランジスタ１３２ｂの一端に電気的に接続する。主リード端子９ａが接続ノード１９ｅを介してＭＯＳトランジスタ１３２ａの一端に電気的に接続し、副リード端子９ｂが接続ノード１９ｆを介してＭＯＳトランジスタ１３２ａの他端に電気的に接続する。主リード端子９ａと副リード端子９ｂとを開放にすると、ＭＯＳトランジスタ１３２ａ、１３２ｂ、１３２ｃ、１３２ｄを直列接続した４段構成の低電圧センサとなる。主リード端子９ａと副リード端子９ｂとを短絡したときは、ＭＯＳトランジスタ１３２ｂ、１３２ｃ、１３２ｄを直列接続した３段構成の低電圧センサとなる。

また、主リード端子９ａは、外部電源ＶＣＣが供給される端子となるため、主リード端子９ａやパッド２９ａ等を設けずに電源用リード端子６を主リード端子とすることもできる。このように、第３実施形態では、主リード端子９ａまたは電源用リード端子６と副リード端子９ｂとを開放のまま、あるいは短絡することにより、低電圧保護回路１４の低電圧検出の基準値を任意に変更することができる。このように、図４に示したパッケージ４０の外部で温度センサ段数を任意に変更可能であるため、第３実施形態に係る半導体装置の使用状況に応じて任意に過熱検出の基準値を変更することが可能となる。

（第４実施形態）
本発明の第４実施形態に係る半導体装置は、図１５に示すように、保護回路５の中の過電圧保護回路１５が、パッケージの主リード端子９ａ及び副リード端子９ｂに電気的に接続される。主リード端子９ａと副リード端子９ｂとを開放のまま、あるいは短絡することにより、過電圧保護回路１５の過電圧検出の基準値を任意に変更することができる。第４実施形態に係る半導体装置は、保護回路５の中の過電圧保護回路１５が主リード端子９ａ及び副リード端子９ｂに電気的に接続されて内部回路の基準値が変更できる「基準値変更回路」として機能する点が第１〜第３実施形態と異なる。他の構成は第１〜第３実施形態と同様であるので重複する記載は省略する。

過電圧保護回路１５は、図１６に示すように、過電圧制御部１５ａ及びセンサ回路１５ｂ等を有する。センサ回路１５ｂは、ディプレッション型ＭＯＳトランジスタの第１センス素子５４ａ、第２センス素子５４ｂ、拡散ダイオードからなる複数の第１検出素子５２ａ、第２検出素子５２ｂ、第３検出素子５２ｃ、第４検出素子５２ｄ及び第５検出素子５２ｅ等を有する。第１検出素子５２ａ、第２検出素子５２ｂ、第３検出素子５２ｃ及び第４検出素子５２ｄは「主過電圧検出回路（主検出回路）」を構成し、第５検出素子５２ｅは「副過電圧検出回路（副検出回路）」を構成する。センサ回路１５ｂは、外部電源の「異常」としての過電圧を検出する。出力素子１がオン状態で外部電源電圧が上昇した場合、負荷の焼損を引き起こす懸念がある。このため、外部電源電圧が所定の電圧に上昇した場合、出力素子１をオフ状態とし、負荷を保護する。

センサ回路１５ｂの第１検出素子５２ａのカソードと第１センス素子５４ａのドレインとが、バッテリ等の外部電源ＶＣＣが供給される電源用リード端子６に電気的に接続される。第１検出素子５２ａのアノードと第１センス素子５４ａのソースとが、接続ノードＹに電気的に接続する。接続ノードＹには、過電圧制御部１５ａと第２センス素子５４ｂのソースとが電気的に接続する。第２検出素子５２ｂは、カソードが第２センス素子５４ｂのドレインに電気的に接続し、アノードが第３検出素子５２ｃのカソードに電気的に接続する。第３検出素子５２ｃのアノードが第４検出素子５２ｄのアノードに電気的に接続する。第４検出素子５２ｄのカソードが第５検出素子５２ｅのアノードに電気的に接続する。第５検出素子５２ｅのカソードが接地配線１０に電気的に接続する。主リード端子９ａが接続ノード１９ｇを介して第５検出素子５２ｅのアノードに電気的に接続し、副リード端子９ｂが接続ノード１９ｈを介して第５検出素子５２ｅのカソードに電気的に接続する。主リード端子９ａと副リード端子９ｂとを開放にすると、第１検出素子５２ａ、第２検出素子５２ｂ、第３検出素子５２ｃ、第４検出素子５２ｄ及び第５検出素子５２ｅを直列接続した５段構成の過電圧センサとなる。主リード端子９ａと副リード端子９ｂとを短絡したときは、第１検出素子５２ａ、第２検出素子５２ｂ、第３検出素子５２ｃ及び第４検出素子５２ｄを直列接続した４段構成の過電圧センサとなる。

第１検出素子５２ａ、第２検出素子５２ｂ及び第３検出素子５２ｃとして、ツェナーダイオードやアバランシェダイオード等の定電圧ダイオードが用いられる。第１検出素子５２ａ、第２検出素子５２ｂ及び第３検出素子５２ｃは逆方向耐圧Ｖｚを有し、逆方向接続で用いる。第４検出素子５２ｄ及び第５検出素子５２ｅとして、ポリシリコン等を用いるＳｉダイオードが用いられる。第４検出素子５２ｄ及び第５検出素子５２ｅは順方向電圧Ｖｆを有し、順方向接続で用いられる。図１７に示すように、定電圧ダイオードは逆方向耐圧Ｖｚが５Ｖ以上で正の温度係数を有する。Ｓｉダイオードの順方向電圧Ｖｆは０．６Ｖ〜０．７Ｖ程度であり、負の温度係数を有する。逆方向耐圧Ｖｚが例えば６Ｖ程度の第１検出素子５２ａ、第２検出素子５２ｂ及び第３検出素子５２ｃを逆方向接続で用いて主な過電圧検出の基準値として設定し、温度特性を補償するために第４検出素子５２ｄ及び第５検出素子５２ｅを順方向接続で用いる。

過電圧制御部１５ａにおいて、接続ノードＹが外部電源ＶＣＣの電圧レベルのとき正常状態を示すＨレベル、接地配線１０の接地レベルを過電圧状態であることを示すＬレベルと規定する。外部電源ＶＣＣの電圧が高くなって第１検出素子５２ａ、第２検出素子５２ｂ及び第３検出素子５２ｃが各々逆方向耐圧Ｖｚに達したとき、接続ノードＹが外部電源ＶＣＣの電圧レベルから接地配線１０の接地レベルに低下する。過電圧制御部１５ａは接続ノードＹがＨレベルからＬレベルになると、駆動回路４にＬレベルの過電圧検出信号Ｓ_OVが伝達され、出力素子１の通電が停止される。外部電源ＶＣＣの電圧が正常電圧に復帰して第１検出素子５２ａ、第２検出素子５２ｂ及び第３検出素子５２ｃが各々逆方向耐圧Ｖｚより下回ると、接続ノードＹがＬレベルからＨレベルに逆転する。駆動回路４には、Ｈレベルの過電圧検出信号Ｓ_OVが伝達され、出力素子１の通電が復帰する。なお、本実施形態において、接地配線１０が内部グランド配線ではなく、接地される配線である場合、副リード端子９ｂやパッド２９ｂ等を設けずに接地端子３０を副リード端子として用いることができる。

第４実施形態に係る半導体装置では、主リード端子９ａと副リード端子９ｂまたは接地端子３０とを開放にすると、５段構成の過電圧検出の基準値は１９．２Ｖ〜１９．４Ｖ程度となる。主リード端子９ａと副リード端子９ｂとを短絡したときは、４段構成の過電圧検出の基準値は１８．６Ｖ〜１８．７Ｖ程度となる。このように、図４に示したパッケージ４０の外部で温度センサ段数を任意に変更可能であるため、第４実施形態に係る半導体装置の使用状況に応じて任意に過熱検出の基準値を変更することができる。

（第５実施形態）
上述の第１〜第４実施形態に係る半導体装置においては、過電流保護回路１２、過熱保護回路１３、低電圧保護回路１４、過電圧保護回路１５の４つの基準値変更回路が存在する保護回路５を例示した。第１〜第４実施形態に係る半導体装置では、保護回路５中の保護基準値の変更が要求される１つの基準値変更回路に主リード端子９ａ及び副リード端子９ｂを電気的に接続させて保護基準値を変更した。過電流保護回路１２、過熱保護回路１３、低電圧保護回路１４、過電圧保護回路１５等を含む複数の基準値変更回路を有する保護回路５を作製した後では、保護回路５中の他の基準値変更回路に主リード端子９ａ及び副リード端子９ｂを電気的に接続させることはできない。そのため、保護基準値の変更が要求される過電流保護回路１２、過熱保護回路１３、低電圧保護回路１４、過電圧保護回路１５等の数と同数の半導体装置の機種を準備しなければならない。要求される過電流保護回路１２、過熱保護回路１３、低電圧保護回路１４、過電圧保護回路１５等のすべてを主リード端子９ａ及び副リード端子９ｂに電気的に接続可能なようにポリシリコン等のヒューズを用い、ヒューズトリミング技術を適用した半導体装置を作製することも可能である。

本発明の第５実施形態に係る半導体装置においては、図１８に示すように、過電流保護回路１２の第１接続ノード１９ａ及び第２接続ノード１９ｂが、それぞれ第１ヒューズ６０ａ及び第２ヒューズ６０ｂを介して第１検出素子パッド２９ａ及び第２検出素子パッド２９ｂに電気的に接続する場合を例示する。過電流保護回路１３の第３接続ノード１９ｃ及び第４接続ノード１９ｄが、それぞれ第３ヒューズ６０ｃ及び第４ヒューズ６０ｄを介して第１検出素子パッド２９ａ及び第２検出素子パッド２９ｂに電気的に接続する。低電圧保護回路１４の第５接続ノード１９ｅ及び第６接続ノード１９ｆが、それぞれ第５ヒューズ６０ｅ及び第６ヒューズ６０ｆを介して第１検出素子パッド２９ａ及び第２検出素子パッド２９ｂに電気的に接続する。過電圧保護回路１５の第７接続ノード１９ｇ及び第８接続ノード１９ｈが、それぞれ第７ヒューズ６０ｇ及び第８ヒューズ６０ｈを介して第１検出素子パッド２９ａ及び第２検出素子パッド２９ｂに電気的に接続する。

例えば、過電流保護回路１２に接続した第１ヒューズ６０ａ及び第２ヒューズ６０ｂ以外の他のヒューズすべてに電流を流して溶断すれば、過電流保護回路１２だけを第１検出素子パッド２９ａ及び第２検出素子パッド２９ｂに電気的に接続することができる。このように、ヒューズトリミング技術を用いれば、半導体装置を作製後に保護基準値の変更が要求される基準値変更回路を任意に選択することが可能となる。なお、ヒューズが溶断されても、固定の基準値を有する基準値変更回路として機能することができる。また、第１検出素子パッド２９ａ及び第２検出素子パッド２９ｂのそれぞれに電気的に接続するようにヒューズを設けているが、どちらか一方だけに設けてもよい。

（第５実施形態の変形例１）
また、第１〜第４実施形態に係る半導体装置においては１組の第１検出素子パッド２９ａ及び第２検出素子パッド２９ｂを設けているが、半導体集積回路のチップ表面積を大きくすることが可能であれば、複数の組の検出素子パッドを設けてもよい。２組の検出素子パッドを設ける場合、例えば、図１９に示す第５実施形態の変形例１に係る半導体装置のように、過電流保護回路１２は、図１８に示した第１ヒューズ６０ａ及び第２ヒューズ６０ｂを用いずに第１検出素子パッド２９ａ及び第２検出素子パッド２９ｂに電気的に接続する。一方、過電流保護回路１３は図１８と同様な第３ヒューズ６０ｃ及び第４ヒューズ６０ｄを、それぞれ用いて第３検出素子パッド２９ｃ及び第４検出素子パッド２９ｄに電気的に接続する。同様に、低電圧保護回路１４は第５ヒューズ６０ｅ及び第６ヒューズ６０ｆをそれぞれ用い、過電圧保護回路１５は第７ヒューズ６０ｇ及び第８ヒューズ６０ｈをそれぞれ用いて、第３検出素子パッド２９ｃ及び第４検出素子パッド２９ｄに電気的に接続する。過電流保護回路１３、低電圧保護回路１４及び過電圧保護回路１５のなかの一つの基準値変更回路を第３検出素子パッド２９ｃ及び第４検出素子パッド２９ｄに電気的に接続したまま残し、他の２つの基準値変更回路のヒューズを溶断する。このようにして、２つの基準値変更回路が基準値の変更が可能となる。

（第５実施形態の変形例２）
３組の検出素子パッドを設ける場合、例えば、図２０に示す第５実施形態の変形例２に係る半導体装置では、過電流保護回路１２及び過電流保護回路１３が、図１８の第１ヒューズ６０ａ、第２ヒューズ６０ｂ、第３ヒューズ６０ｃ及び第４ヒューズ６０ｄを用いない。第５実施形態の変形例２に係る半導体装置の過電流保護回路１２及び過電流保護回路１３は、ヒューズを用いずにそれぞれ第１検出素子パッド２９ａ、第２検出素子パッド２９ｂ、第３検出素子パッド２９ｃ及び第４検出素子パッド２９ｄに電気的に接続する。低電圧保護回路１４は第５ヒューズ６０ｅ及び第６ヒューズ６０ｆ、並びに過電圧保護回路１５は第７ヒューズ６０ｇ及び第８ヒューズ６０ｈを、それぞれ用いて第５検出素子パッド２９ｄ及び第６検出素子パッド２９ｆに電気的に接続する。低電圧保護回路１４及び過電圧保護回路１５のいずれか一方を第５検出素子パッド２９ｄ及び第６検出素子パッド２９ｆに電気的に接続したまま残し、他方の基準値変更回路のヒューズを溶断する。このようにして、３つの基準値変更回路が基準値の変更が可能となる。

（第５実施形態の変形例３）
更に、図２１に示す第５実施形態の変形例３に係る半導体装置のように、複数の基準値変更回路のそれぞれに電気的に接続する検出素子パッドを設けてもよい。過電流保護回路１２に第１検出素子パッド２９ａ及び第２検出素子パッド２９ｂが電気的に接続される。過電流保護回路１３に第３検出素子パッド２９ｃ及び第４検出素子パッド２９ｄが電気的に接続される。低電圧保護回路１４に第５検出素子パッド２９ｄ及び第６検出素子パッド２９ｆが電気的に接続される。過電圧保護回路１５に第７検出素子パッド２９ｇ及び第８検出素子パッド２９ｈが電気的に接続される。

（その他の実施形態）
上記のように、本発明の第１〜第５実施形態に係る半導体装置を記載したが、明細書の一部をなす実施形態等の論述及び図面は本発明を限定するものであると理解すべきではない。本発明の明細書や図面の開示から当業者には様々な代替実施形態、実施例及び運用技術が明らかとなろう。

このように、上記の実施形態の開示の趣旨を理解すれば、当業者には様々な代替実施形態、実施例及び運用技術が本発明に含まれ得ることが明らかとなろう。又、上記の実施形態及び各変形例において説明される各構成を任意に応用した構成等、本発明はここでは記載していない様々な実施形態等を含むことは勿論である。したがって、本発明の技術的範囲は上記の例示的説明から妥当な、特許請求の範囲に係る発明特定事項によってのみ定められるものである。

１…出力素子
１Ｔ…出力トランジスタ
１Ｄ…内蔵ダイオード
２…センス素子
２Ｔ…センストランジスタ
２Ｄ…内蔵ダイオード
３ａ…主過電流検出素子
３ｂ…副過電流検出素子
３ｃ…過電流検出素子
４…駆動回路
５…保護回路
６…電源用リード端子
７…入力用リード端子
８…出力用リード端子
９ａ…主リード端子
９ｂ…副リード端子
１０…接地配線または内部グランド配線
１０ｐ…接地配線パッド
１１…内部回路
１２…過電流保護回路
１２ａ…過電流制御部
１２ｂ…センサ回路
１３…過熱保護回路
１３ａ…温度制御部
１３ｂ…センサ回路
１４…低電圧保護回路
１４ａ…低電圧制御部
１４ｂ…センサ回路
１５…過電圧保護回路
１５ａ…過電圧制御部
１５ｂ…センサ回路
１９ａ，１９ｂ、１９ｃ，１９ｄ，１９ｅ、１９ｆ，１９ｇ，１９ｈ…接続ノード
２０…半導体チップ
２１…表面電極パッド
２２ａ、２２ｂ、２２ｃ…主過熱検出回路（温度センサ）
２２ｄ…副過熱検出素子（温度センサ）
２３…定電流素子
２５…負荷
２７…入力パッド
２９ａ，２９ｂ，２９ｃ，２９ｄ，２９ｅ，２９ｆ，２９ｇ，２９ｈ…検出素子パッド
３０…接地端子
３２ａ，３２ｂ，３２ｃ…主低電圧検出回路（抵抗素子）
３２ｄ…副低電圧検出回路（抵抗素子）
３７…配線材
４０…パッケージ
５２ａ，５２ｂ，５２ｃ…定電圧素子
５２ｄ、５２ｅ…整流素子
６０ａ，６０ｂ，６０ｃ，６０ｄ，６０ｅ，６０ｆ，６０ｇ，６０ｈ…ヒューズ

Claims (16)

1. 電源側主電極に電気的に接続される電源側電極領域と出力側主電極に電気的に接続される出力側電極領域を有し、前記電源側電極領域と前記出力側電極領域の間に主電流を流す出力素子と、
   異常を検出するセンサ回路を有する内部回路と、
   前記出力素子及び前記内部回路を内蔵し、且つ主リード端子及び副リード端子を有するパッケージと
   を備え、
   前記主リード端子は、前記センサ回路を構成する主検出回路の配線中の中間ノードを電気的に外部に引き出し、
   前記副リード端子は、前記主検出回路から分離可能な副検出回路の端子を電気的に外部に引き出し、前記外部において前記主リード端子に電気的に接続可能であり、
   前記主リード端子と前記副リード端子の接続状態により、前記センサ回路の回路接続を変更して、前記内部回路の少なくとも一部が、前記異常を検出する基準値を変更する基準値変更回路として機能する半導体装置。
2. 前記出力素子及び前記内部回路を集積化した半導体チップの上面に設けられ、前記主検出回路の前記中間ノードに電気的に接続されたパッドが前記主リード端子に電気的に接続され、
   前記半導体チップの上面に設けられ、前記副検出回路の前記端子に電気的に接続されたパッドが前記副リード端子に電気的に接続されることを特徴とする請求項１に記載の半導体装置。
3. 前記内部回路が、前記出力素子の制御電極に電気的に接続された駆動回路を更に有することを特徴とする請求項１又は２に記載の半導体装置。
4. 前記センサ回路が、
   前記出力素子の前記電源側電極領域に電気的に接続された一方の主電極領域を有するセンス素子と、
   前記センス素子の他方の主電極領域に陽極が電気的に接続された主過電流検出素子と、
   前記主過電流検出素子の陰極と自己の陰極を共通にした副過電流検出素子
   を有し、
   前記内部回路が、前記出力側電極領域及び前記主過電流検出素子の前記陽極にそれぞれ電気的に接続される２つの入力端子を有し、前記異常として過電流を検出する過電流制御部を更に有し、
   前記主リード端子には前記主過電流検出素子の前記陽極が電気的に接続され、前記副リード端子には前記副過電流検出素子の陽極が電気的に接続されることを特徴とする請求項１〜３のいずれか１項に記載の半導体装置。
5. 前記主リード端子及び前記副リード端子を開放にしたとき前記センサ回路は、前記主過電流検出素子に流れ込む電流値を基準値とし、前記主リード端子及び前記副リード端子を前記外部において短絡したとき前記センサ回路は、前記主過電流検出素子及び前記副過電流検出素子のそれぞれに流れ込む電流値の和を基準値とし、前記出力側電極領域から外部の負荷に流れる出力電流と前記基準値とを、前記過電流制御部が比較して過電流を回復するように制御することを特徴とする請求項４に記載の半導体装置。
6. 前記内部回路が、前記異常としての加熱を検出する温度制御部を更に備え、
   前記センサ回路は、
   前記電源側電極領域に電気的に接続された陽極を有する定電流素子と、
   前記定電流素子の陰極に陽極が電気的に接続された主過熱検出回路と、
   前記主過熱検出回路の陰極に電気的に接続された陽極を有する副過熱検出素子と
   を有し、
   前記温度制御部は、前記主過熱検出回路の前記陽極に電気的に接続され、
   前記主リード端子には、前記主過熱検出回路と前記副過熱検出素子の接続ノードが電気的に接続され、前記副リード端子には前記副過熱検出素子の陰極が電気的に接続されることを特徴とする請求項１〜３のいずれか１項に記載の半導体装置。
7. 前記主リード端子及び前記副リード端子を開放にしたとき前記温度制御部は、前記定電流素子から定電流を流しながら測定した前記主過電流検出素子と前記副過熱検出素子との直列接続による順方向電圧の測定値を、前記主リード端子及び前記副リード端子を前記外部において短絡したとき前記温度制御部は、前記定電流素子から定電流を流しながら測定した前記主過電流検出素子による順方向電圧の測定値を、それぞれ基準値と比較して前記過熱を回復するように制御することを特徴とする請求項６に記載の半導体装置。
8. 前記センサ回路は、一端が前記電源側電極領域に電気的に接続された第１抵抗素子、該第１抵抗素子に一端に直列接続された第２抵抗素子、該第２抵抗素子に直列接続された第３抵抗素子、該第３抵抗素子に直列接続された第４抵抗素子を有し、
   前記内部回路が、前記第２抵抗素子と前記第３抵抗素子の接続ノードに電気的に接続され、前記異常としての低電圧を検出する低電圧制御部を更に備え、
   前記主リード端子が前記電源側電極領域に電気的に接続され、
   前記副リード端子が、前記第１抵抗素子と前記第２抵抗素子の接続ノードに電気的に接続されることを特徴とする請求項１〜３のいずれか１項に記載の半導体装置。
9. 前記主リード端子及び前記副リード端子を開放にしたとき前記低電圧制御部は、前記第１抵抗素子と前記第２抵抗素子の直列接続抵抗値と、前記第３抵抗素子と前記第４抵抗素子の直列接続抵抗値との分圧比で決定される電圧値を、前記主リード端子及び前記副リード端子を前記外部において短絡したとき前記温度制御部は、前記第２抵抗素子の抵抗値と、前記第３抵抗素子と前記第４抵抗素子の直列接続抵抗値との分圧比で決定される電圧値を、それぞれ予め設定された低電圧検出の基準値と比較して前記低電圧を回復するように制御することを特徴とする請求項８に記載の半導体装置。
10. 前記電源側主電極に電気的に接続される電源用リード端子を有し、
    前記主リード端子が電源用リード端子であることを特徴とする請求項８または９に記載の半導体装置。
11. 前記センサ回路は、
    前記電源側電極領域に電気的に接続された一方の端子を有する第１センス素子と、
    前記第１センス素子の他方の端子に一方の端子が電気的に接続された第２センス素子と、
    前記電源側電極領域に陰極が電気的に接続され、前記第１センス素子の前記他方の端子に陽極が電気的に接続された第１検出素子と、
    前記第２センス素子の他方の端子に陰極が電気的に接続された第２検出素子と、
    該第２検出素子の陽極に陰極が電気的に接続された第３検出素子と、
    該第３検出素子の陽極に陽極が電気的に接続された第４検出素子と、
    該第４検出素子の陰極に陽極が電気的に接続された第５検出素子を有し、
    前記内部回路が、前記第１センス素子と前記第２センス素子の接続ノードに電気的に接続され、前記異常としての過電圧を検出する過電圧制御部を更に備え、
    前記主リード端子には前記第４検出素子と第５検出素子の接続ノードが電気的に接続され、前記副リード端子には前記第５検出素子の陰極が電気的に接続されることを特徴とする請求項１〜３のいずれか１項に記載の半導体装置。
12. 前記主リード端子及び前記副リード端子を開放にしたとき前記過電圧制御部は、前記第２及び第３検出素子による逆方向耐圧と、前記第４及び第５検出素子による順方向電圧との総和の電圧値を過電圧検出の基準値とし、前記主リード端子及び前記副リード端子を前記外部において短絡したとき前記過電圧制御部は、前記第１及び第２検出素子による逆方向耐圧と、前記第４検出素子による順方向電圧との総和の電圧値を過電圧検出の基準値とし、それぞれ前記過電圧を回復するように制御することを特徴とする請求項１１に記載の半導体装置。
13. 前記内部回路と電気的に接続される接地端子を有し、
    前記副リード端子が接地端子であることを特徴とする請求項１１または１２に記載の半導体装置。
14. 前記内部回路が、前記異常とは異なる物理パラメータの他の異常を検出する他のセンサ回路を有する他の基準値変更回路と、
    前記他のセンサ回路を構成する第２の主検出回路の配線中の中間ノードを電気的に外部に引き出す他の主リード端子と、
    前記他のセンサ回路の前記第２の主検出回路から分離可能な第２副検出回路の端子を電気的に外部に引き出す他の副リード端子と、
    を更に備えること特徴とする請求項１〜３のいずれか１項に記載の半導体装置。
15. 前記内部回路が、前記異常とは異なる物理パラメータの他の異常を検出する他のセンサ回路を有する他の基準値変更回路と、
    前記センサ回路を構成する主検出回路の配線中の中間ノードを前記主リード端子に電気的に接続する第１ヒューズと、
    前記センサ回路の前記副検出回路の端子を前記副リード端子に電気的に接続する第２ヒューズと、
    前記他のセンサ回路を構成する第２の主検出回路の配線中の中間ノードを前記主リード端子に電気的に接続する第３ヒューズと、
    前記他のセンサ回路の前記第２の主検出回路から分離可能な第２の副検出回路の端子を前記副リード端子に電気的に接続する第４ヒューズと、
    を更に備えること特徴とする請求項１〜３のいずれか１項に記載の半導体装置。
16. 前記内部回路が、前記異常とは異なる物理パラメータの他の異常を検出する他のセンサ回路を有する他の基準値変更回路と、
    前記他のセンサ回路を構成する第２の主検出回路の配線中の中間ノードを電気的に外部に引き出す他の主リード端子と、
    前記他のセンサ回路の前記第２の主検出回路から分離可能な第２の副検出回路の端子を電気的に外部に引き出す他の副リード端子と、
    を更に備えること特徴とする請求項１〜３のいずれか１項に記載の半導体装置。

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