JP2000299634A - 交流用スイッチングデバイス - Google Patents
交流用スイッチングデバイスInfo
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Abstract
(57)【要約】
【課題】 熱損失を抑えた交流用の交流用スイッチング
デバイスを提供する。 【解決手段】 交流電源１１２の非接地側に接続した第
１主電極Ｓ１、第２主電極Ｄ１とを有し、第１主電極Ｓ
１にカソード領域を、第２主電極Ｄ１にアノード領域を
接続した第１寄生ダイオードＤＰ１を内在する第１主半
導体素子ＱＡ１と、第２主電極Ｄ１に接続した第３主電
極Ｓ２、負荷１０２に接続した第４主電極Ｄ２とを有
し、第３主電極Ｓ２にアノード領域を、第４主電極Ｄ２
にカソード領域を接続した第２寄生ダイオードＤｐ２を
内在する第２主半導体素子ＱＡ２とから構成される。第
１主半導体素子ＱＡ１から第２主半導体素子ＱＡ２に流
れる電流は、第２寄生ダイオードＤｐ２を流れ、第２主
半導体素子ＱＡ２から第１主半導体素子ＱＡ１に流れる
電流は第１寄生ダイオードＤＰ１を流れる。
デバイスを提供する。 【解決手段】 交流電源１１２の非接地側に接続した第
１主電極Ｓ１、第２主電極Ｄ１とを有し、第１主電極Ｓ
１にカソード領域を、第２主電極Ｄ１にアノード領域を
接続した第１寄生ダイオードＤＰ１を内在する第１主半
導体素子ＱＡ１と、第２主電極Ｄ１に接続した第３主電
極Ｓ２、負荷１０２に接続した第４主電極Ｄ２とを有
し、第３主電極Ｓ２にアノード領域を、第４主電極Ｄ２
にカソード領域を接続した第２寄生ダイオードＤｐ２を
内在する第２主半導体素子ＱＡ２とから構成される。第
１主半導体素子ＱＡ１から第２主半導体素子ＱＡ２に流
れる電流は、第２寄生ダイオードＤｐ２を流れ、第２主
半導体素子ＱＡ２から第１主半導体素子ＱＡ１に流れる
電流は第１寄生ダイオードＤＰ１を流れる。
Description
【０００１】
【発明の属する技術分野】本発明は、交流電流のスイッ
チングが可能な交流用スイッチングデバイスに関する。
チングが可能な交流用スイッチングデバイスに関する。
【０００２】
【従来の技術】従来の直流電源供給制御装置に用いる直
流用スイッチングデバイス（電力用半導体装置）として
は、例えば図１３に示すようなものがある。図１３に示
す直流電源供給制御装置は、自動車においてバッテリか
らの直流電源を選択的に各負荷に供給して、負荷への電
力供給を温度センサ内蔵スイッチング素子ＱＦにより制
御する装置である。図１３に示す直流電源供給制御装置
は、直流の出力電圧ＶＢを供給する直流電源１０１にシ
ャント抵抗ＲＳの一端が接続され、その他端に温度セン
サ内蔵スイッチング素子ＱＦのドレイン電極Ｄが接続さ
れている。更に、温度センサ内蔵スイッチング素子ＱＦ
のソース電極Ｓには、負荷１０２が接続されている。こ
こで、負荷１０２としては、自動車のヘッドライトやパ
ワーウィンドウの駆動モータ等が該当する。図１３に示
す直流電源供給制御装置は、更に、シャント抵抗ＲＳを
流れる電流を検出して温度センサ内蔵スイッチング素子
ＱＦの動作を制御するドライバ９０１と、ドライバ９０
１でモニタした電流値に基づいて温度センサ内蔵スイッ
チング素子ＱＦの駆動信号をオン／オフ制御するＡ／Ｄ
変換器９０２及びマイコン（ＣＰＵ）９０３とを備えて
いる。
流用スイッチングデバイス（電力用半導体装置）として
は、例えば図１３に示すようなものがある。図１３に示
す直流電源供給制御装置は、自動車においてバッテリか
らの直流電源を選択的に各負荷に供給して、負荷への電
力供給を温度センサ内蔵スイッチング素子ＱＦにより制
御する装置である。図１３に示す直流電源供給制御装置
は、直流の出力電圧ＶＢを供給する直流電源１０１にシ
ャント抵抗ＲＳの一端が接続され、その他端に温度セン
サ内蔵スイッチング素子ＱＦのドレイン電極Ｄが接続さ
れている。更に、温度センサ内蔵スイッチング素子ＱＦ
のソース電極Ｓには、負荷１０２が接続されている。こ
こで、負荷１０２としては、自動車のヘッドライトやパ
ワーウィンドウの駆動モータ等が該当する。図１３に示
す直流電源供給制御装置は、更に、シャント抵抗ＲＳを
流れる電流を検出して温度センサ内蔵スイッチング素子
ＱＦの動作を制御するドライバ９０１と、ドライバ９０
１でモニタした電流値に基づいて温度センサ内蔵スイッ
チング素子ＱＦの駆動信号をオン／オフ制御するＡ／Ｄ
変換器９０２及びマイコン（ＣＰＵ）９０３とを備えて
いる。
【０００３】従来の直流電源供給制御装置の主半導体素
子として動作する温度センサ内蔵スイッチング素子ＱＦ
は、図１４に示すようにパワーデバイス（主素子）ＱＭ
と、この主素子ＱＭを制御するための、抵抗ＲＧ、温度
センサ１２１、ラッチ回路１２２及び過熱遮断用素子Ｑ
Ｓからなる制御回路を同一半導体チップ上に集積化した
パワーＩＣである。パワーデバイス（主素子）ＱＭが規
定以上の温度まで上昇したことが温度センサ１２１によ
って検出された場合には、その旨の検出情報がラッチ回
路１２２に保持され、ゲート遮断回路としての過熱遮断
用素子ＱＳがオン動作となることによって、主素子ＱＭ
を強制的にオフ制御する。ここで、温度センサ１２１は
ポリシリコン等で構成した４個のダイオードが直列接続
されてなり、温度センサ１２１は主素子ＱＭの近傍に集
積化されている。主素子ＱＭの温度が上昇するにつれて
温度センサ１２１の４個のダイオードの順方向降下電圧
が低下し、ｎＭＯＳトランジスタＱ５１のゲート電位が
“Ｌ”レベルとされる電位まで下がると、ｎＭＯＳトラ
ンジスタＱ５１がオン状態からオフ状態に遷移する。こ
れにより、ｎＭＯＳトランジスタＱ５４のゲート電位が
温度センサ内蔵スイッチング素子ＱＡのゲート制御端子
Ｇの電位にプルアップされ、ＭＯＳトランジスタＱ５４
がオフ状態からオン状態に遷移して、ラッチ回路１２２
に“１”がラッチされることとなる。このとき、ラッチ
回路１２２の出力が“Ｈ”レベルとなって過熱遮断用素
子ＱＳがオフ状態からオン状態に遷移するので、主素子
ＱＭの真のゲートＴＧとソースＳ０間が短絡されて、主
素子ＱＭがオン状態からオフ状態に遷移して、過熱遮断
されることとなる。
子として動作する温度センサ内蔵スイッチング素子ＱＦ
は、図１４に示すようにパワーデバイス（主素子）ＱＭ
と、この主素子ＱＭを制御するための、抵抗ＲＧ、温度
センサ１２１、ラッチ回路１２２及び過熱遮断用素子Ｑ
Ｓからなる制御回路を同一半導体チップ上に集積化した
パワーＩＣである。パワーデバイス（主素子）ＱＭが規
定以上の温度まで上昇したことが温度センサ１２１によ
って検出された場合には、その旨の検出情報がラッチ回
路１２２に保持され、ゲート遮断回路としての過熱遮断
用素子ＱＳがオン動作となることによって、主素子ＱＭ
を強制的にオフ制御する。ここで、温度センサ１２１は
ポリシリコン等で構成した４個のダイオードが直列接続
されてなり、温度センサ１２１は主素子ＱＭの近傍に集
積化されている。主素子ＱＭの温度が上昇するにつれて
温度センサ１２１の４個のダイオードの順方向降下電圧
が低下し、ｎＭＯＳトランジスタＱ５１のゲート電位が
“Ｌ”レベルとされる電位まで下がると、ｎＭＯＳトラ
ンジスタＱ５１がオン状態からオフ状態に遷移する。こ
れにより、ｎＭＯＳトランジスタＱ５４のゲート電位が
温度センサ内蔵スイッチング素子ＱＡのゲート制御端子
Ｇの電位にプルアップされ、ＭＯＳトランジスタＱ５４
がオフ状態からオン状態に遷移して、ラッチ回路１２２
に“１”がラッチされることとなる。このとき、ラッチ
回路１２２の出力が“Ｈ”レベルとなって過熱遮断用素
子ＱＳがオフ状態からオン状態に遷移するので、主素子
ＱＭの真のゲートＴＧとソースＳ０間が短絡されて、主
素子ＱＭがオン状態からオフ状態に遷移して、過熱遮断
されることとなる。
【０００４】図１３において、主素子ＱＭのゲート・ソ
ース間には、ツェナーダイオードＺＤ１が接続されてい
る。このツェナーダイオードＺＤ１は、温度センサ内蔵
スイッチング素子ＱＦのゲート電極Ｇとソース電極Ｓ間
を１２Ｖに保って、主素子ＱＭの真のゲートＴＧに過電
圧が印加されようとした場合にこれをバイパスさせる。
ドライバ９０１は、電流モニタ回路としての差動増幅器
９１１，９１３と、電流制限回路としての差動増幅器９
１２と、チャージポンプ回路９１５とを備えている。更
に、ドライバ９０１は、マイコン９０３からのオン／オ
フ制御信号及び電流制限回路からの過電流判定結果に基
づき、内部抵抗ＲＧを介して温度センサ内蔵スイッチン
グ素子ＱＦの真のゲートＴＧを駆動する駆動回路９１４
を備えている。シャント抵抗ＲＳの電圧降下に基づき差
動増幅器９１２を介して、電流が判定値（上限）を超え
たとして過電流が検出された場合には、駆動回路９１４
によって温度センサ内蔵スイッチング素子ＱＦをターン
・オフする。そして、その後電流が低下して判定値（下
限）を下回ったら、温度センサ内蔵スイッチング素子Ｑ
Ｆをターン・オンする。一方、マイコン９０３は、電流
モニタ回路（差動増幅器９１１，９１３）を介して電流
を常時モニタしており、正常値を上回る異常電流が流れ
ていれば、温度センサ内蔵スイッチング素子ＱＦの駆動
信号をオフすることにより温度センサ内蔵スイッチング
素子ＱＦをターン・オフさせる。なお、マイコン９０３
からオフ制御の駆動信号が出力される前に、温度センサ
内蔵スイッチング素子ＱＦの温度が規定値を超えていれ
ば、温度センサ１２１からの信号によって温度センサ内
蔵スイッチング素子ＱＦはターン・オフとなる。
ース間には、ツェナーダイオードＺＤ１が接続されてい
る。このツェナーダイオードＺＤ１は、温度センサ内蔵
スイッチング素子ＱＦのゲート電極Ｇとソース電極Ｓ間
を１２Ｖに保って、主素子ＱＭの真のゲートＴＧに過電
圧が印加されようとした場合にこれをバイパスさせる。
ドライバ９０１は、電流モニタ回路としての差動増幅器
９１１，９１３と、電流制限回路としての差動増幅器９
１２と、チャージポンプ回路９１５とを備えている。更
に、ドライバ９０１は、マイコン９０３からのオン／オ
フ制御信号及び電流制限回路からの過電流判定結果に基
づき、内部抵抗ＲＧを介して温度センサ内蔵スイッチン
グ素子ＱＦの真のゲートＴＧを駆動する駆動回路９１４
を備えている。シャント抵抗ＲＳの電圧降下に基づき差
動増幅器９１２を介して、電流が判定値（上限）を超え
たとして過電流が検出された場合には、駆動回路９１４
によって温度センサ内蔵スイッチング素子ＱＦをターン
・オフする。そして、その後電流が低下して判定値（下
限）を下回ったら、温度センサ内蔵スイッチング素子Ｑ
Ｆをターン・オンする。一方、マイコン９０３は、電流
モニタ回路（差動増幅器９１１，９１３）を介して電流
を常時モニタしており、正常値を上回る異常電流が流れ
ていれば、温度センサ内蔵スイッチング素子ＱＦの駆動
信号をオフすることにより温度センサ内蔵スイッチング
素子ＱＦをターン・オフさせる。なお、マイコン９０３
からオフ制御の駆動信号が出力される前に、温度センサ
内蔵スイッチング素子ＱＦの温度が規定値を超えていれ
ば、温度センサ１２１からの信号によって温度センサ内
蔵スイッチング素子ＱＦはターン・オフとなる。
【０００５】
【発明が解決しようとする課題】しかしながら、従来の
直流電源供給制御装置にあっては、電流検出を行うため
に電力の供給経路に直列接続されるシャント抵抗ＲＳを
必要とした構成であり、近年の負荷の大電流化により、
シャント抵抗の熱損失が無視出来ないという問題点があ
る。シャント抵抗の熱損失が大きい場合は、電力エネル
ギの無駄遣いになるばかりか、発熱を抑制するための冷
却装置が、新たに必要となり、装置が複雑、且つ大型化
する問題を生じる。
直流電源供給制御装置にあっては、電流検出を行うため
に電力の供給経路に直列接続されるシャント抵抗ＲＳを
必要とした構成であり、近年の負荷の大電流化により、
シャント抵抗の熱損失が無視出来ないという問題点があ
る。シャント抵抗の熱損失が大きい場合は、電力エネル
ギの無駄遣いになるばかりか、発熱を抑制するための冷
却装置が、新たに必要となり、装置が複雑、且つ大型化
する問題を生じる。
【０００６】そして、従来の直流電源供給制御装置は、
負荷１０２や配線にほぼ完全な短絡状態が発生して大電
流が流れる場合には機能する。しかし、ある程度の短絡
抵抗を持つ不完全短絡などのレアショートを発生して小
さい短絡電流が流れた場合には、従来の直流電源供給制
御装置は機能しない。このため、電流のモニタ回路を介
してマイコン９０３により異常電流を検出して温度セン
サ内蔵スイッチング素子ＱＦをオフ制御するしかない。
従って、複雑且つ高価なマイコンを必要とする上に、こ
のような異常電流に対するマイコン制御による応答性が
悪いという問題点もあった。
負荷１０２や配線にほぼ完全な短絡状態が発生して大電
流が流れる場合には機能する。しかし、ある程度の短絡
抵抗を持つ不完全短絡などのレアショートを発生して小
さい短絡電流が流れた場合には、従来の直流電源供給制
御装置は機能しない。このため、電流のモニタ回路を介
してマイコン９０３により異常電流を検出して温度セン
サ内蔵スイッチング素子ＱＦをオフ制御するしかない。
従って、複雑且つ高価なマイコンを必要とする上に、こ
のような異常電流に対するマイコン制御による応答性が
悪いという問題点もあった。
【０００７】又、シャント抵抗ＲＳやＡ／Ｄ変換器９０
２、マイコン９０３等が必要であるため、大きな実装ス
ペースが必要であり、又これらの比較的高価な物品によ
り電源供給制御装置のコストが高くなってしまうという
問題点もある。
２、マイコン９０３等が必要であるため、大きな実装ス
ペースが必要であり、又これらの比較的高価な物品によ
り電源供給制御装置のコストが高くなってしまうという
問題点もある。
【０００８】そもそも、直流用スイッチングデバイスに
ついては、以上のような問題点が指摘出来るが、交流電
力の供給経路に使用可能で、異常電流の発生が検知され
た場合には、交流電力供給経路を遮断出来る交流用スイ
ッチングデバイスや交流用半導体ヒューズは知られてい
ない。
ついては、以上のような問題点が指摘出来るが、交流電
力の供給経路に使用可能で、異常電流の発生が検知され
た場合には、交流電力供給経路を遮断出来る交流用スイ
ッチングデバイスや交流用半導体ヒューズは知られてい
ない。
【０００９】従来、交流用スイッチングデバイスや交流
用半導体ヒューズが存在しない重大な理由の一つは、交
流電力供給経路に用いた場合には、スイッチングデバイ
スを制御する制御回路の設計が難しいからである。小信
号の制御回路は通常５Ｖ程度の電圧で動作する回路であ
るため、１００〜１３０Ｖクラスの家庭用交流電圧に耐
え得る制御回路の実現は、極めて困難である。特に、こ
のような交流用スイッチングデバイスとその制御回路を
モノリシックに集積化したパワーデバイスは知られてい
ない。
用半導体ヒューズが存在しない重大な理由の一つは、交
流電力供給経路に用いた場合には、スイッチングデバイ
スを制御する制御回路の設計が難しいからである。小信
号の制御回路は通常５Ｖ程度の電圧で動作する回路であ
るため、１００〜１３０Ｖクラスの家庭用交流電圧に耐
え得る制御回路の実現は、極めて困難である。特に、こ
のような交流用スイッチングデバイスとその制御回路を
モノリシックに集積化したパワーデバイスは知られてい
ない。
【００１０】上記問題点を鑑み、本発明は、交流電力の
供給経路に使用可能で、異常電流の発生が検知された場
合には、交流電力供給経路を遮断出来る交流用スイッチ
ングデバイスを提供することである。
供給経路に使用可能で、異常電流の発生が検知された場
合には、交流電力供給経路を遮断出来る交流用スイッチ
ングデバイスを提供することである。
【００１１】本発明の他の目的は、交流電流の検出を行
うために電力の供給経路に直接接続するシャント抵抗が
不要な交流用スイッチングデバイスを提供することであ
る。
うために電力の供給経路に直接接続するシャント抵抗が
不要な交流用スイッチングデバイスを提供することであ
る。
【００１２】本発明の更に他の目的は、集積化が容易
で、安価な交流用スイッチングデバイスを提供すること
である。
で、安価な交流用スイッチングデバイスを提供すること
である。
【００１３】本発明の更に他の目的は、交流電力の供給
経路に使用することが可能な交流用半導体ヒューズに用
いる半導体スイッチを提供することである。
経路に使用することが可能な交流用半導体ヒューズに用
いる半導体スイッチを提供することである。
【００１４】本発明の更に他の目的は、交流電力の供給
経路の熱損失を抑え、高効率の交流電力供給を可能とす
る交流用半導体ヒューズに用いる半導体スイッチを提供
することである。
経路の熱損失を抑え、高効率の交流電力供給を可能とす
る交流用半導体ヒューズに用いる半導体スイッチを提供
することである。
【００１５】本発明の更に他の目的は、交流電力の供給
経路の小型・軽量化を促進すると共に、溶断ヒューズの
交換の手間も不要な交流用半導体ヒューズに用いること
が可能な半導体スイッチを提供することである。
経路の小型・軽量化を促進すると共に、溶断ヒューズの
交換の手間も不要な交流用半導体ヒューズに用いること
が可能な半導体スイッチを提供することである。
【００１６】本発明の更に他の目的は、ある程度の短絡
抵抗を持つ不完全短絡などのレアショートが発生した場
合の異常電流に対しても高速応答が可能な交流用半導体
ヒューズに用いることが可能な半導体スイッチを提供す
ることである。
抵抗を持つ不完全短絡などのレアショートが発生した場
合の異常電流に対しても高速応答が可能な交流用半導体
ヒューズに用いることが可能な半導体スイッチを提供す
ることである。
【００１７】本発明の更に他の目的は、このような不完
全短絡における遮断速度を任意に設定可能な交流用半導
体ヒューズに用いることが可能な半導体スイッチを提供
することである。
全短絡における遮断速度を任意に設定可能な交流用半導
体ヒューズに用いることが可能な半導体スイッチを提供
することである。
【００１８】本発明の更に他の目的は、交流用半導体ヒ
ューズに用いる半導体スイッチの集積化が容易な構造を
提案し、これにより交流用半導体ヒューズとして必要な
容積を縮小し、交流用電力制御装置のコストを大幅に削
減することである。
ューズに用いる半導体スイッチの集積化が容易な構造を
提案し、これにより交流用半導体ヒューズとして必要な
容積を縮小し、交流用電力制御装置のコストを大幅に削
減することである。
【００１９】本発明の更に他の目的は、家庭用交流電圧
に耐え得る制御回路を有する交流用半導体ヒューズに用
いることが可能な半導体スイッチを提供することであ
る。
に耐え得る制御回路を有する交流用半導体ヒューズに用
いることが可能な半導体スイッチを提供することであ
る。
【００２０】本発明の更に他の目的は、交流用スイッチ
ングデバイスと、これを制御し１３０Ｖクラスの交流電
圧に耐え得る制御回路とを、半導体チップ上にモノリシ
ックに集積化可能な交流用半導体ヒューズに用いること
が可能な半導体スイッチを提供することである。
ングデバイスと、これを制御し１３０Ｖクラスの交流電
圧に耐え得る制御回路とを、半導体チップ上にモノリシ
ックに集積化可能な交流用半導体ヒューズに用いること
が可能な半導体スイッチを提供することである。
【００２１】本発明の更に他の目的は、異常電流の検出
にマイコン等の複雑、高価なハードウェアを不要とし、
交流電力の供給経路の小型・軽量化を実現し、その装置
コストを大幅に削減することが可能な交流用半導体ヒュ
ーズに用いることが可能な半導体スイッチを提供するこ
とである。
にマイコン等の複雑、高価なハードウェアを不要とし、
交流電力の供給経路の小型・軽量化を実現し、その装置
コストを大幅に削減することが可能な交流用半導体ヒュ
ーズに用いることが可能な半導体スイッチを提供するこ
とである。
【００２２】本発明の更に他の目的は、特性が揃い、且
つ高精度のコンデンサや複数の抵抗等の回路素子を使用
する設計仕様を不要とし、回路素子のバラツキによる検
出誤差の発生が抑制された交流用半導体ヒューズに用い
ることが可能な半導体スイッチを提供することである。
つ高精度のコンデンサや複数の抵抗等の回路素子を使用
する設計仕様を不要とし、回路素子のバラツキによる検
出誤差の発生が抑制された交流用半導体ヒューズに用い
ることが可能な半導体スイッチを提供することである。
【００２３】本発明の更に他の目的は、半導体チップに
対する外付けコンデンサをも不要にし、実装スペース及
び装置コストをより削減することが出来る交流用半導体
ヒューズに用いることが可能な半導体スイッチを提供す
ることである。
対する外付けコンデンサをも不要にし、実装スペース及
び装置コストをより削減することが出来る交流用半導体
ヒューズに用いることが可能な半導体スイッチを提供す
ることである。
【００２４】本発明の更に他の目的は半導体チップの面
積利用効率を高め、半導体チップの小面積化が容易な回
路構成を実現し、実装スペースを小型化し、同時に装置
コストを削減することが可能な交流用半導体ヒューズに
用いることが可能な半導体スイッチを提供することであ
る。
積利用効率を高め、半導体チップの小面積化が容易な回
路構成を実現し、実装スペースを小型化し、同時に装置
コストを削減することが可能な交流用半導体ヒューズに
用いることが可能な半導体スイッチを提供することであ
る。
【００２５】
【課題を解決するための手段】上記問題点を達成するた
めの本発明の第１の特徴は、交流用半導体ヒューズに用
いるためのスイッチングデバイスの新規な構造を提供す
るものである。即ち、本発明の第１の特徴に係るスイッ
チングデバイスは、交流電源の非接地側に接続される第
１主電極、第１主電極に対向した第２主電極、第１及び
第２主電極を流れる主電流を制御する第１制御電極とを
有し、第１主電極にカソード領域を、第２主電極にアノ
ード領域が接続される第１寄生ダイオードを内在するｐ
チャネル型の第１主半導体素子と、第２主電極に接続さ
れる第３主電極、第３主電極に対向し負荷に接続される
第４主電極、第３及び第４主電極を流れる主電流を制御
する第２制御電極とを有し、第３主電極にアノード領域
を、第４主電極にカソード領域が接続される第２寄生ダ
イオードを内在するｎチャネル型の第２主半導体素子と
から構成されている。本発明の第１の特徴に係る交流用
スイッチングデバイスに適用出来る第１及び第２主半導
体素子の例としては、ＤＭＯＳ構造、ＶＭＯＳ構造、或
いはＵＭＯＳ構造の縦型構造のパワーＭＯＳトランジス
タやこれらと類似な構造のＭＯＳ静電誘導型トランジス
タ（ＳＩＴ）が、面積の大きな第１及び第２寄生ダイオ
ードを形成する上で好ましい。又、エミッタスイッチド
・サイリスタ（ＥＳＴ）、ＭＯＳ制御サイリスタ（ＭＣ
Ｔ）等のＭＯＳ複合型デバイスやコレクタショート型の
絶縁ゲート型バイポーラトランジスタ（ＩＧＢＴ）等の
他の絶縁ゲート型パワーデバイスでも良い。更にＭＯＳ
トランジスタをより一般化したＭＩＳトランジスタやＨ
ＥＭＴ等の絶縁ゲート型トランジスタでもかまわない。
更に、常にゲートを逆バイアスで使う回路構成とするの
であれば、接合型ＦＥＴ、接合型ＳＩＴやＳＩサイリス
タ等も使用可能である。特にダブルゲート型ＳＩサイリ
スタは双方向性のスイッチングを低いオン電圧で実現可
能である。第１及び第２寄生ダイオードは、これらの半
導体素子に構造的に内在する寄生ｐｎ接合ダイオード等
が対応する。
めの本発明の第１の特徴は、交流用半導体ヒューズに用
いるためのスイッチングデバイスの新規な構造を提供す
るものである。即ち、本発明の第１の特徴に係るスイッ
チングデバイスは、交流電源の非接地側に接続される第
１主電極、第１主電極に対向した第２主電極、第１及び
第２主電極を流れる主電流を制御する第１制御電極とを
有し、第１主電極にカソード領域を、第２主電極にアノ
ード領域が接続される第１寄生ダイオードを内在するｐ
チャネル型の第１主半導体素子と、第２主電極に接続さ
れる第３主電極、第３主電極に対向し負荷に接続される
第４主電極、第３及び第４主電極を流れる主電流を制御
する第２制御電極とを有し、第３主電極にアノード領域
を、第４主電極にカソード領域が接続される第２寄生ダ
イオードを内在するｎチャネル型の第２主半導体素子と
から構成されている。本発明の第１の特徴に係る交流用
スイッチングデバイスに適用出来る第１及び第２主半導
体素子の例としては、ＤＭＯＳ構造、ＶＭＯＳ構造、或
いはＵＭＯＳ構造の縦型構造のパワーＭＯＳトランジス
タやこれらと類似な構造のＭＯＳ静電誘導型トランジス
タ（ＳＩＴ）が、面積の大きな第１及び第２寄生ダイオ
ードを形成する上で好ましい。又、エミッタスイッチド
・サイリスタ（ＥＳＴ）、ＭＯＳ制御サイリスタ（ＭＣ
Ｔ）等のＭＯＳ複合型デバイスやコレクタショート型の
絶縁ゲート型バイポーラトランジスタ（ＩＧＢＴ）等の
他の絶縁ゲート型パワーデバイスでも良い。更にＭＯＳ
トランジスタをより一般化したＭＩＳトランジスタやＨ
ＥＭＴ等の絶縁ゲート型トランジスタでもかまわない。
更に、常にゲートを逆バイアスで使う回路構成とするの
であれば、接合型ＦＥＴ、接合型ＳＩＴやＳＩサイリス
タ等も使用可能である。特にダブルゲート型ＳＩサイリ
スタは双方向性のスイッチングを低いオン電圧で実現可
能である。第１及び第２寄生ダイオードは、これらの半
導体素子に構造的に内在する寄生ｐｎ接合ダイオード等
が対応する。
【００２６】本発明の第１の特徴に係る交流用スイッチ
ングデバイスは、まず、スイッチ投入時において、第１
及び第２制御電極が抵抗を介して接地される。そして、
交流電源の非接地側がプラス側に上昇すると、第１主半
導体素子制御電極の電位は、第１主電極の電位に対して
低下し、第２主半導体素子制御電極の電位は、第３主電
極の電位に対して低下する。このため、ｐチャネル型の
第１主半導体素子ＱＡ１はターン・オンし、ｎチャネル
型の第２主半導体素子はオフ状態である。ここで、「第
１主電極」とは、ＩＧＢＴにおいてはエミッタ電極、Ｍ
ＯＳトランジスタにおいてはソース電極、ＥＳＴ，ＭＣ
Ｔ，ＳＩサイリスタにおいてはカソード電極、若しくは
これらに等価な半導体素子の等価な主電極を意味する。
「第２主電極」とは、ＩＧＢＴにおいてはコレクタ電
極、ＭＯＳトランジスタにおいてはドレイン電極、ＥＳ
Ｔ，ＭＣＴ，ＳＩサイリスタにおいては、アノード電極
を意味する。同様に、「第３主電極」とは、ＩＧＢＴに
おいてエミッタ電極、ＭＯＳトランジスタにおいてはソ
ース電極、ＥＳＴ，ＭＣＴ，ＳＩサイリスタにおいては
カソード電極を意味する。「第４主電極」とは、ＩＧＢ
Ｔにおいてはコレクタ電極、ＭＯＳトランジスタにおい
てはドレイン電極、ＥＳＴ，ＭＣＴ，ＳＩサイリスタに
おいては、アノード電極を意味する。本発明の第１の特
徴に係る交流用スイッチングデバイスにおいては、ｎチ
ャネル型の第２主半導体素子はオフ状態であっても、第
２寄生ダイオードが内在することにより、交流電源の非
接地側から電流が、第１及び第２主半導体素子を経由
し、負荷を介して接地側に流れる。同様に、交流電源の
非接地側がマイナス側に下降すると、ｎチャネル型の第
２主半導体素子がターンオンし、このオン状態の第２主
半導体素子と第１寄生ダイオードを介して逆方向に電流
が流れる。
ングデバイスは、まず、スイッチ投入時において、第１
及び第２制御電極が抵抗を介して接地される。そして、
交流電源の非接地側がプラス側に上昇すると、第１主半
導体素子制御電極の電位は、第１主電極の電位に対して
低下し、第２主半導体素子制御電極の電位は、第３主電
極の電位に対して低下する。このため、ｐチャネル型の
第１主半導体素子ＱＡ１はターン・オンし、ｎチャネル
型の第２主半導体素子はオフ状態である。ここで、「第
１主電極」とは、ＩＧＢＴにおいてはエミッタ電極、Ｍ
ＯＳトランジスタにおいてはソース電極、ＥＳＴ，ＭＣ
Ｔ，ＳＩサイリスタにおいてはカソード電極、若しくは
これらに等価な半導体素子の等価な主電極を意味する。
「第２主電極」とは、ＩＧＢＴにおいてはコレクタ電
極、ＭＯＳトランジスタにおいてはドレイン電極、ＥＳ
Ｔ，ＭＣＴ，ＳＩサイリスタにおいては、アノード電極
を意味する。同様に、「第３主電極」とは、ＩＧＢＴに
おいてエミッタ電極、ＭＯＳトランジスタにおいてはソ
ース電極、ＥＳＴ，ＭＣＴ，ＳＩサイリスタにおいては
カソード電極を意味する。「第４主電極」とは、ＩＧＢ
Ｔにおいてはコレクタ電極、ＭＯＳトランジスタにおい
てはドレイン電極、ＥＳＴ，ＭＣＴ，ＳＩサイリスタに
おいては、アノード電極を意味する。本発明の第１の特
徴に係る交流用スイッチングデバイスにおいては、ｎチ
ャネル型の第２主半導体素子はオフ状態であっても、第
２寄生ダイオードが内在することにより、交流電源の非
接地側から電流が、第１及び第２主半導体素子を経由
し、負荷を介して接地側に流れる。同様に、交流電源の
非接地側がマイナス側に下降すると、ｎチャネル型の第
２主半導体素子がターンオンし、このオン状態の第２主
半導体素子と第１寄生ダイオードを介して逆方向に電流
が流れる。
【００２７】即ち、第１及び第２寄生ダイオードが内在
することにより、本発明の第１及び第２主半導体素子は
逆導通型半導体素子として機能する。このような、逆導
通型半導体素子であれば、双方向性の交流用スイッチン
グデバイスとしての、順方向及び逆方向の電流通路を利
用出来る。この第１及び第２寄生ダイオードは、ＤＭＯ
Ｓ構造、ＶＭＯＳ構造、或いはＵＭＯＳ構造の縦型構造
の半導体素子においては、構造的に大面積に形成するこ
とが可能であるので、オン抵抗を低く出来る。この縦型
構造の半導体素子としては、埋め込み電極領域を高導電
性の半導体領域等からなるシンカーで表面に導く構造で
もかまわない。従って、第１及び第２主半導体素子を直
列接続しても、全体としての導通損失は大きくならな
い。しかも、第１及び第２寄生ダイオードを利用するこ
とにより、交流用半導体ヒューズを構成する場合の過電
流制御回路部の構成部品数を減らし、装置全体を小型化
出来る利点を有する。
することにより、本発明の第１及び第２主半導体素子は
逆導通型半導体素子として機能する。このような、逆導
通型半導体素子であれば、双方向性の交流用スイッチン
グデバイスとしての、順方向及び逆方向の電流通路を利
用出来る。この第１及び第２寄生ダイオードは、ＤＭＯ
Ｓ構造、ＶＭＯＳ構造、或いはＵＭＯＳ構造の縦型構造
の半導体素子においては、構造的に大面積に形成するこ
とが可能であるので、オン抵抗を低く出来る。この縦型
構造の半導体素子としては、埋め込み電極領域を高導電
性の半導体領域等からなるシンカーで表面に導く構造で
もかまわない。従って、第１及び第２主半導体素子を直
列接続しても、全体としての導通損失は大きくならな
い。しかも、第１及び第２寄生ダイオードを利用するこ
とにより、交流用半導体ヒューズを構成する場合の過電
流制御回路部の構成部品数を減らし、装置全体を小型化
出来る利点を有する。
【００２８】本発明の第１の特徴に係る交流用スイッチ
ングデバイスにおいて、第１主半導体素子、第１基準半
導体素子、第２主半導体素子、第２基準半導体素子、第
１の比較器、第２の比較器、及び関連する回路素子を、
同一半導体基板上にモノリシックに集積化すれば、回路
構成を小型化出来、実装スペースを縮小出来る。モノリ
シックに集積化することにより、量産が可能となり、装
置コストを削減出来る。具体的には、第１主半導体素
子、第１基準半導体素子、第２主半導体素子、第２基準
半導体素子、第１の比較器、第２の比較器、及び関連す
る回路素子は、互いに絶縁分離された島状の半導体領域
に形成することが可能である。この場合、第２，第４，
第６，第８主電極を、それぞれ島状の半導体領域の底部
に設けられた埋め込み領域として形成することが出来
る。
ングデバイスにおいて、第１主半導体素子、第１基準半
導体素子、第２主半導体素子、第２基準半導体素子、第
１の比較器、第２の比較器、及び関連する回路素子を、
同一半導体基板上にモノリシックに集積化すれば、回路
構成を小型化出来、実装スペースを縮小出来る。モノリ
シックに集積化することにより、量産が可能となり、装
置コストを削減出来る。具体的には、第１主半導体素
子、第１基準半導体素子、第２主半導体素子、第２基準
半導体素子、第１の比較器、第２の比較器、及び関連す
る回路素子は、互いに絶縁分離された島状の半導体領域
に形成することが可能である。この場合、第２，第４，
第６，第８主電極を、それぞれ島状の半導体領域の底部
に設けられた埋め込み領域として形成することが出来
る。
【００２９】或いは、第１主半導体素子、第１基準半導
体素子、第２主半導体素子、第２基準半導体素子をパワ
ーチップに集積化し、第１の比較器、第２の比較器、第
１乃至第４のトランジスタ、及び関連する回路素子等を
制御チップに集積化した、マルチチップモジュール（Ｍ
ＣＭ）の構成や、その他のハイブリッドＩＣの構成でも
かまわない。これらの、ＭＣＭやハイブリッドＩＣの構
成によっても、回路構成を小型化出来、実装スペースを
縮小出来る。或いは、第１主半導体素子、第１基準半導
体素子、第２主半導体素子、第２基準半導体素子は同一
パッケージ内に、個別素子としてモジュール構造で搭載
しても良い。例えば、第１主半導体素子、第１基準半導
体素子、第２主半導体素子、第２基準半導体素子を、同
一パッケージ基板の表面に設けられた、互いに独立した
導電体板の上にそれぞれ形成することが可能である。そ
して、第２，第４，第６，第８主電極を、それぞれの導
電体板に直接接続し、それぞれ独立に取り出すことが可
能である。又、第２及び第３主電極は、パッケージの内
部構造として互いに接続すれば便利である。
体素子、第２主半導体素子、第２基準半導体素子をパワ
ーチップに集積化し、第１の比較器、第２の比較器、第
１乃至第４のトランジスタ、及び関連する回路素子等を
制御チップに集積化した、マルチチップモジュール（Ｍ
ＣＭ）の構成や、その他のハイブリッドＩＣの構成でも
かまわない。これらの、ＭＣＭやハイブリッドＩＣの構
成によっても、回路構成を小型化出来、実装スペースを
縮小出来る。或いは、第１主半導体素子、第１基準半導
体素子、第２主半導体素子、第２基準半導体素子は同一
パッケージ内に、個別素子としてモジュール構造で搭載
しても良い。例えば、第１主半導体素子、第１基準半導
体素子、第２主半導体素子、第２基準半導体素子を、同
一パッケージ基板の表面に設けられた、互いに独立した
導電体板の上にそれぞれ形成することが可能である。そ
して、第２，第４，第６，第８主電極を、それぞれの導
電体板に直接接続し、それぞれ独立に取り出すことが可
能である。又、第２及び第３主電極は、パッケージの内
部構造として互いに接続すれば便利である。
【００３０】本発明の第１の特徴に係る交流用スイッチ
ングデバイスにおいて、第１主半導体素子をＮ１個の第
１のユニット素子（単位セル）から構成し、第１基準半
導体素子を、Ｎ２個の第１のユニット素子から構成し、
Ｎ１≫Ｎ２とすることが好ましい。又、第２主半導体素
子をＮ３個の第２のユニット素子から構成し、第２基準
半導体素子を、Ｎ４個の第２のユニット素子から構成
し、Ｎ３≫Ｎ４とすることが好ましい。即ち、第１及び
第２主半導体素子を、それぞれ複数個のユニット素子が
並列接続されたマルチ・チャネル構造により所定の定格
電流容量を実現したパワーデバイスとして構成すること
が可能である。そして、第１及び第２基準半導体素子の
電流容量が主半導体素子の電流容量よりも小さくなるよ
うに、それぞれの半導体素子を構成する並列接続のユニ
ット素子数を調整して、分流比Ｎ１：Ｎ２、若しくは分
流比Ｎ３：Ｎ４を決めれば良い。例えば、第１基準半導
体素子のユニット素子数Ｎ２＝１に対して、第１主半導
体素子のユニット素子数Ｎ１＝１０００となるように構
成することにより、基準半導体素子と主半導体素子のチ
ャネル幅Ｗの比を１：１０００として分流比を決めるこ
とが出来る。このような回路規定を設定することによ
り、第１及び第２基準半導体素子の回路構成を小型化出
来、半導体チップの占有面積を効率化出来る。半導体チ
ップの面積を縮小出来るので、実装スペースを縮小出
来、更に、装置コストを削減出来る。
ングデバイスにおいて、第１主半導体素子をＮ１個の第
１のユニット素子（単位セル）から構成し、第１基準半
導体素子を、Ｎ２個の第１のユニット素子から構成し、
Ｎ１≫Ｎ２とすることが好ましい。又、第２主半導体素
子をＮ３個の第２のユニット素子から構成し、第２基準
半導体素子を、Ｎ４個の第２のユニット素子から構成
し、Ｎ３≫Ｎ４とすることが好ましい。即ち、第１及び
第２主半導体素子を、それぞれ複数個のユニット素子が
並列接続されたマルチ・チャネル構造により所定の定格
電流容量を実現したパワーデバイスとして構成すること
が可能である。そして、第１及び第２基準半導体素子の
電流容量が主半導体素子の電流容量よりも小さくなるよ
うに、それぞれの半導体素子を構成する並列接続のユニ
ット素子数を調整して、分流比Ｎ１：Ｎ２、若しくは分
流比Ｎ３：Ｎ４を決めれば良い。例えば、第１基準半導
体素子のユニット素子数Ｎ２＝１に対して、第１主半導
体素子のユニット素子数Ｎ１＝１０００となるように構
成することにより、基準半導体素子と主半導体素子のチ
ャネル幅Ｗの比を１：１０００として分流比を決めるこ
とが出来る。このような回路規定を設定することによ
り、第１及び第２基準半導体素子の回路構成を小型化出
来、半導体チップの占有面積を効率化出来る。半導体チ
ップの面積を縮小出来るので、実装スペースを縮小出
来、更に、装置コストを削減出来る。
【００３１】本発明の第２の特徴は、第１の特徴と同様
な交流用半導体ヒューズに用いるためのスイッチングデ
バイスに関する。即ち、本発明の第２の特徴に係る交流
用スイッチングデバイスは、交流電源の非接地側に接続
される第１主電極、第１主電極に対向した第２主電極、
チャージポンプで昇圧された第１のドライバに接続さ
れ、第１及び第２主電極を流れる主電流を制御する第１
制御電極とを有し、第１主電極にカソード領域を、第２
主電極にアノード領域が接続される第１寄生ダイオード
を内在するｎチャネル型の第１主半導体素子と、第２主
電極に接続される第３主電極、第３主電極に対向し負荷
に接続される第４主電極、第１のドライバとは異なる第
２のドライバに接続され、第３及び第４主電極を流れる
主電流を制御する第２制御電極とを有し、第３主電極に
アノード領域を、第４主電極にカソード領域が接続され
る第２寄生ダイオードを内在するｎチャネル型の第２主
半導体素子とから構成されている。
な交流用半導体ヒューズに用いるためのスイッチングデ
バイスに関する。即ち、本発明の第２の特徴に係る交流
用スイッチングデバイスは、交流電源の非接地側に接続
される第１主電極、第１主電極に対向した第２主電極、
チャージポンプで昇圧された第１のドライバに接続さ
れ、第１及び第２主電極を流れる主電流を制御する第１
制御電極とを有し、第１主電極にカソード領域を、第２
主電極にアノード領域が接続される第１寄生ダイオード
を内在するｎチャネル型の第１主半導体素子と、第２主
電極に接続される第３主電極、第３主電極に対向し負荷
に接続される第４主電極、第１のドライバとは異なる第
２のドライバに接続され、第３及び第４主電極を流れる
主電流を制御する第２制御電極とを有し、第３主電極に
アノード領域を、第４主電極にカソード領域が接続され
る第２寄生ダイオードを内在するｎチャネル型の第２主
半導体素子とから構成されている。
【００３２】本発明の第２の特徴に係る交流用スイッチ
ングデバイスにおいて、「第１主電極」とは、ＩＧＢＴ
のコレクタ電極、ＭＯＳトランジスタのドレイン電極、
ＥＳＴ，ＭＣＴ，ＳＩサイリスタのアノード電極、若し
くはこれらに等価な半導体素子の等価な主電極を、「第
２主電極」とは、ＩＧＢＴのエミッタ電極、ＭＯＳトラ
ンジスタのソース電極、ＥＳＴ，ＭＣＴ，ＳＩサイリス
タのカソード電極等を意味し、第１の特徴とは極性が異
なる。一方、第２主半導体素子は第１の特徴と同様な極
性であり、「第３主電極」とは、ＩＧＢＴのエミッタ電
極、ＭＯＳトランジスタのソース電極、ＥＳＴ，ＭＣ
Ｔ，ＳＩサイリスタのカソード電極を、「第４主電極」
とは、ＩＧＢＴのコレクタ電極、ＭＯＳトランジスタの
ドレイン電極、ＥＳＴ，ＭＣＴ，ＳＩサイリスタのアノ
ード電極を意味する。若しくは、第１の特徴と同様にス
イッチ投入時において、第１制御電極は抵抗を介して接
地され、交流電源の非接地側がプラス側に上昇すると、
第１主半導体素子制御電極の電位は、第１主電極の電位
に対して低下しｎチャネル型の第１主半導体素子はター
ン・オン出来ない。そこで、本発明の第２の特徴に係る
交流用スイッチングデバイスにおいては、第１制御電極
をチャージポンプで昇圧された第１のドライバに接続す
ることにより、第１制御電極の電位を第２主電極の電位
に対して上昇するように構成し、ｎチャネル型の第１主
半導体素子をターン・オンする。一方、スイッチ投入時
に、第２制御電極は抵抗を介して接地され、第２主半導
体素子制御電極の電位は、第３主電極の電位に対して低
下する。このため、ｎチャネル型の第２主半導体素子は
オフ状態である。ｎチャネル型の第２主半導体素子はオ
フ状態であっても、第２寄生ダイオードが内在すること
により、電流が第１及び第２主半導体素子を経由して交
流電源の非接地側から、負荷を介して接地側に流れる。
同様に、交流電源の非接地側がマイナス側に下降する
と、オン状態のｎチャネル型の第２主半導体素子と第１
寄生ダイオードを介して逆方向に電流が流れる。
ングデバイスにおいて、「第１主電極」とは、ＩＧＢＴ
のコレクタ電極、ＭＯＳトランジスタのドレイン電極、
ＥＳＴ，ＭＣＴ，ＳＩサイリスタのアノード電極、若し
くはこれらに等価な半導体素子の等価な主電極を、「第
２主電極」とは、ＩＧＢＴのエミッタ電極、ＭＯＳトラ
ンジスタのソース電極、ＥＳＴ，ＭＣＴ，ＳＩサイリス
タのカソード電極等を意味し、第１の特徴とは極性が異
なる。一方、第２主半導体素子は第１の特徴と同様な極
性であり、「第３主電極」とは、ＩＧＢＴのエミッタ電
極、ＭＯＳトランジスタのソース電極、ＥＳＴ，ＭＣ
Ｔ，ＳＩサイリスタのカソード電極を、「第４主電極」
とは、ＩＧＢＴのコレクタ電極、ＭＯＳトランジスタの
ドレイン電極、ＥＳＴ，ＭＣＴ，ＳＩサイリスタのアノ
ード電極を意味する。若しくは、第１の特徴と同様にス
イッチ投入時において、第１制御電極は抵抗を介して接
地され、交流電源の非接地側がプラス側に上昇すると、
第１主半導体素子制御電極の電位は、第１主電極の電位
に対して低下しｎチャネル型の第１主半導体素子はター
ン・オン出来ない。そこで、本発明の第２の特徴に係る
交流用スイッチングデバイスにおいては、第１制御電極
をチャージポンプで昇圧された第１のドライバに接続す
ることにより、第１制御電極の電位を第２主電極の電位
に対して上昇するように構成し、ｎチャネル型の第１主
半導体素子をターン・オンする。一方、スイッチ投入時
に、第２制御電極は抵抗を介して接地され、第２主半導
体素子制御電極の電位は、第３主電極の電位に対して低
下する。このため、ｎチャネル型の第２主半導体素子は
オフ状態である。ｎチャネル型の第２主半導体素子はオ
フ状態であっても、第２寄生ダイオードが内在すること
により、電流が第１及び第２主半導体素子を経由して交
流電源の非接地側から、負荷を介して接地側に流れる。
同様に、交流電源の非接地側がマイナス側に下降する
と、オン状態のｎチャネル型の第２主半導体素子と第１
寄生ダイオードを介して逆方向に電流が流れる。
【００３３】
【発明の実施の形態】次に、図面を参照して、本発明の
実施の形態として交流用スイッチングデバイスを説明す
る。以下の図面の記載において、同一又は類似の部分に
は同一又は類似の符号を付している。ただし、図面は模
式的なものであり、厚みと平面寸法との関係、各層の厚
みの比率等は現実のものとは異なることに留意すべきで
ある。従って、具体的な厚みや寸法は以下の説明を参酌
して判断すべきものである。又図面相互間においても互
いの寸法の関係や比率が異なる部分が含まれていること
は勿論である。
実施の形態として交流用スイッチングデバイスを説明す
る。以下の図面の記載において、同一又は類似の部分に
は同一又は類似の符号を付している。ただし、図面は模
式的なものであり、厚みと平面寸法との関係、各層の厚
みの比率等は現実のものとは異なることに留意すべきで
ある。従って、具体的な厚みや寸法は以下の説明を参酌
して判断すべきものである。又図面相互間においても互
いの寸法の関係や比率が異なる部分が含まれていること
は勿論である。
【００３４】（交流用スイッチングデバイスの等価回路
表現）本発明の実施の形態に係る交流用スイッチングデ
バイスは、図１に示すように、交流電源１１２の非接地
側に接続される第１主電極Ｓ１、第１主電極Ｓ１に対向
した第２主電極Ｄ１、第１及び第２主電極を流れる主電
流を制御する第１制御電極Ｇ１とを有し、第１主電極Ｓ
１にカソード領域を、第２主電極Ｄ１にアノード領域が
接続される第１寄生ダイオードＤＰ１を内在するｐチャ
ネル型の第１主半導体素子ＱＡ１と、第２主電極Ｄ１に
接続される第３主電極Ｓ２、第３主電極Ｓ２に対向し負
荷１０２に接続される第４主電極Ｄ２、第３及び第４主
電極を流れる主電流を制御する第２制御電極Ｇ２とを有
し、第３主電極Ｓ２にアノード領域を、第４主電極Ｄ２
にカソード領域が接続される第２寄生ダイオードＤｐ２
を内在するｎチャネル型の第２主半導体素子ＱＡ２とか
ら構成されている。
表現）本発明の実施の形態に係る交流用スイッチングデ
バイスは、図１に示すように、交流電源１１２の非接地
側に接続される第１主電極Ｓ１、第１主電極Ｓ１に対向
した第２主電極Ｄ１、第１及び第２主電極を流れる主電
流を制御する第１制御電極Ｇ１とを有し、第１主電極Ｓ
１にカソード領域を、第２主電極Ｄ１にアノード領域が
接続される第１寄生ダイオードＤＰ１を内在するｐチャ
ネル型の第１主半導体素子ＱＡ１と、第２主電極Ｄ１に
接続される第３主電極Ｓ２、第３主電極Ｓ２に対向し負
荷１０２に接続される第４主電極Ｄ２、第３及び第４主
電極を流れる主電流を制御する第２制御電極Ｇ２とを有
し、第３主電極Ｓ２にアノード領域を、第４主電極Ｄ２
にカソード領域が接続される第２寄生ダイオードＤｐ２
を内在するｎチャネル型の第２主半導体素子ＱＡ２とか
ら構成されている。
【００３５】ここでは、具体的には、第１主半導体素子
ＱＡ１はｐＭＯＳトランジスタで、第２主半導体素子Ｑ
Ａ２はｎＭＯＳトランジスタであるとして、例示的に説
明する。第１主半導体素子ＱＡ１及び第２主半導体素子
ＱＡ２は、共に逆導通型の半導体素子である。つまり、
ｐＭＯＳトランジスタ（第１主半導体素子）ＱＡ１のド
レイン電極Ｄ１とｎＭＯＳトランジスタ（第２主半導体
素子）ＱＡ２のソース電極Ｓ２を接続した構成である。
交流電源１１２の接地（ＧＮＤ）される側には、ｎＭＯ
Ｓトランジスタ（第２主半導体素子）ＱＡ２のドレイン
電極Ｄ２を接続し、接地しない側にｐＭＯＳトランジス
タ（第１主半導体素子）ＱＡ１のソース電極Ｓ１を接続
する。又、負荷１０２は接地（ＧＮＤ）とｎＭＯＳトラ
ンジスタＱＡ２のドレイン電極Ｄ２の間に接続される。
ＱＡ１はｐＭＯＳトランジスタで、第２主半導体素子Ｑ
Ａ２はｎＭＯＳトランジスタであるとして、例示的に説
明する。第１主半導体素子ＱＡ１及び第２主半導体素子
ＱＡ２は、共に逆導通型の半導体素子である。つまり、
ｐＭＯＳトランジスタ（第１主半導体素子）ＱＡ１のド
レイン電極Ｄ１とｎＭＯＳトランジスタ（第２主半導体
素子）ＱＡ２のソース電極Ｓ２を接続した構成である。
交流電源１１２の接地（ＧＮＤ）される側には、ｎＭＯ
Ｓトランジスタ（第２主半導体素子）ＱＡ２のドレイン
電極Ｄ２を接続し、接地しない側にｐＭＯＳトランジス
タ（第１主半導体素子）ＱＡ１のソース電極Ｓ１を接続
する。又、負荷１０２は接地（ＧＮＤ）とｎＭＯＳトラ
ンジスタＱＡ２のドレイン電極Ｄ２の間に接続される。
【００３６】ツェナーダイオードＺＤ１はｐＭＯＳトラ
ンジスタＱＡ１の第１ゲート電極（第１制御電極）Ｇ１
とソース電極Ｓ１間を，所定の電圧、例えば１２Ｖに保
って、ｐＭＯＳトランジスタＱＡ１のゲート絶縁膜に過
電圧が印加されようとした場合にこれをバイパスさせる
機能を有する。同様に、ツェナーダイオードＺＤ５１は
ｎＭＯＳトランジスタＱＡ２の第２ゲート電極（第２制
御電極）Ｇ２とソース電極Ｓ２間を１２Ｖに保って、ゲ
ート絶縁膜に過電圧が印加されようとした場合にこれを
バイパスさせる機能を有する。第１制御電極（第１ゲー
ト電極）Ｇ１に接続された抵抗Ｒ８は、第１ゲート電極
Ｇ１と接地の間で電位差を生じさせる。同様に、第２制
御電極（第２ゲート電極）Ｇ２に接続された抵抗Ｒ５８
は、第２ゲート電極Ｇ２と接地の間で電位差を生じさせ
る。そして、スイッチＳＷ１を投入し、両接点間を短絡
することで、本発明の交流用スイッチングデバイスがオ
ンになり、両接点間を遮断することで本発明の交流用ス
イッチングデバイスがオフになる。
ンジスタＱＡ１の第１ゲート電極（第１制御電極）Ｇ１
とソース電極Ｓ１間を，所定の電圧、例えば１２Ｖに保
って、ｐＭＯＳトランジスタＱＡ１のゲート絶縁膜に過
電圧が印加されようとした場合にこれをバイパスさせる
機能を有する。同様に、ツェナーダイオードＺＤ５１は
ｎＭＯＳトランジスタＱＡ２の第２ゲート電極（第２制
御電極）Ｇ２とソース電極Ｓ２間を１２Ｖに保って、ゲ
ート絶縁膜に過電圧が印加されようとした場合にこれを
バイパスさせる機能を有する。第１制御電極（第１ゲー
ト電極）Ｇ１に接続された抵抗Ｒ８は、第１ゲート電極
Ｇ１と接地の間で電位差を生じさせる。同様に、第２制
御電極（第２ゲート電極）Ｇ２に接続された抵抗Ｒ５８
は、第２ゲート電極Ｇ２と接地の間で電位差を生じさせ
る。そして、スイッチＳＷ１を投入し、両接点間を短絡
することで、本発明の交流用スイッチングデバイスがオ
ンになり、両接点間を遮断することで本発明の交流用ス
イッチングデバイスがオフになる。
【００３７】本発明の交流用スイッチングデバイスのス
イッチＳＷ１が投入されたときの交流電流の経路は次の
ようになる。まず、ｐＭＯＳトランジスタＱＡ１のソー
ス電極Ｓ１の電位が正の時は、ｐＭＯＳトランジスタＱ
Ａ１はターン・オンする。このとき、ｎＭＯＳトランジ
スタＱＡ２はオフ状態である。このため、電流はｐＭＯ
ＳトランジスタＱＡ１のソース電極Ｓ１からドレイン電
極Ｄ１を流れ、ｎＭＯＳトランジスタＱＡ２のソース電
極Ｓ２とドレイン電極Ｄ２間に存在する第２寄生ダイオ
ードＤＰ２を経由して流れる。
イッチＳＷ１が投入されたときの交流電流の経路は次の
ようになる。まず、ｐＭＯＳトランジスタＱＡ１のソー
ス電極Ｓ１の電位が正の時は、ｐＭＯＳトランジスタＱ
Ａ１はターン・オンする。このとき、ｎＭＯＳトランジ
スタＱＡ２はオフ状態である。このため、電流はｐＭＯ
ＳトランジスタＱＡ１のソース電極Ｓ１からドレイン電
極Ｄ１を流れ、ｎＭＯＳトランジスタＱＡ２のソース電
極Ｓ２とドレイン電極Ｄ２間に存在する第２寄生ダイオ
ードＤＰ２を経由して流れる。
【００３８】次に、ｐＭＯＳトランジスタＱＡ１のソー
ス電極Ｓ１の電位が負になると、ｐＭＯＳトランジスタ
ＱＡ１はターン・オフし、ｎＭＯＳトランジスタＱＡ２
はターン・オンする。このため、電流はｎＭＯＳトラン
ジスタＱＡ２のドレイン電極Ｄ２からソース電極Ｓ２を
流れ、ｐＭＯＳトランジスタＱＡ１のソース電極Ｓ１と
ドレイン電極Ｄ１間に存在する第１寄生ダイオードＤ
ｐ１を経由して、逆方向に流れる。
ス電極Ｓ１の電位が負になると、ｐＭＯＳトランジスタ
ＱＡ１はターン・オフし、ｎＭＯＳトランジスタＱＡ２
はターン・オンする。このため、電流はｎＭＯＳトラン
ジスタＱＡ２のドレイン電極Ｄ２からソース電極Ｓ２を
流れ、ｐＭＯＳトランジスタＱＡ１のソース電極Ｓ１と
ドレイン電極Ｄ１間に存在する第１寄生ダイオードＤ
ｐ１を経由して、逆方向に流れる。
【００３９】（ＤＭＯＳの寄生ダイオード）図２は、図
１に示した第２主半導体素子ＱＡ２の具体的構造の一例
として、ｎＭＯＳトランジスタのユニット素子の一部を
示す断面図である。実際には、このユニット素子を、半
導体チップ上に複数個（例えば、ユニット素子数Ｎ３＝
１０００個程度）並列配置することにより、所望の定格
電流容量を実現している。
１に示した第２主半導体素子ＱＡ２の具体的構造の一例
として、ｎＭＯＳトランジスタのユニット素子の一部を
示す断面図である。実際には、このユニット素子を、半
導体チップ上に複数個（例えば、ユニット素子数Ｎ３＝
１０００個程度）並列配置することにより、所望の定格
電流容量を実現している。
【００４０】図２に示すｎＭＯＳトランジスタは、ドレ
イン領域となるｎ＋領域３０８の上に、エピタキシャル
成長したドリフト領域となるｎ−領域３０７を配置し、
このドリフト領域３０７の表面に、見かけ上２つのｐボ
ディ領域３０６を島状に対向して配置している。図２に
おいて、断面図として、見かけ上２つのｐボディ領域３
０６が示されているが、紙面の奥で連続していてかまわ
ない。即ち、平面パターン上は、円形若しくは矩形のリ
ング形状（ドーナツ型）で、連続したｐボディ領域３０
６を構成してかまわない。ｐボディ領域３０６の表面に
は、ソース領域となるｎ＋領域３０５が形成されてい
る。ソース領域となるｎ＋領域３０５も、円形若しくは
矩形のリング形状（ドーナツ型）で、連続した拡散領域
として構成してかまわない。ｐボディ領域３０６の上部
及びｐボディ領域３０６に挟まれたドリフト領域３０７
の上部にはゲート絶縁膜３０４が配置され、更にゲート
絶縁膜３０４の上部に、第２制御電極Ｇ２としてのゲー
ト電極３０３が配置されている。ゲート電極３０３の上
部には層間絶縁膜３０２が配置され、この層間絶縁膜３
０２中に開口されたコンタクトホールを介して、ｐボデ
ィ領域３０６とソース領域３０５を短絡するように、第
３主電極Ｓ２としてのソース電極３０１が配置されてい
る。ドレイン領域３０８の裏面には、第４主電極Ｄ２と
してのドレイン電極３０９が形成されている。
イン領域となるｎ＋領域３０８の上に、エピタキシャル
成長したドリフト領域となるｎ−領域３０７を配置し、
このドリフト領域３０７の表面に、見かけ上２つのｐボ
ディ領域３０６を島状に対向して配置している。図２に
おいて、断面図として、見かけ上２つのｐボディ領域３
０６が示されているが、紙面の奥で連続していてかまわ
ない。即ち、平面パターン上は、円形若しくは矩形のリ
ング形状（ドーナツ型）で、連続したｐボディ領域３０
６を構成してかまわない。ｐボディ領域３０６の表面に
は、ソース領域となるｎ＋領域３０５が形成されてい
る。ソース領域となるｎ＋領域３０５も、円形若しくは
矩形のリング形状（ドーナツ型）で、連続した拡散領域
として構成してかまわない。ｐボディ領域３０６の上部
及びｐボディ領域３０６に挟まれたドリフト領域３０７
の上部にはゲート絶縁膜３０４が配置され、更にゲート
絶縁膜３０４の上部に、第２制御電極Ｇ２としてのゲー
ト電極３０３が配置されている。ゲート電極３０３の上
部には層間絶縁膜３０２が配置され、この層間絶縁膜３
０２中に開口されたコンタクトホールを介して、ｐボデ
ィ領域３０６とソース領域３０５を短絡するように、第
３主電極Ｓ２としてのソース電極３０１が配置されてい
る。ドレイン領域３０８の裏面には、第４主電極Ｄ２と
してのドレイン電極３０９が形成されている。
【００４１】図２に示す断面図で注目すべきは、このよ
うなＤＭＯＳ構造では、ｐボディ領域３０６とｎ−ドリ
フト領域３０７との間に、ｐｎ接合構造の第２寄生ダイ
オードＤｐ２が内在していることである。従って、ＤＭ
ＯＳが動作するバイアス条件とは逆にして、第４主電極
（ドレイン電極）３０９を負、第３主電極（ソース電
極）３０１を正とするバイアス条件とすれば、この第２
寄生ダイオードＤｐ２が導通し、いわゆる逆導通が生じ
る。
うなＤＭＯＳ構造では、ｐボディ領域３０６とｎ−ドリ
フト領域３０７との間に、ｐｎ接合構造の第２寄生ダイ
オードＤｐ２が内在していることである。従って、ＤＭ
ＯＳが動作するバイアス条件とは逆にして、第４主電極
（ドレイン電極）３０９を負、第３主電極（ソース電
極）３０１を正とするバイアス条件とすれば、この第２
寄生ダイオードＤｐ２が導通し、いわゆる逆導通が生じ
る。
【００４２】本発明においては、図１に示すように、こ
の第２寄生ダイオードＤｐ２を積極的に電流経路として
用いている。図示を省略しているが、ｐチャネルのＤＭ
ＯＳ構造にも同様な第１寄生ダイオードＤＰ１が内在す
る（第１寄生ダイオードＤＰ １は、図８に例示されてい
る。）。この場合は、図２において、ｐとｎの符号を逆
にし、ほぼ同様な位置に、逆の極性で形成される。これ
らの第１及び第２寄生ダイオードＤＰ１及びＤｐ２は、
図２から明らかなように、半導体チップの底面全面に、
大面積に形成されているので、オン抵抗が低く、全体と
しての導通損失は大きくならない。
の第２寄生ダイオードＤｐ２を積極的に電流経路として
用いている。図示を省略しているが、ｐチャネルのＤＭ
ＯＳ構造にも同様な第１寄生ダイオードＤＰ１が内在す
る（第１寄生ダイオードＤＰ １は、図８に例示されてい
る。）。この場合は、図２において、ｐとｎの符号を逆
にし、ほぼ同様な位置に、逆の極性で形成される。これ
らの第１及び第２寄生ダイオードＤＰ１及びＤｐ２は、
図２から明らかなように、半導体チップの底面全面に、
大面積に形成されているので、オン抵抗が低く、全体と
しての導通損失は大きくならない。
【００４３】（ＩＧＢＴの寄生ダイオード）図３は、図
１に示した第２主半導体素子ＱＡ２の他の具体的構造と
して、コレクタショート型のＩＧＢＴのユニット素子の
一部を示す断面図である。実際には、このユニット素子
は、半導体チップ上に複数個並列配置され、大電流化を
実現している。図３に示すコレクタショート型ＩＧＢＴ
は、コレクタ電極（第４主電極）３２９の上部にコレク
タ領域となるｐ＋領域３２８とｎ＋ショート領域３３７
が隣接して、交互に配置し、コレクタショート構造を形
成している。このコレクタ領域３２８とｎ＋ショート領
域３３７の上に、ドリフト領域となるｎ−領域３０７を
配置し、このドリフト領域３０７の表面に２つのｐベー
ス領域３２６を島状に対向して配置している。図２と同
様に、図３においても、断面図として、見かけ上２つの
ｐベース領域３２６が示されているが、紙面の奥で連続
していてかまわない。即ち、平面パターン上は、円形若
しくは矩形のリング形状（ドーナツ型）で、連続したｐ
ベース領域３２６を構成してかまわない。それぞれのｐ
ベース領域３２６の表面には、エミッタ領域となるｎ＋
領域３２５が形成されている。エミッタ領域となるｎ＋
領域３２５も、円形若しくは矩形のリング形状（ドーナ
ツ型）で、連続した拡散領域として構成してかまわな
い。ｐベース領域３２６の上部及びｐベース領域３２６
に挟まれたドリフト領域３０７の上部にはゲート絶縁膜
３０４が配置され、更にゲート絶縁膜３０４の上部にゲ
ート電極（第２制御電極）３０３が配置されている。ゲ
ート電極３０３の上部には層間絶縁膜３０２が配置さ
れ、この層間絶縁膜３０２中に開口されたコンタクトホ
ールを介して、ｐベース領域３２６とエミッタ領域３２
５を短絡するようにエミッタ電極（第３主電極）３２１
が配置されている。ＩＧＢＴにおいては、ターンオン時
にコレクタ領域前面のドリフト領域３０７に電子が蓄積
され、この蓄積された電子がｐ＋コレクタ領域３２８か
らの正孔（ホール）の注入を促進し、ドリフト領域３０
７には電子と正孔の２種類のキャリアが存在して、電導
度変調を生じる。従って、ドリフト領域３０７を厚くし
ても、オン抵抗は低く出来るので、高耐圧、低オン抵抗
のデバイスとして用いられている。しかし、周知のよう
に、ＩＧＢＴにおいては、ターンオフ時にコレクタ領域
前面のドリフト領域３０７に蓄積された電子が再結合に
より消滅するまで、テール電流が流れ続け、高速のター
ンオフを妨げている。図３に示すコレクタショート型構
造を採用することにより、ＩＧＢＴのコレクタ領域前面
のドリフト領域３０７に蓄積された電子は、ｎ＋ショー
ト領域３３７を介して引き抜くことが出来るようになる
ので、ターンオフ時のテール電流を抑制し、高速動作が
可能となる。
１に示した第２主半導体素子ＱＡ２の他の具体的構造と
して、コレクタショート型のＩＧＢＴのユニット素子の
一部を示す断面図である。実際には、このユニット素子
は、半導体チップ上に複数個並列配置され、大電流化を
実現している。図３に示すコレクタショート型ＩＧＢＴ
は、コレクタ電極（第４主電極）３２９の上部にコレク
タ領域となるｐ＋領域３２８とｎ＋ショート領域３３７
が隣接して、交互に配置し、コレクタショート構造を形
成している。このコレクタ領域３２８とｎ＋ショート領
域３３７の上に、ドリフト領域となるｎ−領域３０７を
配置し、このドリフト領域３０７の表面に２つのｐベー
ス領域３２６を島状に対向して配置している。図２と同
様に、図３においても、断面図として、見かけ上２つの
ｐベース領域３２６が示されているが、紙面の奥で連続
していてかまわない。即ち、平面パターン上は、円形若
しくは矩形のリング形状（ドーナツ型）で、連続したｐ
ベース領域３２６を構成してかまわない。それぞれのｐ
ベース領域３２６の表面には、エミッタ領域となるｎ＋
領域３２５が形成されている。エミッタ領域となるｎ＋
領域３２５も、円形若しくは矩形のリング形状（ドーナ
ツ型）で、連続した拡散領域として構成してかまわな
い。ｐベース領域３２６の上部及びｐベース領域３２６
に挟まれたドリフト領域３０７の上部にはゲート絶縁膜
３０４が配置され、更にゲート絶縁膜３０４の上部にゲ
ート電極（第２制御電極）３０３が配置されている。ゲ
ート電極３０３の上部には層間絶縁膜３０２が配置さ
れ、この層間絶縁膜３０２中に開口されたコンタクトホ
ールを介して、ｐベース領域３２６とエミッタ領域３２
５を短絡するようにエミッタ電極（第３主電極）３２１
が配置されている。ＩＧＢＴにおいては、ターンオン時
にコレクタ領域前面のドリフト領域３０７に電子が蓄積
され、この蓄積された電子がｐ＋コレクタ領域３２８か
らの正孔（ホール）の注入を促進し、ドリフト領域３０
７には電子と正孔の２種類のキャリアが存在して、電導
度変調を生じる。従って、ドリフト領域３０７を厚くし
ても、オン抵抗は低く出来るので、高耐圧、低オン抵抗
のデバイスとして用いられている。しかし、周知のよう
に、ＩＧＢＴにおいては、ターンオフ時にコレクタ領域
前面のドリフト領域３０７に蓄積された電子が再結合に
より消滅するまで、テール電流が流れ続け、高速のター
ンオフを妨げている。図３に示すコレクタショート型構
造を採用することにより、ＩＧＢＴのコレクタ領域前面
のドリフト領域３０７に蓄積された電子は、ｎ＋ショー
ト領域３３７を介して引き抜くことが出来るようになる
ので、ターンオフ時のテール電流を抑制し、高速動作が
可能となる。
【００４４】このようなコレクタショート型ＩＧＢＴに
おいては、図２に示したＤＭＯＳトランジスタと同様
に、ｐベース領域３２６とｎ−ドリフト領域３０７との
間に、ｐｎ接合構造の第２寄生ダイオードＤｐ２が内在
している。従って、コレクタショート型ＩＧＢＴが動作
するバイアス条件とは逆バイアスにして、コレクタ電極
３２９を負、エミッタ電極３２１を正とするバイアス条
件とすればこの寄生ダイオードＤｐ２が導通し、いわゆ
る逆導通が生じる。図示を省略しているが、ｐチャネル
のコレクタショート型ＩＧＢＴにも同様な第１寄生ダイ
オードＤＰ１が内在する。これらの第１及び第２寄生ダ
イオードＤＰ１及びＤｐ２を積極的に交流用スイッチン
グデバイスの電流経路として用いることにより、高電圧
を高速に遮断出来る。
おいては、図２に示したＤＭＯＳトランジスタと同様
に、ｐベース領域３２６とｎ−ドリフト領域３０７との
間に、ｐｎ接合構造の第２寄生ダイオードＤｐ２が内在
している。従って、コレクタショート型ＩＧＢＴが動作
するバイアス条件とは逆バイアスにして、コレクタ電極
３２９を負、エミッタ電極３２１を正とするバイアス条
件とすればこの寄生ダイオードＤｐ２が導通し、いわゆ
る逆導通が生じる。図示を省略しているが、ｐチャネル
のコレクタショート型ＩＧＢＴにも同様な第１寄生ダイ
オードＤＰ１が内在する。これらの第１及び第２寄生ダ
イオードＤＰ１及びＤｐ２を積極的に交流用スイッチン
グデバイスの電流経路として用いることにより、高電圧
を高速に遮断出来る。
【００４５】（パッケージ構造）図４は、図１に示した
構造に、更に、第１基準半導体素子（ｐＭＯＳトランジ
スタ）ＱＢ１及び第２基準半導体素子（ｎＭＯＳトラン
ジスタ）ＱＢ２を加えた構成を示す回路図である。第１
基準半導体素子ＱＢ１は、第１主半導体素子（ｐＭＯＳ
トランジスタ）ＱＡ１と並列接続され、第２基準半導体
素子ＱＢ２は、第２主半導体素子（ｎＭＯＳトランジス
タ）ＱＡ２と並列接続される。
構造に、更に、第１基準半導体素子（ｐＭＯＳトランジ
スタ）ＱＢ１及び第２基準半導体素子（ｎＭＯＳトラン
ジスタ）ＱＢ２を加えた構成を示す回路図である。第１
基準半導体素子ＱＢ１は、第１主半導体素子（ｐＭＯＳ
トランジスタ）ＱＡ１と並列接続され、第２基準半導体
素子ＱＢ２は、第２主半導体素子（ｎＭＯＳトランジス
タ）ＱＡ２と並列接続される。
【００４６】即ち、第１基準半導体素子ＱＢ１は、第１
主半導体素子ＱＡ１の第１主電極（ソース電極）ＳＡ
１、第１制御電極（第１ゲート電極）ＧＡ１にそれぞれ
接続された第５主電極（ソース電極）ＳＢ１、第３制御
電極（第３ゲート電極）ＧＢ１と、第６主電極（ドレイ
ン電極）ＤＢ１とを有する。一方、第２基準半導体素子
ＱＢ２は、第２主半導体素子ＱＡ２の第３主電極（ソー
ス電極）ＳＡ２、第２制御電極（第２ゲート電極）ＧＡ
２にそれぞれ接続された第７主電極（ソース電極）ＳＢ
２、第４制御電極（第４ゲート電極）ＧＢ２と、第８主
電極（ドレイン電極）ＤＢ２とを有する。そして、第１
主半導体素子ＱＡ１の第１主電極ＳＡ１は、交流電源１
１２の非接地側に接続され、第２主半導体素子ＱＡ２の
第４主電極ＤＡ２は、負荷１０２に接続されている。
主半導体素子ＱＡ１の第１主電極（ソース電極）ＳＡ
１、第１制御電極（第１ゲート電極）ＧＡ１にそれぞれ
接続された第５主電極（ソース電極）ＳＢ１、第３制御
電極（第３ゲート電極）ＧＢ１と、第６主電極（ドレイ
ン電極）ＤＢ１とを有する。一方、第２基準半導体素子
ＱＢ２は、第２主半導体素子ＱＡ２の第３主電極（ソー
ス電極）ＳＡ２、第２制御電極（第２ゲート電極）ＧＡ
２にそれぞれ接続された第７主電極（ソース電極）ＳＢ
２、第４制御電極（第４ゲート電極）ＧＢ２と、第８主
電極（ドレイン電極）ＤＢ２とを有する。そして、第１
主半導体素子ＱＡ１の第１主電極ＳＡ１は、交流電源１
１２の非接地側に接続され、第２主半導体素子ＱＡ２の
第４主電極ＤＡ２は、負荷１０２に接続されている。
【００４７】ツェナーダイオードＺＤ１は第１主半導体
素子（ｐＭＯＳトランジスタ）ＱＡ１の第１ゲート電極
（第１制御電極）Ｇ１と第１主電極（ソース電極）ＳＡ
１間を，所定の電圧、例えば１２Ｖに保って、ｐＭＯＳ
トランジスタＱＡ１のゲート絶縁膜に過電圧が印加され
ようとした場合にこれをバイパスさせる機能を有する。
同様に、ツェナーダイオードＺＤ５１は第２主半導体素
子（ｎＭＯＳトランジスタ）ＱＡ２の第２ゲート電極
（第２制御電極）Ｇ２と第３主電極（ソース電極）ＳＡ
２間を１２Ｖに保って、ゲート絶縁膜に過電圧が印加さ
れようとした場合にこれをバイパスさせる機能を有す
る。
素子（ｐＭＯＳトランジスタ）ＱＡ１の第１ゲート電極
（第１制御電極）Ｇ１と第１主電極（ソース電極）ＳＡ
１間を，所定の電圧、例えば１２Ｖに保って、ｐＭＯＳ
トランジスタＱＡ１のゲート絶縁膜に過電圧が印加され
ようとした場合にこれをバイパスさせる機能を有する。
同様に、ツェナーダイオードＺＤ５１は第２主半導体素
子（ｎＭＯＳトランジスタ）ＱＡ２の第２ゲート電極
（第２制御電極）Ｇ２と第３主電極（ソース電極）ＳＡ
２間を１２Ｖに保って、ゲート絶縁膜に過電圧が印加さ
れようとした場合にこれをバイパスさせる機能を有す
る。
【００４８】図５は、図４に示した回路構成を具体的に
実現するための大電流制御用モジュール（パッケージ）
の構造を示した平面図で、図６は、図５のＩ−Ｉ方向に
沿った断面図である。この大電流制御用モジュール（パ
ッケージ）は数１００Ａ乃至１０００Ａクラスの交流電
流を、異常電流を検知した場合に遮断出来る。図５に示
すように、本発明の交流用スイッチングデバイスとなる
大電流制御用モジュールは、第１主半導体素子ＱＡ１、
第１基準半導体素子ＱＢ１、第２主半導体素子ＱＡ２、
第２基準半導体素子ＱＢ２となるＭＯＳトランジスタを
搭載した４枚の半導体チップ３５１，３５２，３５３及
び３５４をセラミック基板３１の上に搭載し、周辺を円
形の低膨張金属製のフランジ３２で囲んでいる。半導体
チップ３５１，３５２，３５３及び３５４のそれぞれの
上には、第１、第３、第５及び第７主電極となるソース
電極パッドＳＡ１，ＳＡ２，ＳＢ１，ＳＢ２、及び第
１、第２，第３及び第４制御電極となるゲート電極パッ
ド３９１，３９２，３９３及び３９４が配置されてい
る。
実現するための大電流制御用モジュール（パッケージ）
の構造を示した平面図で、図６は、図５のＩ−Ｉ方向に
沿った断面図である。この大電流制御用モジュール（パ
ッケージ）は数１００Ａ乃至１０００Ａクラスの交流電
流を、異常電流を検知した場合に遮断出来る。図５に示
すように、本発明の交流用スイッチングデバイスとなる
大電流制御用モジュールは、第１主半導体素子ＱＡ１、
第１基準半導体素子ＱＢ１、第２主半導体素子ＱＡ２、
第２基準半導体素子ＱＢ２となるＭＯＳトランジスタを
搭載した４枚の半導体チップ３５１，３５２，３５３及
び３５４をセラミック基板３１の上に搭載し、周辺を円
形の低膨張金属製のフランジ３２で囲んでいる。半導体
チップ３５１，３５２，３５３及び３５４のそれぞれの
上には、第１、第３、第５及び第７主電極となるソース
電極パッドＳＡ１，ＳＡ２，ＳＢ１，ＳＢ２、及び第
１、第２，第３及び第４制御電極となるゲート電極パッ
ド３９１，３９２，３９３及び３９４が配置されてい
る。
【００４９】図５及び図６に示すように、セラミック基
板３１の上面には電気的に分離された銅板４０１，４０
２，４０３，４０４が、下面には銅板４０５が、それぞ
れ焼結による直接接合法、若しくは銀ローやアルミニウ
ム（Ａｌ）・ロー等のロー付けにより結合している。セ
ラミック基板３１の上面の銅板４０１，４０２，４０
３，４０４の外側にはフランジ３２が、同様な直接接合
法、若しくロー付け等により結合している。これらのロ
ー付けはチタン（Ｔｉ）等の表面触媒を用いた活性金属
法によるロー付けであり、このようなロー付けにより、
セラミック基板３１と銅板４０１，４０２，４０３，４
０４やフランジ３２との接合面が良好な機械的強度を有
して結合出来る。ロー付けの場合は、セラミック基板３
１と銅板４０１，４０２，４０３，４０４，４０５及び
フランジ３２との接合界面には厚さ２乃至数ミクロンの
ロー付け層が存在するが図示を省略している。
板３１の上面には電気的に分離された銅板４０１，４０
２，４０３，４０４が、下面には銅板４０５が、それぞ
れ焼結による直接接合法、若しくは銀ローやアルミニウ
ム（Ａｌ）・ロー等のロー付けにより結合している。セ
ラミック基板３１の上面の銅板４０１，４０２，４０
３，４０４の外側にはフランジ３２が、同様な直接接合
法、若しくロー付け等により結合している。これらのロ
ー付けはチタン（Ｔｉ）等の表面触媒を用いた活性金属
法によるロー付けであり、このようなロー付けにより、
セラミック基板３１と銅板４０１，４０２，４０３，４
０４やフランジ３２との接合面が良好な機械的強度を有
して結合出来る。ロー付けの場合は、セラミック基板３
１と銅板４０１，４０２，４０３，４０４，４０５及び
フランジ３２との接合界面には厚さ２乃至数ミクロンの
ロー付け層が存在するが図示を省略している。
【００５０】銅板４０１，４０２，４０３，４０４の上
に、それぞれ厚さ１００μｍ程度の半田４２により半導
体チップ３５１，３５２，３５３，３５４が半田付けさ
れている。図６に示すように、第１主半導体素子ＱＡ１
を搭載した半導体チップ３５１の主面に設けられたソー
ス電極パッドＳＡ１には、複数個配置された半球状の高
導電性金属、若しくは半田ボールや銀バンプ等の接続導
体３６を介して、モリブデン製のソース電極部材の第１
チップ押さえ部６１がバネにより押圧されている。同様
に、第１基準半導体素子ＱＢ１を搭載した半導体チップ
３５２の主面に設けられたソース電極パッドＳＡ２に
は、接続導体３６を介して、ソース電極部材の第１チッ
プ押さえ部６１がバネにより押圧されている。図６にお
いて紙面の奥に配置され、図示を省略した第２主半導体
素子ＱＡ２、第２基準半導体素子ＱＢ２を搭載した半導
体チップ３５３，３５４についても同様である。ソース
電極部材の第１チップ押さえ部６１は、図７の鳥瞰図に
示すように、絶縁体６３を介して、ソース電極部材の背
骨部６４に機械的に接続されている。一方、ソース電極
部材の第２チップ押さえ部６２は、ソース電極部材の背
骨部６４に直接接続され、所定の電流が流れるように構
成されている。
に、それぞれ厚さ１００μｍ程度の半田４２により半導
体チップ３５１，３５２，３５３，３５４が半田付けさ
れている。図６に示すように、第１主半導体素子ＱＡ１
を搭載した半導体チップ３５１の主面に設けられたソー
ス電極パッドＳＡ１には、複数個配置された半球状の高
導電性金属、若しくは半田ボールや銀バンプ等の接続導
体３６を介して、モリブデン製のソース電極部材の第１
チップ押さえ部６１がバネにより押圧されている。同様
に、第１基準半導体素子ＱＢ１を搭載した半導体チップ
３５２の主面に設けられたソース電極パッドＳＡ２に
は、接続導体３６を介して、ソース電極部材の第１チッ
プ押さえ部６１がバネにより押圧されている。図６にお
いて紙面の奥に配置され、図示を省略した第２主半導体
素子ＱＡ２、第２基準半導体素子ＱＢ２を搭載した半導
体チップ３５３，３５４についても同様である。ソース
電極部材の第１チップ押さえ部６１は、図７の鳥瞰図に
示すように、絶縁体６３を介して、ソース電極部材の背
骨部６４に機械的に接続されている。一方、ソース電極
部材の第２チップ押さえ部６２は、ソース電極部材の背
骨部６４に直接接続され、所定の電流が流れるように構
成されている。
【００５１】このようにして、ソース電極部材の第１チ
ップ押さえ部６１及び第２チップ押さえ部６２が、４つ
の半導体チップ３５１，３５２，３５３，３５４のそれ
ぞれのソース電極パッドＳＡ１，ＳＡ２，ＳＢ１，ＳＢ
２に圧接して、ソース電極経路が形成されている。セラ
ミックハウジング３８の端部には円環状の低膨張金属製
部材３９が銀ロー等のロー付けにより接続されている。
そして、この円環状の低膨張金属製部材３９の上部は、
フランジ３２の上端部と溶接されている。又、図６に示
すように、４つの半導体チップ３５１，３５２，３５
３，３５４のそれぞれの主面に設けられたＭＯＳトラン
ジスタのゲート電極パッド３９１，３９２，３９３，３
９４には、プローブピン４７が、インシュレータ４８を
介して、図示を省略したバネにより押圧されている。
ップ押さえ部６１及び第２チップ押さえ部６２が、４つ
の半導体チップ３５１，３５２，３５３，３５４のそれ
ぞれのソース電極パッドＳＡ１，ＳＡ２，ＳＢ１，ＳＢ
２に圧接して、ソース電極経路が形成されている。セラ
ミックハウジング３８の端部には円環状の低膨張金属製
部材３９が銀ロー等のロー付けにより接続されている。
そして、この円環状の低膨張金属製部材３９の上部は、
フランジ３２の上端部と溶接されている。又、図６に示
すように、４つの半導体チップ３５１，３５２，３５
３，３５４のそれぞれの主面に設けられたＭＯＳトラン
ジスタのゲート電極パッド３９１，３９２，３９３，３
９４には、プローブピン４７が、インシュレータ４８を
介して、図示を省略したバネにより押圧されている。
【００５２】図６に示すように、銅板４０１，４０２，
４０３，４０４には４つの半導体チップ３５１，３５
２，３５３，３５４のドレインである底面がそれぞれ半
田付けされているため、銅板４０１，４０２，４０３，
４０４はＭＯＳトランジスタのドレイン電極配線部とな
っている。この銅板４０１，４０２，４０３，４０４の
一部から銅の丸棒からなる第２、第４、第６及び第８電
極となるドレイン電極ＤＡ１，ＤＡ２，ＤＢ１，ＤＢ２
が半田付けにより立設されている。図７に示すように、
ドレイン電極ＤＡ１は、ソース電極部材の背骨部６４を
貫通し、背骨部６４の上部において、背骨部６４と半田
付けされる。ドレイン電極ＤＡ２，ＤＢ１，ＤＢ２は、
セラミックハウジング３８を貫通して外部に突出してい
る。又、図７に示すように、ソース電極部材の背骨部６
４の上に銅の丸棒からなる中間端子Ｐが立設され、セラ
ミックハウジング３８を貫通して外部に突出している。
第１チップ押さえ部６１の上には、銅の丸棒からなるソ
ース電極Ｓ１が立設され、セラミックハウジング３８を
貫通して外部に突出している。ドレイン電極ＤＡ２，Ｄ
Ｂ１，ＤＢ２はセラミックハウジング３８に銀ローやア
ルミ・ロー等のロー付けにより立設された銅のキャップ
形状のドレイン電極によりカシメにより結合される。同
様に、ソース電極Ｓ１はセラミックハウジング３８に銀
ローやアルミ・ロー等のロー付けにより立設された銅の
キャップ形状のソース電極によりカシメにより結合され
る。更に、プローブピン４７に接続された複数ゲート配
線は、それぞれセラミックハウジング３８にロー付けに
より立設された銅のキャップ形状のゲート電極によりカ
シメにより結合される。
４０３，４０４には４つの半導体チップ３５１，３５
２，３５３，３５４のドレインである底面がそれぞれ半
田付けされているため、銅板４０１，４０２，４０３，
４０４はＭＯＳトランジスタのドレイン電極配線部とな
っている。この銅板４０１，４０２，４０３，４０４の
一部から銅の丸棒からなる第２、第４、第６及び第８電
極となるドレイン電極ＤＡ１，ＤＡ２，ＤＢ１，ＤＢ２
が半田付けにより立設されている。図７に示すように、
ドレイン電極ＤＡ１は、ソース電極部材の背骨部６４を
貫通し、背骨部６４の上部において、背骨部６４と半田
付けされる。ドレイン電極ＤＡ２，ＤＢ１，ＤＢ２は、
セラミックハウジング３８を貫通して外部に突出してい
る。又、図７に示すように、ソース電極部材の背骨部６
４の上に銅の丸棒からなる中間端子Ｐが立設され、セラ
ミックハウジング３８を貫通して外部に突出している。
第１チップ押さえ部６１の上には、銅の丸棒からなるソ
ース電極Ｓ１が立設され、セラミックハウジング３８を
貫通して外部に突出している。ドレイン電極ＤＡ２，Ｄ
Ｂ１，ＤＢ２はセラミックハウジング３８に銀ローやア
ルミ・ロー等のロー付けにより立設された銅のキャップ
形状のドレイン電極によりカシメにより結合される。同
様に、ソース電極Ｓ１はセラミックハウジング３８に銀
ローやアルミ・ロー等のロー付けにより立設された銅の
キャップ形状のソース電極によりカシメにより結合され
る。更に、プローブピン４７に接続された複数ゲート配
線は、それぞれセラミックハウジング３８にロー付けに
より立設された銅のキャップ形状のゲート電極によりカ
シメにより結合される。
【００５３】図５乃至図７に示すパッケージ構造によれ
ば、フランジ３２の下の端部をセラミック基板３１とロ
ー付けされ、上の端部をフランジ３２に溶接接続された
低膨張金属製部材３９を介して、セラミックハウジング
３８にロー付けされ、気密空間を構成している。更に、
セラミックハウジング３８の上に突出しているドレイン
電極ＤＡ２，ＤＢ１，ＤＢ２、ソース電極Ｓ１、ゲート
配線の貫通口をキャップ形状のドレイン電極、ソース電
極、ゲート電極によりロー付けにより気密的に塞ぐこと
が可能である。これによって、耐湿性を極めて高くする
ことが出来、内部に湿気や腐食性ガスなどの侵入を完全
に防止して、４つの半導体チップ３５１，３５２，３５
３，３５４の故障を防止し、その信頼性を著しく高める
ことが出来る。
ば、フランジ３２の下の端部をセラミック基板３１とロ
ー付けされ、上の端部をフランジ３２に溶接接続された
低膨張金属製部材３９を介して、セラミックハウジング
３８にロー付けされ、気密空間を構成している。更に、
セラミックハウジング３８の上に突出しているドレイン
電極ＤＡ２，ＤＢ１，ＤＢ２、ソース電極Ｓ１、ゲート
配線の貫通口をキャップ形状のドレイン電極、ソース電
極、ゲート電極によりロー付けにより気密的に塞ぐこと
が可能である。これによって、耐湿性を極めて高くする
ことが出来、内部に湿気や腐食性ガスなどの侵入を完全
に防止して、４つの半導体チップ３５１，３５２，３５
３，３５４の故障を防止し、その信頼性を著しく高める
ことが出来る。
【００５４】更に、半導体チップ３５１，３５２，３５
３，３５４のそれぞれのソース電極パッドＳＡ１，ＳＡ
２，ＳＢ１，ＳＢ２は、アルミワイヤなどのボンディン
グワイヤを用いずに、接続導体３６を介して、第１チッ
プ押さえ部６１及び第２チップ押さえ部６２を圧接して
いる。又、半導体チップ３５１，３５２，３５３，３５
４の裏面のドレイン電極層は、銅板４０１，４０２，４
０３，４０４への半田付けされている。このため、各電
極経路の通電容量は極めて大きな値を確保出来る。この
ような通電容量の大きな導電部材により大電流制御用モ
ジュールを構成する電極経路が形成されているため、交
流用スイッチングデバイスのパワーサイクル耐量を著し
く向上させることが出来る。
３，３５４のそれぞれのソース電極パッドＳＡ１，ＳＡ
２，ＳＢ１，ＳＢ２は、アルミワイヤなどのボンディン
グワイヤを用いずに、接続導体３６を介して、第１チッ
プ押さえ部６１及び第２チップ押さえ部６２を圧接して
いる。又、半導体チップ３５１，３５２，３５３，３５
４の裏面のドレイン電極層は、銅板４０１，４０２，４
０３，４０４への半田付けされている。このため、各電
極経路の通電容量は極めて大きな値を確保出来る。この
ような通電容量の大きな導電部材により大電流制御用モ
ジュールを構成する電極経路が形成されているため、交
流用スイッチングデバイスのパワーサイクル耐量を著し
く向上させることが出来る。
【００５５】（集積化構造）図８は、図４に示した回路
構成をモノリシックに集積化する場合の一例を示す断面
図である。図８に示すように、本発明の実施の形態に係
る交流用スイッチングデバイスは、台基板５０１上にＳ
ＯＩ酸化膜（埋め込み絶縁膜）５０２を介して真性（ｉ
型）半導体領域３６７，３５７，３７７，３４７を形成
したＳＯＩ構造を基礎とし、絶縁分離構造を構成してい
る。
構成をモノリシックに集積化する場合の一例を示す断面
図である。図８に示すように、本発明の実施の形態に係
る交流用スイッチングデバイスは、台基板５０１上にＳ
ＯＩ酸化膜（埋め込み絶縁膜）５０２を介して真性（ｉ
型）半導体領域３６７，３５７，３７７，３４７を形成
したＳＯＩ構造を基礎とし、絶縁分離構造を構成してい
る。
【００５６】即ち、底面の誘電体５０２及び側面の素子
分離領域で分離された島状のｉ型半導体領域３６７，３
５７，３７７，３４７を有し、この半導体領域３６７，
３５７，３７７，３４７中に、それぞれ第１基準半導体
素子ＱＢ１、第１主半導体素子ＱＡ１、第２主半導体素
子ＱＡ２、第２基準半導体素子ＱＢ２が形成されてい
る。なお、図８においては、島状のｉ型半導体領域３５
７中にＮ１個の第１のユニット素子（単位セル）からな
る第１主半導体素子ＱＡ１が、島状のｉ型半導体領域３
６７中にＮ２個の第１のユニット素子から第１基準半導
体素子ＱＢ１が形成されている。しかし、簡単化のた
め、そのうちの、それぞれの一個のユニット素子（単位
セル）を図示している。同様に、島状のｉ型半導体領域
３７７中には、Ｎ３個の第２のユニット素子からなる第
２主半導体素子ＱＡ２が、島状のｉ型半導体領域３４７
中にはＮ４個の第２のユニット素子からなる第２基準半
導体素子ＱＢ２が形成されている。しかし、そのうち
の、それぞれの一個のユニット素子（単位セル）が図示
されていることに留意すべきである。島状のｉ型半導体
領域３６７，３５７，３７７，３４７は、真性半導体領
域の他、ｎ−型（ν型）若しくはｐ−型（π型）の領域
でもかまわない。即ち、極僅かなｐ型若しくはｎ型のド
ーパントが含まれていても、不純物密度１×１０１１ｃ
ｍ−３〜５×１０１ ２ｃｍ−３程度以下の、実質的にｉ
型と見なせる領域であれば良い（以下において、この実
質的にｉ型と見なせる領域を含めて「ｉ型半導体領域」
という。）。更に、不純物密度５×１０１２ｃｍ−３〜
５×１０１４ｃｍ−３程度であっても、動作時に、ほぼ
完全に空乏化すれば、ｉ型半導体領域と等価な領域であ
る。
分離領域で分離された島状のｉ型半導体領域３６７，３
５７，３７７，３４７を有し、この半導体領域３６７，
３５７，３７７，３４７中に、それぞれ第１基準半導体
素子ＱＢ１、第１主半導体素子ＱＡ１、第２主半導体素
子ＱＡ２、第２基準半導体素子ＱＢ２が形成されてい
る。なお、図８においては、島状のｉ型半導体領域３５
７中にＮ１個の第１のユニット素子（単位セル）からな
る第１主半導体素子ＱＡ１が、島状のｉ型半導体領域３
６７中にＮ２個の第１のユニット素子から第１基準半導
体素子ＱＢ１が形成されている。しかし、簡単化のた
め、そのうちの、それぞれの一個のユニット素子（単位
セル）を図示している。同様に、島状のｉ型半導体領域
３７７中には、Ｎ３個の第２のユニット素子からなる第
２主半導体素子ＱＡ２が、島状のｉ型半導体領域３４７
中にはＮ４個の第２のユニット素子からなる第２基準半
導体素子ＱＢ２が形成されている。しかし、そのうち
の、それぞれの一個のユニット素子（単位セル）が図示
されていることに留意すべきである。島状のｉ型半導体
領域３６７，３５７，３７７，３４７は、真性半導体領
域の他、ｎ−型（ν型）若しくはｐ−型（π型）の領域
でもかまわない。即ち、極僅かなｐ型若しくはｎ型のド
ーパントが含まれていても、不純物密度１×１０１１ｃ
ｍ−３〜５×１０１ ２ｃｍ−３程度以下の、実質的にｉ
型と見なせる領域であれば良い（以下において、この実
質的にｉ型と見なせる領域を含めて「ｉ型半導体領域」
という。）。更に、不純物密度５×１０１２ｃｍ−３〜
５×１０１４ｃｍ−３程度であっても、動作時に、ほぼ
完全に空乏化すれば、ｉ型半導体領域と等価な領域であ
る。
【００５７】図８に示す素子分離領域は、ＳＯＩ酸化膜
（埋め込み絶縁膜）５０２に達するまで深く形成された
トレンチを用いて形成されている。即ち、このトレンチ
の側壁に形成されたトレンチ側壁絶縁膜５０３と、更に
トレンチ側壁絶縁膜５０３に挟まれた半絶縁性ポリシリ
コン（ＳＩＰＯＳ）５０４から構成されている。島状の
ｉ型半導体領域３６７，３５７，３７７，３４７の底部
には、それぞれ、ｐ＋埋め込みドレイン領域３６８、ｐ
＋埋め込みドレイン領域３５８、ｎ＋埋め込みドレイン
領域３０８、ｎ＋埋め込みドレイン領域３４８が形成さ
れている。これらのｐ＋埋め込みドレイン領域３６８、
ｐ＋埋め込みドレイン領域３５８、ｎ＋埋め込みドレイ
ン領域３０８、ｎ＋埋め込みドレイン領域３４８に対し
ては、それぞれｐ＋シンカー３６９、ｐ＋シンカー３５
９、ｎ＋シンカー３１９、ｎ＋シンカー３４９が設けら
れ、半導体チップの表面に導かれている。なお、第１主
半導体素子ＱＡ１は、島状のｉ型半導体領域３５７中に
配置されたＮ１（例えば、Ｎ１＝１０００）個のユニッ
ト素子から、第２主半導体素子ＱＡ２は、島状のｉ型半
導体領域３７７中に配置されたＮ３個の第２のユニット
素子から構成されるので、ｐ＋シンカー３５９、ｎ＋シ
ンカー３１９等は、それぞれのユニット素子毎に取り出
してもかまわないが、複数のグループに分け、グループ
毎にｐ＋シンカー３５９、ｎ＋シンカー３１９等を取り
出すようにすれば、チップ上の集積度は向上する。しか
し、ｐ＋シンカー３５９、ｎ＋シンカー３１９等をそれ
ぞれのユニット素子毎に取り出す方がオン抵抗は低くな
る。低いオン抵抗を実現するためには、島状のｉ型半導
体領域３６７，３５７，３７７，３４７の底部に配置さ
れたｐ＋埋め込みドレイン領域３６８、ｐ＋埋め込みド
レイン領域３５８、ｎ＋埋め込みドレイン領域３０８、
ｎ＋埋め込みドレイン領域３４８のそれぞれの下に、下
敷き金属層を更に設ければ良い。
（埋め込み絶縁膜）５０２に達するまで深く形成された
トレンチを用いて形成されている。即ち、このトレンチ
の側壁に形成されたトレンチ側壁絶縁膜５０３と、更に
トレンチ側壁絶縁膜５０３に挟まれた半絶縁性ポリシリ
コン（ＳＩＰＯＳ）５０４から構成されている。島状の
ｉ型半導体領域３６７，３５７，３７７，３４７の底部
には、それぞれ、ｐ＋埋め込みドレイン領域３６８、ｐ
＋埋め込みドレイン領域３５８、ｎ＋埋め込みドレイン
領域３０８、ｎ＋埋め込みドレイン領域３４８が形成さ
れている。これらのｐ＋埋め込みドレイン領域３６８、
ｐ＋埋め込みドレイン領域３５８、ｎ＋埋め込みドレイ
ン領域３０８、ｎ＋埋め込みドレイン領域３４８に対し
ては、それぞれｐ＋シンカー３６９、ｐ＋シンカー３５
９、ｎ＋シンカー３１９、ｎ＋シンカー３４９が設けら
れ、半導体チップの表面に導かれている。なお、第１主
半導体素子ＱＡ１は、島状のｉ型半導体領域３５７中に
配置されたＮ１（例えば、Ｎ１＝１０００）個のユニッ
ト素子から、第２主半導体素子ＱＡ２は、島状のｉ型半
導体領域３７７中に配置されたＮ３個の第２のユニット
素子から構成されるので、ｐ＋シンカー３５９、ｎ＋シ
ンカー３１９等は、それぞれのユニット素子毎に取り出
してもかまわないが、複数のグループに分け、グループ
毎にｐ＋シンカー３５９、ｎ＋シンカー３１９等を取り
出すようにすれば、チップ上の集積度は向上する。しか
し、ｐ＋シンカー３５９、ｎ＋シンカー３１９等をそれ
ぞれのユニット素子毎に取り出す方がオン抵抗は低くな
る。低いオン抵抗を実現するためには、島状のｉ型半導
体領域３６７，３５７，３７７，３４７の底部に配置さ
れたｐ＋埋め込みドレイン領域３６８、ｐ＋埋め込みド
レイン領域３５８、ｎ＋埋め込みドレイン領域３０８、
ｎ＋埋め込みドレイン領域３４８のそれぞれの下に、下
敷き金属層を更に設ければ良い。
【００５８】下敷き金属層としては、タングステン
（Ｗ）、チタン（Ｔｉ）、モリブデン（Ｍｏ）等の高融
点金属、これらのシリサイド（ＷＳｉ２，ＴｉＳｉ２，
ＭｏＳｉ ２）等が使用出来る。或いはこれらのシリサイ
ドを用いたポリサイドで下敷き金属層を構成しても良
い。
（Ｗ）、チタン（Ｔｉ）、モリブデン（Ｍｏ）等の高融
点金属、これらのシリサイド（ＷＳｉ２，ＴｉＳｉ２，
ＭｏＳｉ ２）等が使用出来る。或いはこれらのシリサイ
ドを用いたポリサイドで下敷き金属層を構成しても良
い。
【００５９】図８に示すように、第１基準半導体素子Ｑ
Ｂ１となるｐＭＯＳトランジスタは、ドレイン領域とな
るｐ＋埋め込み領域３６８の上に、ｉ型半導体領域３６
７をドリフト領域とし、このドリフト領域３６７の表面
に、ｎボディ領域３６６を島状に配置している。ｎボデ
ィ領域３６６の表面には、ソース領域となるｐ＋領域３
６５が形成されている。ｎボディ領域３６６の上部及び
ｎボディ領域３６６に挟まれたドリフト領域３６７の上
部にはゲート絶縁膜３６４が配置され、更にゲート絶縁
膜３６４の上部に第３制御電極（第３ゲート電極）３６
３が配置されている。ゲート電極３６３の上部には層間
絶縁膜３０２が配置され、この層間絶縁膜３０２中に開
口されたコンタクトホールを介して、ｎボディ領域３６
６とソース領域３６５を短絡するように第５主電極（ソ
ース電極）３６１が配置されている。ｐ＋埋め込みドレ
イン領域３６８に接続したｐ＋シンカー３６９には第６
主電極（ドレイン電極）３７０が形成されている。
Ｂ１となるｐＭＯＳトランジスタは、ドレイン領域とな
るｐ＋埋め込み領域３６８の上に、ｉ型半導体領域３６
７をドリフト領域とし、このドリフト領域３６７の表面
に、ｎボディ領域３６６を島状に配置している。ｎボデ
ィ領域３６６の表面には、ソース領域となるｐ＋領域３
６５が形成されている。ｎボディ領域３６６の上部及び
ｎボディ領域３６６に挟まれたドリフト領域３６７の上
部にはゲート絶縁膜３６４が配置され、更にゲート絶縁
膜３６４の上部に第３制御電極（第３ゲート電極）３６
３が配置されている。ゲート電極３６３の上部には層間
絶縁膜３０２が配置され、この層間絶縁膜３０２中に開
口されたコンタクトホールを介して、ｎボディ領域３６
６とソース領域３６５を短絡するように第５主電極（ソ
ース電極）３６１が配置されている。ｐ＋埋め込みドレ
イン領域３６８に接続したｐ＋シンカー３６９には第６
主電極（ドレイン電極）３７０が形成されている。
【００６０】第１主半導体素子ＱＡ１となるｐＭＯＳト
ランジスタは、ドレイン領域となるｐ＋埋め込み領域３
５８の上に、ｉ型半導体領域３５７をドリフト領域と
し、このドリフト領域３５７の表面に、ｎボディ領域３
５６を島状に配置している。ｎボディ領域３５６の表面
には、ソース領域となるｐ＋領域３５５が形成されてい
る。ｎボディ領域３５６の上部及びｎボディ領域３５６
に挟まれたドリフト領域３５７の上部にはゲート絶縁膜
３５４が配置され、更にゲート絶縁膜３５４の上部に第
１制御電極（第１ゲート電極）３５３が配置されてい
る。ゲート電極３５３の上部には層間絶縁膜３０２が配
置され、この層間絶縁膜３０２中に開口されたコンタク
トホールを介して、ｎボディ領域３５６とソース領域３
５５を短絡するように第１主電極（ソース電極）３５１
が配置されている。ｐ＋埋め込みドレイン領域３５８に
接続したｐ＋シンカー３５９には、第２主半導体素子Ｑ
Ａ２のソース電極３０１が延長形成され、ｐ＋埋め込み
ドレイン領域３５８と第２主半導体素子ＱＡ２のソース
電極３０１とを互いに接続している。従って、第２主半
導体素子ＱＡ２のソース電極３０１は、第２主電極（ド
レイン電極）と接続する中間端子配線Ｐを構成してい
る。又、図示を省略しているが、第１基準半導体素子Ｑ
Ｂ１のソース電極３６１と第１主半導体素子ＱＡ１のソ
ース電極３５１とは紙面の奥の方で互いに接続されてい
る。
ランジスタは、ドレイン領域となるｐ＋埋め込み領域３
５８の上に、ｉ型半導体領域３５７をドリフト領域と
し、このドリフト領域３５７の表面に、ｎボディ領域３
５６を島状に配置している。ｎボディ領域３５６の表面
には、ソース領域となるｐ＋領域３５５が形成されてい
る。ｎボディ領域３５６の上部及びｎボディ領域３５６
に挟まれたドリフト領域３５７の上部にはゲート絶縁膜
３５４が配置され、更にゲート絶縁膜３５４の上部に第
１制御電極（第１ゲート電極）３５３が配置されてい
る。ゲート電極３５３の上部には層間絶縁膜３０２が配
置され、この層間絶縁膜３０２中に開口されたコンタク
トホールを介して、ｎボディ領域３５６とソース領域３
５５を短絡するように第１主電極（ソース電極）３５１
が配置されている。ｐ＋埋め込みドレイン領域３５８に
接続したｐ＋シンカー３５９には、第２主半導体素子Ｑ
Ａ２のソース電極３０１が延長形成され、ｐ＋埋め込み
ドレイン領域３５８と第２主半導体素子ＱＡ２のソース
電極３０１とを互いに接続している。従って、第２主半
導体素子ＱＡ２のソース電極３０１は、第２主電極（ド
レイン電極）と接続する中間端子配線Ｐを構成してい
る。又、図示を省略しているが、第１基準半導体素子Ｑ
Ｂ１のソース電極３６１と第１主半導体素子ＱＡ１のソ
ース電極３５１とは紙面の奥の方で互いに接続されてい
る。
【００６１】第２主半導体素子ＱＡ２となるｎＭＯＳト
ランジスタは、ドレイン領域となるｎ＋領域３０８の上
に、ｉ型半導体領域３７７をドリフト領域とし、このド
リフト領域３７７の表面に、ｐボディ領域３０６を島状
に配置している。ｐボディ領域３０６の表面には、ソー
ス領域となるｎ＋領域３０５が形成されている。ｐボデ
ィ領域３０６の上部及びｐボディ領域３０６に挟まれた
ドリフト領域３７７の上部にはゲート絶縁膜３０４が配
置され、更にゲート絶縁膜３０４の上部に第２制御電極
（第２ゲート電極）３０３が配置されている。ゲート電
極３０３の上部には層間絶縁膜３０２が配置され、この
層間絶縁膜３０２中に開口されたコンタクトホールを介
して、ｐボディ領域３０６とソース領域３０５を短絡す
るように第１主電極（ソース電極）となる中間端子配線
３０１が配置されている。ｎ＋埋め込みドレイン領域３
０８に接続したｎ＋シンカー３１９には第４主電極（ド
レイン電極）３１０が形成されている。
ランジスタは、ドレイン領域となるｎ＋領域３０８の上
に、ｉ型半導体領域３７７をドリフト領域とし、このド
リフト領域３７７の表面に、ｐボディ領域３０６を島状
に配置している。ｐボディ領域３０６の表面には、ソー
ス領域となるｎ＋領域３０５が形成されている。ｐボデ
ィ領域３０６の上部及びｐボディ領域３０６に挟まれた
ドリフト領域３７７の上部にはゲート絶縁膜３０４が配
置され、更にゲート絶縁膜３０４の上部に第２制御電極
（第２ゲート電極）３０３が配置されている。ゲート電
極３０３の上部には層間絶縁膜３０２が配置され、この
層間絶縁膜３０２中に開口されたコンタクトホールを介
して、ｐボディ領域３０６とソース領域３０５を短絡す
るように第１主電極（ソース電極）となる中間端子配線
３０１が配置されている。ｎ＋埋め込みドレイン領域３
０８に接続したｎ＋シンカー３１９には第４主電極（ド
レイン電極）３１０が形成されている。
【００６２】第２基準半導体素子ＱＢ２となるｎＭＯＳ
トランジスタは、ドレイン領域となるｎ＋領域３４８の
上に、ｉ型半導体領域３４７をドリフト領域とし、この
ドリフト領域３４７の表面に、ｐボディ領域３４６を島
状に配置している。ｐボディ領域３４６の表面には、ソ
ース領域となるｎ＋領域３４５が形成されている。ｐボ
ディ領域３４６の上部及びｐボディ領域３４６に挟まれ
たドリフト領域３４７の上部にはゲート絶縁膜３４４が
配置され、更にゲート絶縁膜３４４の上部に第４制御電
極（第４ゲート電極）３４３が配置されている。ゲート
電極３４３の上部には層間絶縁膜３０２が配置され、こ
の層間絶縁膜３０２中に開口されたコンタクトホールを
介して、ｐボディ領域３４６とソース領域３４５を短絡
するように第７主電極（ソース電極）３４１が配置され
ている。図示を省略しているが、ｎ＋埋め込みドレイン
領域３４８には、ｎ＋シンカーが接続され、ｎ＋シンカ
ーに第８主電極（ドレイン電極）が接続されている。
又、図示を省略しているが、第２基準半導体素子ＱＢ２
のソース電極３４１と第２主半導体素子ＱＡ２のソース
電極３０１とは紙面の奥の方で互いに接続されている。
トランジスタは、ドレイン領域となるｎ＋領域３４８の
上に、ｉ型半導体領域３４７をドリフト領域とし、この
ドリフト領域３４７の表面に、ｐボディ領域３４６を島
状に配置している。ｐボディ領域３４６の表面には、ソ
ース領域となるｎ＋領域３４５が形成されている。ｐボ
ディ領域３４６の上部及びｐボディ領域３４６に挟まれ
たドリフト領域３４７の上部にはゲート絶縁膜３４４が
配置され、更にゲート絶縁膜３４４の上部に第４制御電
極（第４ゲート電極）３４３が配置されている。ゲート
電極３４３の上部には層間絶縁膜３０２が配置され、こ
の層間絶縁膜３０２中に開口されたコンタクトホールを
介して、ｐボディ領域３４６とソース領域３４５を短絡
するように第７主電極（ソース電極）３４１が配置され
ている。図示を省略しているが、ｎ＋埋め込みドレイン
領域３４８には、ｎ＋シンカーが接続され、ｎ＋シンカ
ーに第８主電極（ドレイン電極）が接続されている。
又、図示を省略しているが、第２基準半導体素子ＱＢ２
のソース電極３４１と第２主半導体素子ＱＡ２のソース
電極３０１とは紙面の奥の方で互いに接続されている。
【００６３】そして、既に図２を用いて説明したよう
に、第１主半導体素子ＱＡ１のｎボディ領域３５６とｐ
＋埋め込みドレイン領域３６８との間に、ｐｎ接合構造
の第１寄生ダイオードＤＰ１が内在している。更に、第
２主半導体素子ＱＡ２のｐボディ領域３０６とｎ＋埋め
込みドレイン領域３０８との間に、ｐｎ接合構造の第２
寄生ダイオードＤｐ２が内在している。従って、ドレイ
ン電極３１０を負、中間端子配線Ｐを正とするバイアス
条件とすれば寄生ダイオードＤｐ２が導通し、中間端子
配線Ｐを正、ソース電極３５１を負とするバイアス条件
とすれば寄生ダイオードＤｐ１が導通する。
に、第１主半導体素子ＱＡ１のｎボディ領域３５６とｐ
＋埋め込みドレイン領域３６８との間に、ｐｎ接合構造
の第１寄生ダイオードＤＰ１が内在している。更に、第
２主半導体素子ＱＡ２のｐボディ領域３０６とｎ＋埋め
込みドレイン領域３０８との間に、ｐｎ接合構造の第２
寄生ダイオードＤｐ２が内在している。従って、ドレイ
ン電極３１０を負、中間端子配線Ｐを正とするバイアス
条件とすれば寄生ダイオードＤｐ２が導通し、中間端子
配線Ｐを正、ソース電極３５１を負とするバイアス条件
とすれば寄生ダイオードＤｐ１が導通する。
【００６４】図８に示す交流用スイッチングデバイス
は、以下のようにすれば製造出来る。
は、以下のようにすれば製造出来る。
【００６５】（ａ）台基板５０１としては不純物密度５
×１０１２ｃｍ−３〜１×１０１５ｃｍ−３程度で厚さ
２５０〜６００μｍのｐ型シリコン基板を用い、この表
面に熱酸化法又はＣＶＤ法等により厚さ１〜１０μｍの
埋め込み絶縁膜（ＳＯＩ酸化膜）５０２を形成し、その
表面を鏡面に研磨する。３μｍ程度以上の厚い埋め込み
絶縁膜（ＳＯＩ酸化膜）５０２を形成するには、高圧酸
化法等を用いても良い。
×１０１２ｃｍ−３〜１×１０１５ｃｍ−３程度で厚さ
２５０〜６００μｍのｐ型シリコン基板を用い、この表
面に熱酸化法又はＣＶＤ法等により厚さ１〜１０μｍの
埋め込み絶縁膜（ＳＯＩ酸化膜）５０２を形成し、その
表面を鏡面に研磨する。３μｍ程度以上の厚い埋め込み
絶縁膜（ＳＯＩ酸化膜）５０２を形成するには、高圧酸
化法等を用いても良い。
【００６６】（ｂ）次に、不純物密度１×１０１１ｃｍ
−３〜５×１０１２ｃｍ−３程度以下の、実質的にｉ型
と見なせるシリコン基板（以下において「ｉ型基板」と
いう。）の表面に、フォトリソグラフィー法、及びイオ
ン注入法等を用いて、選択的に、ｐ＋埋め込みドレイン
領域３６８、ｐ＋埋め込みドレイン領域３５８、ｎ＋埋
め込みドレイン領域３０８、ｎ＋埋め込みドレイン領域
３４８を形成する。そして、ｐ＋埋め込みドレイン領域
３６８、ｐ＋埋め込みドレイン領域３５８、ｎ ＋埋め込
みドレイン領域３０８、ｎ＋埋め込みドレイン領域３４
８の形成された面を、ＳＯＩ酸化膜５０２に接するよう
にして、ｉ型基板とｐ型シリコン（台基板）１とを貼り
合わせる。又、ＳＤＢ法は電圧をかけて熱処理する陽極
接合法でも良い。ＳＤＢ法による貼り合わせ後、ｉ型基
板は所望の厚み、例えば１〜３０μｍになるように研磨
し、その厚みを調整すれば良い。なお、低いオン抵抗を
実現するためにｐ＋埋め込みドレイン領域３６８、ｐ＋
埋め込みドレイン領域３５８、ｎ＋埋め込みドレイン領
域３０８、ｎ＋埋め込みドレイン領域３４８のそれぞれ
に下敷き金属層を設ける場合は、タングステン（Ｗ）、
チタン（Ｔｉ）、モリブデン（Ｍｏ）等の高融点金属を
ＣＶＤ、スパッタリング、真空蒸着で堆積すれば良い。
或いは、タングステン（Ｗ）、チタン（Ｔｉ）、モリブ
デン（Ｍｏ）等を堆積後、更に所定の温度でアニール
（シリサイド化）を行い、ＷＳｉ２，ＴｉＳｉ２，Ｍｏ
Ｓｉ２等のシリサイドを形成しても良い。シリサイド
は、ＣＶＤやスパッタリングで直接形成も可能である。
更に、ポリシリコンのＣＶＤを併用して、これらのシリ
サイドを用いたポリサイドを構成し、下敷き金属層を構
成しても良い。そして、この下敷き金属層とＳＯＩ酸化
膜５０２とが接するようにして、ｉ型基板とｐ型シリコ
ン（台基板）１とをＳＤＢ法により貼り合わせれば良
い。
−３〜５×１０１２ｃｍ−３程度以下の、実質的にｉ型
と見なせるシリコン基板（以下において「ｉ型基板」と
いう。）の表面に、フォトリソグラフィー法、及びイオ
ン注入法等を用いて、選択的に、ｐ＋埋め込みドレイン
領域３６８、ｐ＋埋め込みドレイン領域３５８、ｎ＋埋
め込みドレイン領域３０８、ｎ＋埋め込みドレイン領域
３４８を形成する。そして、ｐ＋埋め込みドレイン領域
３６８、ｐ＋埋め込みドレイン領域３５８、ｎ ＋埋め込
みドレイン領域３０８、ｎ＋埋め込みドレイン領域３４
８の形成された面を、ＳＯＩ酸化膜５０２に接するよう
にして、ｉ型基板とｐ型シリコン（台基板）１とを貼り
合わせる。又、ＳＤＢ法は電圧をかけて熱処理する陽極
接合法でも良い。ＳＤＢ法による貼り合わせ後、ｉ型基
板は所望の厚み、例えば１〜３０μｍになるように研磨
し、その厚みを調整すれば良い。なお、低いオン抵抗を
実現するためにｐ＋埋め込みドレイン領域３６８、ｐ＋
埋め込みドレイン領域３５８、ｎ＋埋め込みドレイン領
域３０８、ｎ＋埋め込みドレイン領域３４８のそれぞれ
に下敷き金属層を設ける場合は、タングステン（Ｗ）、
チタン（Ｔｉ）、モリブデン（Ｍｏ）等の高融点金属を
ＣＶＤ、スパッタリング、真空蒸着で堆積すれば良い。
或いは、タングステン（Ｗ）、チタン（Ｔｉ）、モリブ
デン（Ｍｏ）等を堆積後、更に所定の温度でアニール
（シリサイド化）を行い、ＷＳｉ２，ＴｉＳｉ２，Ｍｏ
Ｓｉ２等のシリサイドを形成しても良い。シリサイド
は、ＣＶＤやスパッタリングで直接形成も可能である。
更に、ポリシリコンのＣＶＤを併用して、これらのシリ
サイドを用いたポリサイドを構成し、下敷き金属層を構
成しても良い。そして、この下敷き金属層とＳＯＩ酸化
膜５０２とが接するようにして、ｉ型基板とｐ型シリコ
ン（台基板）１とをＳＤＢ法により貼り合わせれば良
い。
【００６７】（ｃ）その後、厚みが調整されたｉ型基板
の表面を、化学的エッチングし、表面のダメージ層を除
去する。そして、この表面に熱酸化法により厚さ０．３
〜１μｍの酸化膜を形成する。そして、フォトリソグラ
フィー法を用いて、この酸化膜３４に、図８に示すよう
素子分離領域に対応した格子状の開口部パターンを形成
する。格子状の開口部パターンは、フォトリソグラフィ
ーにより、ｐ＋埋め込みドレイン領域３６８、ｐ＋埋め
込みドレイン領域３５８、ｎ＋埋め込みドレイン領域３
０８、ｎ＋埋め込みドレイン領域３４８のパターンにマ
スク合わせをして、対応するフォトレジストのマスクを
パターニングすれば良い。そして、このフォトレジスト
のマスクを利用して、まず、ＣＦ４等を用いたＲＩＥ
法、若しくはＥＣＲエッチング法等により酸化膜をエッ
チングする。そして、酸化膜のエッチングに用いたフォ
トレジストを除去し、酸化膜をマスクとして、ｉ型基板
をＣＦ４＋Ｏ２、ＳＦ６＋Ｏ２、ＳＦ６＋Ｈ２、ＣＣｌ
４、或いはＳｉＣｌ４等を用いたＲＩＥ法、マイクロ波
プラズマエッチ法、若しくはＥＣＲエッチング法等によ
りエッチングし、ｉ型基板中に素子分離用トレンチ
（溝）を形成する。下敷き金属層を設けた場合は、下敷
き金属層を貫通して素子分離用トレンチ（溝）を形成す
る。
の表面を、化学的エッチングし、表面のダメージ層を除
去する。そして、この表面に熱酸化法により厚さ０．３
〜１μｍの酸化膜を形成する。そして、フォトリソグラ
フィー法を用いて、この酸化膜３４に、図８に示すよう
素子分離領域に対応した格子状の開口部パターンを形成
する。格子状の開口部パターンは、フォトリソグラフィ
ーにより、ｐ＋埋め込みドレイン領域３６８、ｐ＋埋め
込みドレイン領域３５８、ｎ＋埋め込みドレイン領域３
０８、ｎ＋埋め込みドレイン領域３４８のパターンにマ
スク合わせをして、対応するフォトレジストのマスクを
パターニングすれば良い。そして、このフォトレジスト
のマスクを利用して、まず、ＣＦ４等を用いたＲＩＥ
法、若しくはＥＣＲエッチング法等により酸化膜をエッ
チングする。そして、酸化膜のエッチングに用いたフォ
トレジストを除去し、酸化膜をマスクとして、ｉ型基板
をＣＦ４＋Ｏ２、ＳＦ６＋Ｏ２、ＳＦ６＋Ｈ２、ＣＣｌ
４、或いはＳｉＣｌ４等を用いたＲＩＥ法、マイクロ波
プラズマエッチ法、若しくはＥＣＲエッチング法等によ
りエッチングし、ｉ型基板中に素子分離用トレンチ
（溝）を形成する。下敷き金属層を設けた場合は、下敷
き金属層を貫通して素子分離用トレンチ（溝）を形成す
る。
【００６８】（ｄ）次に、熱酸化法により、素子分離用
トレンチの内壁にトレンチ側壁絶縁膜（酸化膜）５０３
を形成する。その後、不純物を添加しない多結晶シリコ
ン、或いは酸素を添加した半絶縁性ポリシリコン等をＣ
ＶＤすることにより素子分離用トレンチの内部を埋め込
み、化学的機械研磨(CMP)等により表面を平坦化し、多
結晶シリコン等を埋め込み、素子分離領域を形成する。
この結果、互いに独立したｉ型半導体領域３６７，３５
７，３７７，３４７，....が形成される。
トレンチの内壁にトレンチ側壁絶縁膜（酸化膜）５０３
を形成する。その後、不純物を添加しない多結晶シリコ
ン、或いは酸素を添加した半絶縁性ポリシリコン等をＣ
ＶＤすることにより素子分離用トレンチの内部を埋め込
み、化学的機械研磨(CMP)等により表面を平坦化し、多
結晶シリコン等を埋め込み、素子分離領域を形成する。
この結果、互いに独立したｉ型半導体領域３６７，３５
７，３７７，３４７，....が形成される。
【００６９】（ｅ）この後は、標準的なＣＭＯＳプロセ
スで、ｐＭＯＳトランジスタ、ｎＭＯＳトランジスタを
形成すれば良い。これらの公知のＩＣプロセスの説明は
省略する。なお、標準的なＣＭＯＳプロセスで行われる
ように、選択的なイオン注入と、その後のドライブイン
・アニール等を用いて、ｉ型半導体領域３６７，３５７
にｐウェルを、ｉ型半導体領域３７７，３４７にｎウェ
ルを形成してもかまわない。しかし、動作の本質に変わ
らないので、ｉ型半導体領域３６７，３５７，３７７，
３４７をそのままドリフト領域として使用出来る。ｉ型
半導体領域３６７，３５７，３７７，３４７をそのまま
ドリフト領域として使用すれば、工程数が削減出来るの
で好ましい。
スで、ｐＭＯＳトランジスタ、ｎＭＯＳトランジスタを
形成すれば良い。これらの公知のＩＣプロセスの説明は
省略する。なお、標準的なＣＭＯＳプロセスで行われる
ように、選択的なイオン注入と、その後のドライブイン
・アニール等を用いて、ｉ型半導体領域３６７，３５７
にｐウェルを、ｉ型半導体領域３７７，３４７にｎウェ
ルを形成してもかまわない。しかし、動作の本質に変わ
らないので、ｉ型半導体領域３６７，３５７，３７７，
３４７をそのままドリフト領域として使用出来る。ｉ型
半導体領域３６７，３５７，３７７，３４７をそのまま
ドリフト領域として使用すれば、工程数が削減出来るの
で好ましい。
【００７０】なお、上記説明は絶縁分離構造の場合であ
るが、接合分離構造でも、従来周知の半導体製造技術を
応用し、同様な構造を製造出来ることは勿論である。
るが、接合分離構造でも、従来周知の半導体製造技術を
応用し、同様な構造を製造出来ることは勿論である。
【００７１】（パワーＩＣの回路）図９は本発明の実施
の形態に係るパワーＩＣの回路図である。本発明のパワ
ーＩＣはｐＭＯＳトランジスタ（第１主半導体素子ＱＡ
１）のドレイン電極（第２主電極）とｎＭＯＳトランジ
スタ（第２主半導体素子ＱＡ２）のソース電極（第３主
電極）を接続したものである。交流電源１１２の接地さ
れる側に第２主半導体素子ＱＡ２のドレイン電極（第４
主電極）を接続し、接地しない側に第１主半導体素子Ｑ
Ａ１のソース電極（第１主電極）を接続する。又、負荷
１０２は接地と第２主半導体素子ＱＡ２のドレイン電極
の間に接続される。ツェナーダイオードＺＤ１は第１主
半導体素子ＱＡ１の第１制御電極（第１ゲート電極）と
ソース電極Ｓ間を１２Ｖに保って、ゲート絶縁膜に過電
圧が印加されようとした場合にこれをバイパスさせる機
能を有する。ツェナーダイオードＺＤ５１は第２主半導
体素子ＱＡ２の第２制御電極（第２ゲート電極）とソー
ス電極ＳＡ間を１２Ｖに保って、ゲート絶縁膜に過電圧
が印加されようとした場合にこれをバイパスさせる機能
を有する。抵抗Ｒ８は第１ゲート電極と接地の間で電位
差を生じさせるための抵抗であり、スイッチＳＷ２をオ
ンすることで抵抗Ｒ８を接地する。Ｒ５８は第２ゲート
電極と接地の間で電位差を生じさせるための抵抗であ
り、スイッチＳＷ２をオンすることでＲ５８を接地す
る。
の形態に係るパワーＩＣの回路図である。本発明のパワ
ーＩＣはｐＭＯＳトランジスタ（第１主半導体素子ＱＡ
１）のドレイン電極（第２主電極）とｎＭＯＳトランジ
スタ（第２主半導体素子ＱＡ２）のソース電極（第３主
電極）を接続したものである。交流電源１１２の接地さ
れる側に第２主半導体素子ＱＡ２のドレイン電極（第４
主電極）を接続し、接地しない側に第１主半導体素子Ｑ
Ａ１のソース電極（第１主電極）を接続する。又、負荷
１０２は接地と第２主半導体素子ＱＡ２のドレイン電極
の間に接続される。ツェナーダイオードＺＤ１は第１主
半導体素子ＱＡ１の第１制御電極（第１ゲート電極）と
ソース電極Ｓ間を１２Ｖに保って、ゲート絶縁膜に過電
圧が印加されようとした場合にこれをバイパスさせる機
能を有する。ツェナーダイオードＺＤ５１は第２主半導
体素子ＱＡ２の第２制御電極（第２ゲート電極）とソー
ス電極ＳＡ間を１２Ｖに保って、ゲート絶縁膜に過電圧
が印加されようとした場合にこれをバイパスさせる機能
を有する。抵抗Ｒ８は第１ゲート電極と接地の間で電位
差を生じさせるための抵抗であり、スイッチＳＷ２をオ
ンすることで抵抗Ｒ８を接地する。Ｒ５８は第２ゲート
電極と接地の間で電位差を生じさせるための抵抗であ
り、スイッチＳＷ２をオンすることでＲ５８を接地す
る。
【００７２】図９に示すように、本発明のパワーＩＣに
おいては、第１主半導体素子ＱＡ１と同型で電流容量の
小さいＭＯＳトランジスタ（第１基準半導体素子ＱＢ
１）が、第１主半導体素子ＱＡ１のソース電極、ゲート
電極に接続されている。又第２主半導体素子ＱＡ２と同
型で電流容量の小さいＭＯＳトランジスタ（第２基準半
導体素子ＱＢ２）が、第２主半導体素子ＱＡ２のソース
電極、ゲート電極に接続され、ドレイン電極が基準抵抗
Ｒrに接続されている。例えば、第１主半導体素子ＱＡ
１をＮ１個の第１のユニット素子（単位セル）から構成
し、第１基準半導体素子ＱＢ１を、Ｎ２個の第１のユニ
ット素子から構成し、Ｎ１≫Ｎ２とすれば良い。又、第
２主半導体素子ＱＡ２をＮ３個の第２のユニット素子か
ら構成し、第２基準半導体素子ＱＢ２を、Ｎ４個の第２
のユニット素子から構成し、Ｎ３≫Ｎ４とすれば良い。
即ち、第１主半導体素子ＱＡ１及び第２主半導体素子Ｑ
Ａ２を、それぞれ複数個のユニット素子が並列接続され
たマルチ・チャネル構造により所定の定格電流容量を実
現したパワーデバイスとして構成し、第１基準半導体素
子ＱＢ１及び第２基準半導体素子ＱＢ２の電流容量が、
主半導体素子の電流容量よりも小さくなるように、それ
ぞれの半導体素子を構成する並列接続のユニット素子数
を調整して、分流比Ｎ１：Ｎ２、若しくは分流比Ｎ３：
Ｎ４を決めれば良い。例えば、第１基準半導体素子ＱＢ
１のユニット素子数Ｎ２＝１に対して、第１主半導体素
子ＱＡ１のユニット素子数Ｎ１＝１０００となるように
構成することにより、第１基準半導体素子と第１主半導
体素子のチャネル幅Ｗの比を１：１０００として分流比
を決めることが出来る。第２基準半導体素子と第２主半
導体素子のチャネル幅Ｗについても、同様に決めること
が可能である。
おいては、第１主半導体素子ＱＡ１と同型で電流容量の
小さいＭＯＳトランジスタ（第１基準半導体素子ＱＢ
１）が、第１主半導体素子ＱＡ１のソース電極、ゲート
電極に接続されている。又第２主半導体素子ＱＡ２と同
型で電流容量の小さいＭＯＳトランジスタ（第２基準半
導体素子ＱＢ２）が、第２主半導体素子ＱＡ２のソース
電極、ゲート電極に接続され、ドレイン電極が基準抵抗
Ｒrに接続されている。例えば、第１主半導体素子ＱＡ
１をＮ１個の第１のユニット素子（単位セル）から構成
し、第１基準半導体素子ＱＢ１を、Ｎ２個の第１のユニ
ット素子から構成し、Ｎ１≫Ｎ２とすれば良い。又、第
２主半導体素子ＱＡ２をＮ３個の第２のユニット素子か
ら構成し、第２基準半導体素子ＱＢ２を、Ｎ４個の第２
のユニット素子から構成し、Ｎ３≫Ｎ４とすれば良い。
即ち、第１主半導体素子ＱＡ１及び第２主半導体素子Ｑ
Ａ２を、それぞれ複数個のユニット素子が並列接続され
たマルチ・チャネル構造により所定の定格電流容量を実
現したパワーデバイスとして構成し、第１基準半導体素
子ＱＢ１及び第２基準半導体素子ＱＢ２の電流容量が、
主半導体素子の電流容量よりも小さくなるように、それ
ぞれの半導体素子を構成する並列接続のユニット素子数
を調整して、分流比Ｎ１：Ｎ２、若しくは分流比Ｎ３：
Ｎ４を決めれば良い。例えば、第１基準半導体素子ＱＢ
１のユニット素子数Ｎ２＝１に対して、第１主半導体素
子ＱＡ１のユニット素子数Ｎ１＝１０００となるように
構成することにより、第１基準半導体素子と第１主半導
体素子のチャネル幅Ｗの比を１：１０００として分流比
を決めることが出来る。第２基準半導体素子と第２主半
導体素子のチャネル幅Ｗについても、同様に決めること
が可能である。
【００７３】第１の比較器ＣＭＰ１の“＋”入力端子は
抵抗Ｒ１を介して第１主半導体素子ＱＡ１の第２主電極
（ドレイン電極）に接続され、“−”入力端子は抵抗Ｒ
２を介して第１基準半導体素子ＱＢ１の第６主電極（ド
レイン電極）に接続されている。第２の比較器ＣＭＰ２
も同様に、“＋”入力端子は抵抗Ｒ７２を介して第２主
半導体素子ＱＡ２の第４主電極（ドレイン電極）に接続
され、“−”入力端子は抵抗Ｒ７１を介して第２基準半
導体素子ＱＢ２の第８主電極（ドレイン電極）に接続さ
れている。
抵抗Ｒ１を介して第１主半導体素子ＱＡ１の第２主電極
（ドレイン電極）に接続され、“−”入力端子は抵抗Ｒ
２を介して第１基準半導体素子ＱＢ１の第６主電極（ド
レイン電極）に接続されている。第２の比較器ＣＭＰ２
も同様に、“＋”入力端子は抵抗Ｒ７２を介して第２主
半導体素子ＱＡ２の第４主電極（ドレイン電極）に接続
され、“−”入力端子は抵抗Ｒ７１を介して第２基準半
導体素子ＱＢ２の第８主電極（ドレイン電極）に接続さ
れている。
【００７４】第１主電極Ｓと第１の比較器ＣＭＰ１の電
源端子（高電位側）の間には第１のトランジスタＱ１が
接続され、第１の比較器ＣＭＰ１の電源端子（低電位
側）のと接地電位間には抵抗Ｒ９が接続されている。一
方、第２主電極ＤＡと第２の比較器ＣＭＰ２の電源端子
（低電位側）の間には、第２のトランジスタＱ７１が、
第２の比較器ＣＭＰ２の電源端子（高電位側）と接地電
位間には抵抗Ｒ５９が接続されている。そして、第１の
比較器ＣＭＰ１の電源端子には、第３のトランジスタＱ
２のエミッタ電極を、第１の比較器ＣＭＰ１の出力端子
には第３のトランジスタＱ２のベース電極が接続されて
いる。同様に、第２の比較器ＣＭＰ２の電源端子には、
第４のトランジスタＱ７２のエミッタ電極が、第２の比
較器ＣＭＰ２の出力端子には第４のトランジスタＱ７２
のベース電極が接続されている。このようにして、第１
の比較器ＣＭＰ１の出力端子は第３のトランジスタＱ２
を介して、第１主半導体素子ＱＡ１と第１基準半導体素
子ＱＢ１の第１及び第３ゲート電極に接続されている。
同様に、第２の比較器ＣＭＰ２の出力端子は、第４のト
ランジスタＱ７２を介して、第２主半導体素子ＱＡ２と
第２基準半導体素子ＱＢ２の第２及び第４ゲート電極に
接続されている。
源端子（高電位側）の間には第１のトランジスタＱ１が
接続され、第１の比較器ＣＭＰ１の電源端子（低電位
側）のと接地電位間には抵抗Ｒ９が接続されている。一
方、第２主電極ＤＡと第２の比較器ＣＭＰ２の電源端子
（低電位側）の間には、第２のトランジスタＱ７１が、
第２の比較器ＣＭＰ２の電源端子（高電位側）と接地電
位間には抵抗Ｒ５９が接続されている。そして、第１の
比較器ＣＭＰ１の電源端子には、第３のトランジスタＱ
２のエミッタ電極を、第１の比較器ＣＭＰ１の出力端子
には第３のトランジスタＱ２のベース電極が接続されて
いる。同様に、第２の比較器ＣＭＰ２の電源端子には、
第４のトランジスタＱ７２のエミッタ電極が、第２の比
較器ＣＭＰ２の出力端子には第４のトランジスタＱ７２
のベース電極が接続されている。このようにして、第１
の比較器ＣＭＰ１の出力端子は第３のトランジスタＱ２
を介して、第１主半導体素子ＱＡ１と第１基準半導体素
子ＱＢ１の第１及び第３ゲート電極に接続されている。
同様に、第２の比較器ＣＭＰ２の出力端子は、第４のト
ランジスタＱ７２を介して、第２主半導体素子ＱＡ２と
第２基準半導体素子ＱＢ２の第２及び第４ゲート電極に
接続されている。
【００７５】そして、第３のトランジスタＱ２のコレク
タ電極には、逆流防止ダイオードＤ４が接続され、この
逆流防止ダイオードＤ４には、オン／オフ積算回路８０
１が接続されている。
タ電極には、逆流防止ダイオードＤ４が接続され、この
逆流防止ダイオードＤ４には、オン／オフ積算回路８０
１が接続されている。
【００７６】図９に示すように、本発明のパワーＩＣ
は、更に、第１主電極Ｓと接地電位ＧＮＤ間に接続され
た４個のダイオードＤ１１，Ｄ１２，Ｄ１３，Ｄ１４か
らなるブリッジ回路を更に有する。そして、このブリッ
ジ回路の２つの中点間には、電源コンデンサＣ４が接続
されている。更に、この電源コンデンサＣ４の両端間に
は、電源抵抗Ｒ３３と、電源ツェナーダイオードＺＤ４
とからなる直列回路とが更に接続されている。電源ツェ
ナーダイオードＺＤ４の両端の電位は、オン／オフ積算
回路８０１の電源電圧として用いられる。
は、更に、第１主電極Ｓと接地電位ＧＮＤ間に接続され
た４個のダイオードＤ１１，Ｄ１２，Ｄ１３，Ｄ１４か
らなるブリッジ回路を更に有する。そして、このブリッ
ジ回路の２つの中点間には、電源コンデンサＣ４が接続
されている。更に、この電源コンデンサＣ４の両端間に
は、電源抵抗Ｒ３３と、電源ツェナーダイオードＺＤ４
とからなる直列回路とが更に接続されている。電源ツェ
ナーダイオードＺＤ４の両端の電位は、オン／オフ積算
回路８０１の電源電圧として用いられる。
【００７７】（パワーＩＣの動作）次に、本発明の実施
の形態に係るパワーＩＣの動作を図９の回路図を用いて
説明する。
の形態に係るパワーＩＣの動作を図９の回路図を用いて
説明する。
【００７８】１．交流電圧Ｖ０が接地電位（ＧＮＤ）に
対してプラス側にある時の動作： （a）交流電圧Ｖ０は、実効値１００Ｖ、周波数５０Ｈ
ｚの商用電圧とし、交流電源１１２の片側は接地されて
いるものとする。まず、スイッチＳＷ２をオンすると、
第１主半導体素子ＱＡ１、第１基準半導体素子ＱＢ１、
第２主半導体素子ＱＡ２、第２基準半導体素子ＱＢ２の
ゲート電極はスイッチＳＷ２、抵抗Ｒ８、Ｒ５８等を介
して接地される。交流電源１１２の非接地側がプラス側
に上昇すると、第１主半導体素子ＱＡ１、第１基準半導
体素子ＱＢ１、第２主半導体素子ＱＡ２、第２基準半導
体素子ＱＢ２のゲート電極の電位は、ソース電極の電位
に対して、いずれも低下する。このため、第１主半導体
素子ＱＡ１、第１基準半導体素子ＱＢ１はｐチャネルの
ためターン・オンする。一方、第２主半導体素子ＱＡ
２、第２基準半導体素子ＱＢ２は、ｎチャネルのためタ
ーン・オフする。その結果、電流は交流電源１１２の非
接地側から、第１主半導体素子ＱＡ１、第２主半導体素
子ＱＡ２の寄生ダイオード、負荷１０２を介して、交流
電源１１２の接地電位（ＧＮＤ）側へ流れる。
対してプラス側にある時の動作： （a）交流電圧Ｖ０は、実効値１００Ｖ、周波数５０Ｈ
ｚの商用電圧とし、交流電源１１２の片側は接地されて
いるものとする。まず、スイッチＳＷ２をオンすると、
第１主半導体素子ＱＡ１、第１基準半導体素子ＱＢ１、
第２主半導体素子ＱＡ２、第２基準半導体素子ＱＢ２の
ゲート電極はスイッチＳＷ２、抵抗Ｒ８、Ｒ５８等を介
して接地される。交流電源１１２の非接地側がプラス側
に上昇すると、第１主半導体素子ＱＡ１、第１基準半導
体素子ＱＢ１、第２主半導体素子ＱＡ２、第２基準半導
体素子ＱＢ２のゲート電極の電位は、ソース電極の電位
に対して、いずれも低下する。このため、第１主半導体
素子ＱＡ１、第１基準半導体素子ＱＢ１はｐチャネルの
ためターン・オンする。一方、第２主半導体素子ＱＡ
２、第２基準半導体素子ＱＢ２は、ｎチャネルのためタ
ーン・オフする。その結果、電流は交流電源１１２の非
接地側から、第１主半導体素子ＱＡ１、第２主半導体素
子ＱＡ２の寄生ダイオード、負荷１０２を介して、交流
電源１１２の接地電位（ＧＮＤ）側へ流れる。
【００７９】（b）第１主半導体素子ＱＡ１，第１基準
半導体素子ＱＢ１のゲート電極の電位は、ソース電極の
電位に対して、次第に下降する。しかし、第１主半導体
素子ＱＡ１、第１基準半導体素子ＱＢ１のソース・ゲー
ト間の電位差はツェナー・ダイオードＺＤ１により、ク
ランプされ、ツェナー・ダイオードＺＤ１のツェナー電
圧１２Ｖ以上にはならない。
半導体素子ＱＢ１のゲート電極の電位は、ソース電極の
電位に対して、次第に下降する。しかし、第１主半導体
素子ＱＡ１、第１基準半導体素子ＱＢ１のソース・ゲー
ト間の電位差はツェナー・ダイオードＺＤ１により、ク
ランプされ、ツェナー・ダイオードＺＤ１のツェナー電
圧１２Ｖ以上にはならない。
【００８０】（c）交流電源１１２の非接地側から、抵
抗Ｒ１１，Ｒ１０，ダイオードＤ７を介してツェナー・
ダイオードＺＤ３に電源電圧Ｖ０が印加される。電源電
圧Ｖ０が、上昇し、ツェナー・ダイオードＺＤ３の両端
に印加される電圧が、ツェナー電圧８０Ｖ以上になる
と、ツェナー・ダイオードＺＤ３が導通する。このた
め、バイポーラトランジスタＱ１のベース電流が流れ、
バイポーラトランジスタＱ１はターン・オンする。この
ため、第１の比較器ＣＭＰ１に電源が印加され過電流判
定機能が動作し始める。そして、バイポーラトランジス
タＱ１→ツェナー・ダイオードＺＤ２→抵抗Ｒ９→ＧＮ
Ｄの経路で電流が流れるため、第１の比較器ＣＭＰ１の
両端の電位差はツェナー・ダイオードＺＤ２のツェナー
電圧１２Ｖにクランプされる。電源電圧Ｖ０の残りの電
圧Ｖ０−１２Ｖは抵抗Ｒ９の両端に掛かる。
抗Ｒ１１，Ｒ１０，ダイオードＤ７を介してツェナー・
ダイオードＺＤ３に電源電圧Ｖ０が印加される。電源電
圧Ｖ０が、上昇し、ツェナー・ダイオードＺＤ３の両端
に印加される電圧が、ツェナー電圧８０Ｖ以上になる
と、ツェナー・ダイオードＺＤ３が導通する。このた
め、バイポーラトランジスタＱ１のベース電流が流れ、
バイポーラトランジスタＱ１はターン・オンする。この
ため、第１の比較器ＣＭＰ１に電源が印加され過電流判
定機能が動作し始める。そして、バイポーラトランジス
タＱ１→ツェナー・ダイオードＺＤ２→抵抗Ｒ９→ＧＮ
Ｄの経路で電流が流れるため、第１の比較器ＣＭＰ１の
両端の電位差はツェナー・ダイオードＺＤ２のツェナー
電圧１２Ｖにクランプされる。電源電圧Ｖ０の残りの電
圧Ｖ０−１２Ｖは抵抗Ｒ９の両端に掛かる。
【００８１】（d）第１の比較器ＣＭＰ１の入力端子の
電位をＶ２，Ｖ３とすると、Ｖ２、Ｖ３はダイオードＤ
２，Ｄ３により、ツェナー・ダイオードＺＤ２のアノー
ド電位にクランプされる。Ｖ２はツェナー・ダイオード
ＺＤ２アノード電位より、ダイオードＤ２の順方向電圧
降下分０．７Ｖ低い電位までは下がるがそれ以下にはな
らない。バイポーラトランジスタＱ１のオン電圧を０．
３Ｖとすると、ツェナー・ダイオードＺＤ２のツェナー
電圧は１２Ｖだから、 Ｖ２＝Ｖ0−０．３Ｖ−１２Ｖ−０．７Ｖ＝Ｖ0−１３Ｖ…（１） となる．Ｖ３は抵抗Ｒ３による電圧降下分だけＶ２より
低い電位にクランプされる。従って、入力端子電位Ｖ
２，Ｖ３がダイオードＤ２、Ｄ３によりクランプされて
いるときはＶ２＞Ｖ３となり、第１の比較器ＣＭＰ１の
出力は”Ｈ”に維持される。この状態ではバイポーラト
ランジスタＱ２のベース電流が流れないのでバイポーラ
トランジスタＱ２はオフ状態となる。
電位をＶ２，Ｖ３とすると、Ｖ２、Ｖ３はダイオードＤ
２，Ｄ３により、ツェナー・ダイオードＺＤ２のアノー
ド電位にクランプされる。Ｖ２はツェナー・ダイオード
ＺＤ２アノード電位より、ダイオードＤ２の順方向電圧
降下分０．７Ｖ低い電位までは下がるがそれ以下にはな
らない。バイポーラトランジスタＱ１のオン電圧を０．
３Ｖとすると、ツェナー・ダイオードＺＤ２のツェナー
電圧は１２Ｖだから、 Ｖ２＝Ｖ0−０．３Ｖ−１２Ｖ−０．７Ｖ＝Ｖ0−１３Ｖ…（１） となる．Ｖ３は抵抗Ｒ３による電圧降下分だけＶ２より
低い電位にクランプされる。従って、入力端子電位Ｖ
２，Ｖ３がダイオードＤ２、Ｄ３によりクランプされて
いるときはＶ２＞Ｖ３となり、第１の比較器ＣＭＰ１の
出力は”Ｈ”に維持される。この状態ではバイポーラト
ランジスタＱ２のベース電流が流れないのでバイポーラ
トランジスタＱ２はオフ状態となる。
【００８２】（e）第１主半導体素子ＱＡ１、第１基準
半導体素子ＱＢ１のそれぞれのドレイン電極ＤＡ、ＤＢ
の電位ＶＤＡ，ＶＤＢがツェナー・ダイオードＺＤ２ア
ノードより高くなると第１の比較器ＣＭＰ１は過電流判
定を開始する。第１基準半導体素子ＱＢ１のドレイン電
極ＤＢ→抵抗Ｒ２→抵抗Ｒ６→ダイオードＤ１→抵抗Ｒ
８→スイッチＳＷ２→ＧＮＤの経路で流れる電流によ
り、抵抗Ｒ２に電圧降下が発生し、ＶＤＡ＝ＶＤＢであ
っても、第１の比較器ＣＭＰ１は（”＋”入力端子の電
位）＞（”−”入力端子の電位）となる。上述したよう
に第１主半導体素子ＱＡ１のユニット素子の個数をＮ
１、第１基準半導体素子ＱＢ１のユニット素子の個数を
Ｎ２とし、Ｎ１＞Ｎ２（例えば、Ｎ１：Ｎ２＝１００
０：１）となるように構成している。従って、第１主半
導体素子ＱＡ１、第１基準半導体素子ＱＢ１のオン抵抗
をそれぞれＲonＡ１、ＲonＢ１とし、ｐチャネルＭＯＳ
トランジスタ（ユニット素子）１個のオン抵抗をＲuと
すると、 ＲonA1＝Ｒu／Ｎ１ …（２） ＲonB1＝Ｒu／Ｎ２ …（３） となる。第１主半導体素子ＱＡ１と交流電源１１２（接
地側）間の抵抗は正常状態では負荷抵抗ＲLと配線抵抗
ＲIとインダクタンス等価抵抗ＲXを足し合わせたもので
ある。これを全負荷抵抗ＲＴとすると、 ＲT＝ＲL＋ＲI＋ＲX …（４） のように表される。ここで、インダクタンス等価抵抗Ｒ
Xは、配線インダクタンスにより、負荷電流の変化に伴
い発生する誘起電圧を抵抗に換算したものである。イン
ダクタンス等価抵抗ＲXは電流が増カロしているときは正
で、減少しているときは負となる。全負荷抵抗ＲＴは負
荷及び配線が正常である限り、部品間のバラツキはある
ものの、ある特定の範囲の値を示す。負荷抵抗ＲLが短
絡故障するか、配線が短絡接地、又は不完全短絡接地
（有限な抵抗値を介した接地）すると全負荷抵抗ＲＴは
正常状態のときより小さくなる。正常状態を逸脱した過
負荷状態の範囲内で、正常状態に近いところの抵抗値を
ＲＬｉｍとすると、（正常状態の全負荷抵抗ＲＴ）＞Ｒ
Ｌｉｍとなる．全負荷抵抗ＲＴがＲＬｉｍより小さくな
ったときを過負荷と判定する。第１の比較器ＣＭＰ１が
過負荷判定を行う交流電圧Ｖ０の範囲、即ち、８０Ｖ＜
Ｖ０＜１４１Ｖにおいて、負荷抵抗ＲLがＲＬｉ ｍに等
しいときに第１主半導体素子ＱＡ１を流れる電流値をl
ＤＬｉｍとすると、第２主半導体素子ＱＡ２の寄生ダイ
オードＤp2のオン抵抗は無視出来る程度に小さいから、 lDLim＝（Vo-ＲonA1）／ＲLim≒Ｖ0／RLim …（５） となる。このときの第１主半導体素子ＱＡ１のドレイン
・ソース間電圧をＶＳＤ Ａとすると、 ＶSDA＝lDLim×ＲonA1＝Ｖ0／ＲLim×Ｒu／Ｎ１ …（６） となる。一方、第１基準半導体素子ＱＢ１を流れる電流
値をＩＤＢ１とすると、 ＩＤＢ１＝（Ｖ０−ＲonＢ１−ＶＦＤ)／Ｒr≒Ｖ０／Ｒr …（７） となる。ここで、ＶＦＤは、第１基準半導体素子ＱＢ１
のドレイン電極に接続されたダイオードＤ８の順方向電
圧降下電圧（オン電圧）である。第１基準半導体素子Ｑ
Ｂ１のドレイン・ソース間電圧をＶＳＤＢとすると、 ＶSDB＝ＩDB1×ＲonB1＝Ｖ0／Ｒr×Ｒu／Ｎ２ …（８） となる。ＶＳＤＡ＝ＶＳＤＢとなるように基準抵抗Ｒr
を設定すると（６）式、（８）式より、 Ｖ0／ＲLiｍ×Ｒu／Ｎ１＝Ｖ0／Ｒr×Ｒu／Ｎ2 …（９） ∴Ｒr＝Ｎ１／Ｎ２×RLim＝１０００×ＲLim …（１０） となる。即ち、（１０）式を満足するように基準抵抗Ｒ
rを設定すると正常状態ではＶＳＤＡ＜ＶＳＤＢとな
り、過負荷状態（配線又は負荷の異常状態）ではＶ
ＳＤＡ＞ＶＳＤＢとなる。第１主半導体素子ＱＡ１と第
１基準半導体素子ＱＢ１のソース間、ゲート間が結合さ
れているので、正常状態ではＶＤＡ＞ＶＤＢとなり、異
常状態ではＶＤＡ＜ＶＤＢとなる。従って第１主半導体
素子ＱＡ１、第１基準半導体素子ＱＢ１のドレイン電位
ＶＤＡ、ドレイン電位ＶＤＢを比較することにより、負
荷及び配線が正常か否かを判定出来ることになる。
半導体素子ＱＢ１のそれぞれのドレイン電極ＤＡ、ＤＢ
の電位ＶＤＡ，ＶＤＢがツェナー・ダイオードＺＤ２ア
ノードより高くなると第１の比較器ＣＭＰ１は過電流判
定を開始する。第１基準半導体素子ＱＢ１のドレイン電
極ＤＢ→抵抗Ｒ２→抵抗Ｒ６→ダイオードＤ１→抵抗Ｒ
８→スイッチＳＷ２→ＧＮＤの経路で流れる電流によ
り、抵抗Ｒ２に電圧降下が発生し、ＶＤＡ＝ＶＤＢであ
っても、第１の比較器ＣＭＰ１は（”＋”入力端子の電
位）＞（”−”入力端子の電位）となる。上述したよう
に第１主半導体素子ＱＡ１のユニット素子の個数をＮ
１、第１基準半導体素子ＱＢ１のユニット素子の個数を
Ｎ２とし、Ｎ１＞Ｎ２（例えば、Ｎ１：Ｎ２＝１００
０：１）となるように構成している。従って、第１主半
導体素子ＱＡ１、第１基準半導体素子ＱＢ１のオン抵抗
をそれぞれＲonＡ１、ＲonＢ１とし、ｐチャネルＭＯＳ
トランジスタ（ユニット素子）１個のオン抵抗をＲuと
すると、 ＲonA1＝Ｒu／Ｎ１ …（２） ＲonB1＝Ｒu／Ｎ２ …（３） となる。第１主半導体素子ＱＡ１と交流電源１１２（接
地側）間の抵抗は正常状態では負荷抵抗ＲLと配線抵抗
ＲIとインダクタンス等価抵抗ＲXを足し合わせたもので
ある。これを全負荷抵抗ＲＴとすると、 ＲT＝ＲL＋ＲI＋ＲX …（４） のように表される。ここで、インダクタンス等価抵抗Ｒ
Xは、配線インダクタンスにより、負荷電流の変化に伴
い発生する誘起電圧を抵抗に換算したものである。イン
ダクタンス等価抵抗ＲXは電流が増カロしているときは正
で、減少しているときは負となる。全負荷抵抗ＲＴは負
荷及び配線が正常である限り、部品間のバラツキはある
ものの、ある特定の範囲の値を示す。負荷抵抗ＲLが短
絡故障するか、配線が短絡接地、又は不完全短絡接地
（有限な抵抗値を介した接地）すると全負荷抵抗ＲＴは
正常状態のときより小さくなる。正常状態を逸脱した過
負荷状態の範囲内で、正常状態に近いところの抵抗値を
ＲＬｉｍとすると、（正常状態の全負荷抵抗ＲＴ）＞Ｒ
Ｌｉｍとなる．全負荷抵抗ＲＴがＲＬｉｍより小さくな
ったときを過負荷と判定する。第１の比較器ＣＭＰ１が
過負荷判定を行う交流電圧Ｖ０の範囲、即ち、８０Ｖ＜
Ｖ０＜１４１Ｖにおいて、負荷抵抗ＲLがＲＬｉ ｍに等
しいときに第１主半導体素子ＱＡ１を流れる電流値をl
ＤＬｉｍとすると、第２主半導体素子ＱＡ２の寄生ダイ
オードＤp2のオン抵抗は無視出来る程度に小さいから、 lDLim＝（Vo-ＲonA1）／ＲLim≒Ｖ0／RLim …（５） となる。このときの第１主半導体素子ＱＡ１のドレイン
・ソース間電圧をＶＳＤ Ａとすると、 ＶSDA＝lDLim×ＲonA1＝Ｖ0／ＲLim×Ｒu／Ｎ１ …（６） となる。一方、第１基準半導体素子ＱＢ１を流れる電流
値をＩＤＢ１とすると、 ＩＤＢ１＝（Ｖ０−ＲonＢ１−ＶＦＤ)／Ｒr≒Ｖ０／Ｒr …（７） となる。ここで、ＶＦＤは、第１基準半導体素子ＱＢ１
のドレイン電極に接続されたダイオードＤ８の順方向電
圧降下電圧（オン電圧）である。第１基準半導体素子Ｑ
Ｂ１のドレイン・ソース間電圧をＶＳＤＢとすると、 ＶSDB＝ＩDB1×ＲonB1＝Ｖ0／Ｒr×Ｒu／Ｎ２ …（８） となる。ＶＳＤＡ＝ＶＳＤＢとなるように基準抵抗Ｒr
を設定すると（６）式、（８）式より、 Ｖ0／ＲLiｍ×Ｒu／Ｎ１＝Ｖ0／Ｒr×Ｒu／Ｎ2 …（９） ∴Ｒr＝Ｎ１／Ｎ２×RLim＝１０００×ＲLim …（１０） となる。即ち、（１０）式を満足するように基準抵抗Ｒ
rを設定すると正常状態ではＶＳＤＡ＜ＶＳＤＢとな
り、過負荷状態（配線又は負荷の異常状態）ではＶ
ＳＤＡ＞ＶＳＤＢとなる。第１主半導体素子ＱＡ１と第
１基準半導体素子ＱＢ１のソース間、ゲート間が結合さ
れているので、正常状態ではＶＤＡ＞ＶＤＢとなり、異
常状態ではＶＤＡ＜ＶＤＢとなる。従って第１主半導体
素子ＱＡ１、第１基準半導体素子ＱＢ１のドレイン電位
ＶＤＡ、ドレイン電位ＶＤＢを比較することにより、負
荷及び配線が正常か否かを判定出来ることになる。
【００８３】（f）第１主半導体素子ＱＡ１に正常電流
が流れている間はＶＤＡ＞ＶＤＢとなり、第１の比較器
ＣＭＰ１の出力は”Ｈ”となる。バイポーラトランジス
タＱ２はオフとなり、第１主半導体素子ＱＡ１、第１基
準半導体素子ＱＢ１はオンし続ける。第１主半導体素子
ＱＡ１に過電流が流れてＶＤＡ＜ＶＤＢとなり、第１の
比較器ＣＭＰ１の出力が”Ｌ”になると、バイポーラト
ランジスタＱ２がターン・オンし、第１主半導体素子Ｑ
Ａ１，第１基準半導体素子ＱＢ１のゲートはソースより
約０．６Ｖ低い電圧にクランプされ第１主半導体素子Ｑ
Ａ１、第１基準半導体素子ＱＢ１がオフ動作に入る。こ
のとき、第１の比較器ＣＭＰ１の”−”入力端子に接続
された抵抗Ｒ６を流れる電流が減少するため、抵抗Ｒ２
の電圧降下が小さくなり、”−”入力端子の電位が上が
ることにより、ヒステリシス効果が発生する。（g）第
１主半導体素子ＱＡ１、第１基準半導体素子ＱＢ１がオ
フ動作に入っても過負荷状態にあるときはＶＤＡ＜Ｖ
ＤＢが維持されるので、第１主半導体素子ＱＡ１、第１
基準半導体素子ＱＢ１はオフ状態を続け、第１主半導体
素子ＱＡ１、第１基準半導体素子ＱＢ１のソース・ドレ
イン間の電位差が拡大する。これに伴い、第１の比較器
ＣＭＰ１の入力端子電位Ｖ２，Ｖ３は低下して行き、ダ
イオードＤ２，Ｄ３によりツェナー・ダイオードＺＤ２
のアノード側電位にクランプされる。これにより第１の
比較器ＣＭＰ１の出力は”Ｌ”から”Ｈ”に変わり、バ
イポーラトランジスタＱ２はオフに向かう。第１の比較
器ＣＭＰ１はオープンコレクタの比較器を用いているの
で、第１の比較器ＣＭＰ１の出力が”Ｈ”であっても、
コンデンサＣ１の充電電流が流れる間はバイポーラトラ
ンジスタＱ２のベース電流が流れ、バイポーラトランジ
スタＱ２はオンを続ける。コンデンサＣ１が充電され、
バイポーラトランジスタＱ２がターン・オフする頃には
ドレイン電位ＶＤＡ、ドレイン電位ＶＤＢはＧＮＤ電位
近くまで低下する．即ち第１の比較器ＣＭＰ１の出力が
反転してから、第１主半導体素子ＱＡ１、第１基準半導
体素子ＱＢ１がターン・オンするまでに時間差を設けて
いる． （h）バイポーラトランジスタＱ２がターン・オフする
と、第１主半導体素子ＱＡ１，第１基準半導体素子ＱＢ
１のゲート電極の電位は下降し、第１主半導体素子ＱＡ
１、第１基準半導体素子ＱＢ１はターン・オンする。従
って、ドレイン電位ＶＤＡ、ドレイン電位ＶＤＢは上昇
に転じる。ドレイン電位ＶＤＡ、ドレイン電位ＶＤＢが
ツェナー・ダイオードＺＤ２のアノード電位を上回る
と、負荷が過負荷状態にあれば再度第１の比較器ＣＭＰ
１の出力は”Ｌ”になる。このため、バイポーラトラン
ジスタＱ２がターン・オンし、第１主半導体素子ＱＡ
１、第１基準半導体素子ＱＢ１はオフ動作に入る。この
ようにして、Ｖ０＞８０Ｖの範囲で過負荷状態が続け
ば、第１主半導体素子ＱＡ１，第１基準半導体素子ＱＢ
１は、オン／オフ動作を繰り返す。
が流れている間はＶＤＡ＞ＶＤＢとなり、第１の比較器
ＣＭＰ１の出力は”Ｈ”となる。バイポーラトランジス
タＱ２はオフとなり、第１主半導体素子ＱＡ１、第１基
準半導体素子ＱＢ１はオンし続ける。第１主半導体素子
ＱＡ１に過電流が流れてＶＤＡ＜ＶＤＢとなり、第１の
比較器ＣＭＰ１の出力が”Ｌ”になると、バイポーラト
ランジスタＱ２がターン・オンし、第１主半導体素子Ｑ
Ａ１，第１基準半導体素子ＱＢ１のゲートはソースより
約０．６Ｖ低い電圧にクランプされ第１主半導体素子Ｑ
Ａ１、第１基準半導体素子ＱＢ１がオフ動作に入る。こ
のとき、第１の比較器ＣＭＰ１の”−”入力端子に接続
された抵抗Ｒ６を流れる電流が減少するため、抵抗Ｒ２
の電圧降下が小さくなり、”−”入力端子の電位が上が
ることにより、ヒステリシス効果が発生する。（g）第
１主半導体素子ＱＡ１、第１基準半導体素子ＱＢ１がオ
フ動作に入っても過負荷状態にあるときはＶＤＡ＜Ｖ
ＤＢが維持されるので、第１主半導体素子ＱＡ１、第１
基準半導体素子ＱＢ１はオフ状態を続け、第１主半導体
素子ＱＡ１、第１基準半導体素子ＱＢ１のソース・ドレ
イン間の電位差が拡大する。これに伴い、第１の比較器
ＣＭＰ１の入力端子電位Ｖ２，Ｖ３は低下して行き、ダ
イオードＤ２，Ｄ３によりツェナー・ダイオードＺＤ２
のアノード側電位にクランプされる。これにより第１の
比較器ＣＭＰ１の出力は”Ｌ”から”Ｈ”に変わり、バ
イポーラトランジスタＱ２はオフに向かう。第１の比較
器ＣＭＰ１はオープンコレクタの比較器を用いているの
で、第１の比較器ＣＭＰ１の出力が”Ｈ”であっても、
コンデンサＣ１の充電電流が流れる間はバイポーラトラ
ンジスタＱ２のベース電流が流れ、バイポーラトランジ
スタＱ２はオンを続ける。コンデンサＣ１が充電され、
バイポーラトランジスタＱ２がターン・オフする頃には
ドレイン電位ＶＤＡ、ドレイン電位ＶＤＢはＧＮＤ電位
近くまで低下する．即ち第１の比較器ＣＭＰ１の出力が
反転してから、第１主半導体素子ＱＡ１、第１基準半導
体素子ＱＢ１がターン・オンするまでに時間差を設けて
いる． （h）バイポーラトランジスタＱ２がターン・オフする
と、第１主半導体素子ＱＡ１，第１基準半導体素子ＱＢ
１のゲート電極の電位は下降し、第１主半導体素子ＱＡ
１、第１基準半導体素子ＱＢ１はターン・オンする。従
って、ドレイン電位ＶＤＡ、ドレイン電位ＶＤＢは上昇
に転じる。ドレイン電位ＶＤＡ、ドレイン電位ＶＤＢが
ツェナー・ダイオードＺＤ２のアノード電位を上回る
と、負荷が過負荷状態にあれば再度第１の比較器ＣＭＰ
１の出力は”Ｌ”になる。このため、バイポーラトラン
ジスタＱ２がターン・オンし、第１主半導体素子ＱＡ
１、第１基準半導体素子ＱＢ１はオフ動作に入る。この
ようにして、Ｖ０＞８０Ｖの範囲で過負荷状態が続け
ば、第１主半導体素子ＱＡ１，第１基準半導体素子ＱＢ
１は、オン／オフ動作を繰り返す。
【００８４】２．交流電圧Ｖ０が接地電位に対してマイ
ナス側にあるときの動作：上述の交流電圧Ｖ０がプラス
側にあるときの動作とほぼ対称的に動作する。第１主半
導体素子ＱＡ１、第１基準半導体素子ＱＢ１に対応する
のが、第２主半導体素子ＱＡ２、第２基準半導体素子Ｑ
Ｂ２であるが、交流電圧Ｖ０が接地電位に対してマイナ
スとなるため、第１主半導体素子ＱＡ１、第１基準半導
体素子ＱＢ１がｐチャネルＭＯＳトランジスタであるの
に対し、第２主半導体素子ＱＡ２、第２基準半導体素子
ＱＢ２はｎチャネルＭＯＳトランジスタとなる．又、バ
イポーラトランジスタＱ１，Ｑ２に対応するのがバイポ
ーラトランジスタＱ７１、Ｑ７２であるが、前者がｐｎ
ｐバイポーラトランジスタであるのに対し、後者はｎｐ
ｎバイポーラトランジスタとなる。電流の向き、電圧の
向きが反対になる以外は交流電圧Ｖ０がプラス側にある
ときと同じように動作するので、説明を省略する。
ナス側にあるときの動作：上述の交流電圧Ｖ０がプラス
側にあるときの動作とほぼ対称的に動作する。第１主半
導体素子ＱＡ１、第１基準半導体素子ＱＢ１に対応する
のが、第２主半導体素子ＱＡ２、第２基準半導体素子Ｑ
Ｂ２であるが、交流電圧Ｖ０が接地電位に対してマイナ
スとなるため、第１主半導体素子ＱＡ１、第１基準半導
体素子ＱＢ１がｐチャネルＭＯＳトランジスタであるの
に対し、第２主半導体素子ＱＡ２、第２基準半導体素子
ＱＢ２はｎチャネルＭＯＳトランジスタとなる．又、バ
イポーラトランジスタＱ１，Ｑ２に対応するのがバイポ
ーラトランジスタＱ７１、Ｑ７２であるが、前者がｐｎ
ｐバイポーラトランジスタであるのに対し、後者はｎｐ
ｎバイポーラトランジスタとなる。電流の向き、電圧の
向きが反対になる以外は交流電圧Ｖ０がプラス側にある
ときと同じように動作するので、説明を省略する。
【００８５】３．オン／オフ回数積算： （a）過負荷状態となり、オン／オフ動作している間は
バイポーラトランジスタＱ２又はＱ７２がオン／オフし
ている．一方、交流電圧Ｖ０がブリッジ回路を形成する
ダイオードＤ１１，Ｄ１２，Ｄ１３，Ｄ１４にカロわり、
交流電圧Ｖ０がプラスのときは交流電源１１２→ダイオ
ードＤ１１→コンデンサＣ４→ダイオードＤ１４→ＧＮ
Ｄの経路で電流が流れ、コンデンサＣ４を充電する。交
流電圧Ｖ０がマイナスのときはＧＮＤ→ダイオードＤ１
３→コンデンサＣ４→ダイオードＤ１２→交流電源１１
２の経路で電流が流れコンデンサＣ４を同じ向きに充電
する。コンデンサＣ４の電圧は脈動するので、コンデン
サＣ４に抵抗Ｒ３３とツェナーダイオードＺＤ４からな
る直列回路を並列接続し、ツェナー・ダイオードＺＤ４
の両端の電位差をフローティング電源として用いる。こ
れはＮＡＮＤ１，ＮＡＮＤ２及び比較器ＣＭＰ３からな
るオン／オフ積算回路８０１の電源となる。ＮＡＮＤ１
とＮＡＮＤ２とにより、ＮＡＮＤ型フリップ・フロップ
回路を構成している。ツェナー・ダイオードＺＤ４の両
端の電位差を利用したフローティング電源の電圧を抵抗
Ｒ３１、Ｒ３２で分圧して比較器ＣＭＰ３の”＋”入力
端子に基準電圧として加える。比較器ＣＭＰ３の”−”
入力端子は正常状態ではフローティング電源のゼロ電
位、即ちツェナー・ダイオードＺＤ４のアノード電位に
等しくなり、比較器ＣＭＰ３の出力は”Ｈ”となる。ス
イッチＳＷ２がオフのとき交流電圧Ｖ０がプラスになる
と、交流電源１１２の非接地側から、抵抗Ｒ１１，Ｒ１
０，ダイオードＤ７、ツェナー・ダイオードＺＤ３を介
して（若しくは、ツェナー・ダイオードＺＤ１、抵抗Ｒ
８を介して）、インバータＩ１の入力に”Ｈ”が印加さ
れる。このため、インバータＩ１の出力が”Ｌ”にな
り、ＮＡＮＤ１の出力Ｑ（バー）は”Ｌ”にセットされ
る。スイッチＳＷ２がオン状態になり、且つ比較器ＣＭ
Ｐ３の出力が”Ｈ”である間は”Ｌ”を維持する。
バイポーラトランジスタＱ２又はＱ７２がオン／オフし
ている．一方、交流電圧Ｖ０がブリッジ回路を形成する
ダイオードＤ１１，Ｄ１２，Ｄ１３，Ｄ１４にカロわり、
交流電圧Ｖ０がプラスのときは交流電源１１２→ダイオ
ードＤ１１→コンデンサＣ４→ダイオードＤ１４→ＧＮ
Ｄの経路で電流が流れ、コンデンサＣ４を充電する。交
流電圧Ｖ０がマイナスのときはＧＮＤ→ダイオードＤ１
３→コンデンサＣ４→ダイオードＤ１２→交流電源１１
２の経路で電流が流れコンデンサＣ４を同じ向きに充電
する。コンデンサＣ４の電圧は脈動するので、コンデン
サＣ４に抵抗Ｒ３３とツェナーダイオードＺＤ４からな
る直列回路を並列接続し、ツェナー・ダイオードＺＤ４
の両端の電位差をフローティング電源として用いる。こ
れはＮＡＮＤ１，ＮＡＮＤ２及び比較器ＣＭＰ３からな
るオン／オフ積算回路８０１の電源となる。ＮＡＮＤ１
とＮＡＮＤ２とにより、ＮＡＮＤ型フリップ・フロップ
回路を構成している。ツェナー・ダイオードＺＤ４の両
端の電位差を利用したフローティング電源の電圧を抵抗
Ｒ３１、Ｒ３２で分圧して比較器ＣＭＰ３の”＋”入力
端子に基準電圧として加える。比較器ＣＭＰ３の”−”
入力端子は正常状態ではフローティング電源のゼロ電
位、即ちツェナー・ダイオードＺＤ４のアノード電位に
等しくなり、比較器ＣＭＰ３の出力は”Ｈ”となる。ス
イッチＳＷ２がオフのとき交流電圧Ｖ０がプラスになる
と、交流電源１１２の非接地側から、抵抗Ｒ１１，Ｒ１
０，ダイオードＤ７、ツェナー・ダイオードＺＤ３を介
して（若しくは、ツェナー・ダイオードＺＤ１、抵抗Ｒ
８を介して）、インバータＩ１の入力に”Ｈ”が印加さ
れる。このため、インバータＩ１の出力が”Ｌ”にな
り、ＮＡＮＤ１の出力Ｑ（バー）は”Ｌ”にセットされ
る。スイッチＳＷ２がオン状態になり、且つ比較器ＣＭ
Ｐ３の出力が”Ｈ”である間は”Ｌ”を維持する。
【００８６】（b）交流電圧Ｖ０のプラス側サイクルで
過負荷状態が発生するとバイポーラトランジスタＱ２が
ターン・オンし、バイポーラトランジスタＱ２→逆流防
止ダイオードＤ４→抵抗Ｒ１２→コンデンサＣ３の経路
で電流が流れて、コンデンサＣ３を充電する。交流電圧
Ｖ０がマイナス側サイクルで過負荷状態となるときはト
ランジスタＱ７２がターン・オンすることにより、バイ
ポーラトランジスタＱ４がターン・オンし、バイポーラ
トランジスタＱ４→ダイオードＤ５→抵抗Ｒ１２→コン
デンサＣ３の経路で電流が流れてコンデンサＣ３を充電
する。オン／オフを繰り返すことにより、オン／オフ積
算回路８０１のコンデンサＣ３が充電されて、比較器Ｃ
ＭＰ３の”−”入力端子の電位上昇する。所定の回数の
オン／オフを繰り返すことにより、比較器ＣＭＰ３の”
−”入力端子電位が”＋”入力端子電位（基準値）を超
えると、比較器ＣＭＰ３の出力が”Ｌ”になる。このた
め、ＮＡＮＤ１の出力Ｑ（バー）は”Ｌ”から”Ｈ”に
変わる。この結果、交流電圧Ｖ０のプラス側サイクルで
は、ダイオードＤ６→抵抗Ｒ１３→トランジスタＱ３の
ベース電極の経路で電流が流れ、Ｑ３がターン・オン
し、従ってバイポーラトランジスタＱ２がターン・オン
し、第１主半導体素子ＱＡ１、第１基準半導体素子ＱＢ
１は遮断される。又、交流電圧Ｖ０のマイナス側サイク
ルではダイオードＤ５６→抵抗Ｒ６３→トランジスタＱ
７２のベース電極の経路で電流が流れ、第２主半導体素
子ＱＡ２，第２基準半導体素子ＱＢ２が遮断される。一
旦遮断されるとスイッチＳＷ２がオンの間は遮断状態が
保持される。
過負荷状態が発生するとバイポーラトランジスタＱ２が
ターン・オンし、バイポーラトランジスタＱ２→逆流防
止ダイオードＤ４→抵抗Ｒ１２→コンデンサＣ３の経路
で電流が流れて、コンデンサＣ３を充電する。交流電圧
Ｖ０がマイナス側サイクルで過負荷状態となるときはト
ランジスタＱ７２がターン・オンすることにより、バイ
ポーラトランジスタＱ４がターン・オンし、バイポーラ
トランジスタＱ４→ダイオードＤ５→抵抗Ｒ１２→コン
デンサＣ３の経路で電流が流れてコンデンサＣ３を充電
する。オン／オフを繰り返すことにより、オン／オフ積
算回路８０１のコンデンサＣ３が充電されて、比較器Ｃ
ＭＰ３の”−”入力端子の電位上昇する。所定の回数の
オン／オフを繰り返すことにより、比較器ＣＭＰ３の”
−”入力端子電位が”＋”入力端子電位（基準値）を超
えると、比較器ＣＭＰ３の出力が”Ｌ”になる。このた
め、ＮＡＮＤ１の出力Ｑ（バー）は”Ｌ”から”Ｈ”に
変わる。この結果、交流電圧Ｖ０のプラス側サイクルで
は、ダイオードＤ６→抵抗Ｒ１３→トランジスタＱ３の
ベース電極の経路で電流が流れ、Ｑ３がターン・オン
し、従ってバイポーラトランジスタＱ２がターン・オン
し、第１主半導体素子ＱＡ１、第１基準半導体素子ＱＢ
１は遮断される。又、交流電圧Ｖ０のマイナス側サイク
ルではダイオードＤ５６→抵抗Ｒ６３→トランジスタＱ
７２のベース電極の経路で電流が流れ、第２主半導体素
子ＱＡ２，第２基準半導体素子ＱＢ２が遮断される。一
旦遮断されるとスイッチＳＷ２がオンの間は遮断状態が
保持される。
【００８７】（c）第１主半導体素子ＱＡ１、第２主半
導体素子ＱＡ２が温度センサ内蔵スイッチング素子で構
成されている場合は、第１主半導体素子ＱＡ１又は第２
主半導体素子ＱＡ２が過熱遮断すると上記ラッチ回路を
同様に反転させ、遮断状態を保持するように回路を構成
する。
導体素子ＱＡ２が温度センサ内蔵スイッチング素子で構
成されている場合は、第１主半導体素子ＱＡ１又は第２
主半導体素子ＱＡ２が過熱遮断すると上記ラッチ回路を
同様に反転させ、遮断状態を保持するように回路を構成
する。
【００８８】(パワーＩＣのスイッチング特性)図１０は
本発明の実施の形態に係るパワーＩＣの電圧波形であ
る。Ｖ０は図９に示す電源電圧の波形である。図１０中
のＶ２，Ｖ３は第１の比較器ＣＭＰ１（第２の比較器Ｃ
ＭＰ２）の”＋”入力端子電位、”−”入力端子電位で
ある。図１０中のＶ１は正常状態における第１主半導
体素子ＱＡ１（若しくは、第２主半導体素子ＱＡ２）の
ドレイン電圧波形で、ソース・ドレイン間電圧と寄生ダ
イオード電圧降下を足した分だけＶ０より低くなってい
る。一方、Ｖ１は過負荷状態における第１主半導体素
子ＱＡ１のドレイン電圧波形である。上述のように第１
主半導体素子ＱＡ１（第２主半導体素子ＱＡ２）がオン
／オフ動作を行うのでドレイン電圧波形は振動波形とな
る。このとき第１の比較器ＣＭＰ１（第２の比較器ＣＭ
Ｐ２）の入力端子電位Ｖ２、Ｖ３の取り得る範囲は過負
荷判定機能が働く、Ｖ０＞８０Ｖ、又はＶ０＜−８０Ｖ
の範囲で、図中の斜線で示す領域になる。ここで、Ｖ
２、Ｖ３がＶ０から１３Ｖまでしか小さくなれないのに
Ｖ１の振動波形はこれを大きく下回っているのは、図
９の第１の比較器ＣＭＰ１の出力端に接続したコンデン
サＣ１によって、第１主半導体素子ＱＡ１がオフしてい
る時間が実質的に延びるためである。
本発明の実施の形態に係るパワーＩＣの電圧波形であ
る。Ｖ０は図９に示す電源電圧の波形である。図１０中
のＶ２，Ｖ３は第１の比較器ＣＭＰ１（第２の比較器Ｃ
ＭＰ２）の”＋”入力端子電位、”−”入力端子電位で
ある。図１０中のＶ１は正常状態における第１主半導
体素子ＱＡ１（若しくは、第２主半導体素子ＱＡ２）の
ドレイン電圧波形で、ソース・ドレイン間電圧と寄生ダ
イオード電圧降下を足した分だけＶ０より低くなってい
る。一方、Ｖ１は過負荷状態における第１主半導体素
子ＱＡ１のドレイン電圧波形である。上述のように第１
主半導体素子ＱＡ１（第２主半導体素子ＱＡ２）がオン
／オフ動作を行うのでドレイン電圧波形は振動波形とな
る。このとき第１の比較器ＣＭＰ１（第２の比較器ＣＭ
Ｐ２）の入力端子電位Ｖ２、Ｖ３の取り得る範囲は過負
荷判定機能が働く、Ｖ０＞８０Ｖ、又はＶ０＜−８０Ｖ
の範囲で、図中の斜線で示す領域になる。ここで、Ｖ
２、Ｖ３がＶ０から１３Ｖまでしか小さくなれないのに
Ｖ１の振動波形はこれを大きく下回っているのは、図
９の第１の比較器ＣＭＰ１の出力端に接続したコンデン
サＣ１によって、第１主半導体素子ＱＡ１がオフしてい
る時間が実質的に延びるためである。
【００８９】図１０では、省略しているが、交流電圧Ｖ
０が接地電位に対してマイナス側にある場合も、交流電
圧Ｖ０が接地電位に対してプラス側にある場合と同様
に、過負荷状態では、第２主半導体素子ＱＡ２のドレイ
ン電圧波形が、振動波形となる。このとき、Ｖ２、Ｖ３
がＶ０から、絶対値で、１３Ｖまでしか小さくなれない
のに、Ｖ１の振動波形はこれを大きく越えて振動す
る。これは、第２の比較器ＣＭＰ２の出力端に接続した
コンデンサＣ２によって第２主半導体素子ＱＡ２がオフ
している時間が実質的に延びるためである。
０が接地電位に対してマイナス側にある場合も、交流電
圧Ｖ０が接地電位に対してプラス側にある場合と同様
に、過負荷状態では、第２主半導体素子ＱＡ２のドレイ
ン電圧波形が、振動波形となる。このとき、Ｖ２、Ｖ３
がＶ０から、絶対値で、１３Ｖまでしか小さくなれない
のに、Ｖ１の振動波形はこれを大きく越えて振動す
る。これは、第２の比較器ＣＭＰ２の出力端に接続した
コンデンサＣ２によって第２主半導体素子ＱＡ２がオフ
している時間が実質的に延びるためである。
【００９０】(パワーＩＣの構造)そして、本発明のパワ
ーＩＣにおいて、図９の回路図に示した第１主半導体素
子ＱＡ１、第１基準半導体素子ＱＢ１、第２主半導体素
子ＱＡ２、第２基準半導体素子ＱＢ２、第１の比較器Ｃ
ＭＰ１、第２の比較器ＣＭＰ２、オン／オフ積算回路８
０１、インバータＩ１、ブリッジ回路等のすべての回路
素子を同一半導体チップ上に集積化して、モノリシック
・パワーＩＣを構成しても良い。所定の回路を、すべて
同一半導体チップ上に集積化すれば、極めて軽量・小型
なパワーＩＣが実現出来る。
ーＩＣにおいて、図９の回路図に示した第１主半導体素
子ＱＡ１、第１基準半導体素子ＱＢ１、第２主半導体素
子ＱＡ２、第２基準半導体素子ＱＢ２、第１の比較器Ｃ
ＭＰ１、第２の比較器ＣＭＰ２、オン／オフ積算回路８
０１、インバータＩ１、ブリッジ回路等のすべての回路
素子を同一半導体チップ上に集積化して、モノリシック
・パワーＩＣを構成しても良い。所定の回路を、すべて
同一半導体チップ上に集積化すれば、極めて軽量・小型
なパワーＩＣが実現出来る。
【００９１】或いは、図１１に示すように、第１主半導
体素子ＱＡ１、第１基準半導体素子ＱＢ１、第２主半導
体素子ＱＡ２、第２基準半導体素子ＱＢ２を同一の半導
体チップ上（パワーチップ）９１１に集積化し、第１の
比較器ＣＭＰ１、第２の比較器ＣＭＰ２、オン／オフ積
算回路８０１、インバータＩ１、ブリッジ回路等の制御
回路を、パワーチップ９１１とは異なる他の半導体チッ
プ（制御チップ）９１２上に集積化し、パワーチップ９
１１及び制御チップ９１２を同一のパッケージ基板９０
１上に実装した、マルチチップモジュール（ＭＣＭ）や
ハイブリッドＩＣの構成でもかまわない。
体素子ＱＡ１、第１基準半導体素子ＱＢ１、第２主半導
体素子ＱＡ２、第２基準半導体素子ＱＢ２を同一の半導
体チップ上（パワーチップ）９１１に集積化し、第１の
比較器ＣＭＰ１、第２の比較器ＣＭＰ２、オン／オフ積
算回路８０１、インバータＩ１、ブリッジ回路等の制御
回路を、パワーチップ９１１とは異なる他の半導体チッ
プ（制御チップ）９１２上に集積化し、パワーチップ９
１１及び制御チップ９１２を同一のパッケージ基板９０
１上に実装した、マルチチップモジュール（ＭＣＭ）や
ハイブリッドＩＣの構成でもかまわない。
【００９２】図１１に示すＭＣＭは、パッケージ基板９
０１上に設けられた導電性の支持板９０２と、この支持
板９０２上に配置されているパワーチップ９１１及び制
御チップ９１２と、同じく支持板９０２上に、絶縁板９
１３を介して形成された中継端子９２１〜９２５とを有
する。パッケージ基板９０１の外縁部には、Ｔ１端子と
なる第１リード９７１，Ｔ２端子となる第２リード９７
２，ＧＮＤ端子となる第３リード９７３，Ｔ３端子とな
る第４リード９７４，Ｔ４端子となる第５リード９７５
が設けられている。
０１上に設けられた導電性の支持板９０２と、この支持
板９０２上に配置されているパワーチップ９１１及び制
御チップ９１２と、同じく支持板９０２上に、絶縁板９
１３を介して形成された中継端子９２１〜９２５とを有
する。パッケージ基板９０１の外縁部には、Ｔ１端子と
なる第１リード９７１，Ｔ２端子となる第２リード９７
２，ＧＮＤ端子となる第３リード９７３，Ｔ３端子とな
る第４リード９７４，Ｔ４端子となる第５リード９７５
が設けられている。
【００９３】そして、パワーチップ９１１上のボンディ
ングパッド９３３〜９３７及び、制御チップ９１２上の
ボンディングパッド９４２〜９４６とは、中継端子９２
１〜９２５を介して、ボンディングワイヤ９５３〜９５
７及びボンディングワイヤ９６０〜９６４により互いに
接続されている。パワーチップ９１１上のボンディング
パッド９３１，９３２，９３８は、ボンディングワイヤ
９５１，９５２，９５８によりそれぞれ、第２リード９
７２，第４リード９７４，第１リード９７１に接続され
ている。制御チップ９１２上のボンディングパッド９４
１，９４７は、ボンディングワイヤ９５９，９６５によ
りそれぞれ、第１リード９７１，第５リード９７５に接
続されている。
ングパッド９３３〜９３７及び、制御チップ９１２上の
ボンディングパッド９４２〜９４６とは、中継端子９２
１〜９２５を介して、ボンディングワイヤ９５３〜９５
７及びボンディングワイヤ９６０〜９６４により互いに
接続されている。パワーチップ９１１上のボンディング
パッド９３１，９３２，９３８は、ボンディングワイヤ
９５１，９５２，９５８によりそれぞれ、第２リード９
７２，第４リード９７４，第１リード９７１に接続され
ている。制御チップ９１２上のボンディングパッド９４
１，９４７は、ボンディングワイヤ９５９，９６５によ
りそれぞれ、第１リード９７１，第５リード９７５に接
続されている。
【００９４】パッケージ基板９０１は、パワーチップ９
１１及び制御チップ９１２の放熱のために熱伝導率の高
く、且つ絶縁性の材料が用いられており、例えばセラミ
ックが使用される。パッケージ基板９０１としては、セ
ラミックの他、例えばエポキシ樹脂やベークライト樹
脂、ＡＢＳ樹脂などの絶縁性基板であっても良い。
１１及び制御チップ９１２の放熱のために熱伝導率の高
く、且つ絶縁性の材料が用いられており、例えばセラミ
ックが使用される。パッケージ基板９０１としては、セ
ラミックの他、例えばエポキシ樹脂やベークライト樹
脂、ＡＢＳ樹脂などの絶縁性基板であっても良い。
【００９５】支持板９０２及び第１リード９７１，第２
リード９７２，第３リード９７３第４リード９７４，第
５リード９７５は、いずれも打ち抜き成形やエッチング
等で所定の形状にパターニングされたされた金属板材、
例えばアルミニウム（Ａｌ）、銅（Ｃｕ）、Ｃｕ−Ｆ
ｅ，Ｃｕ−Ｃｒ，Ｃｕ−Ｎｉ−Ｓｉ，Ｃｕ−Ｓｎ等の銅
合金、Ｎｉ−Ｆｅ、Ｆｅ−Ｎｉ−Ｃｏ等のニッケル・鉄
合金、或いは銅とステンレスの複合材料等を用いること
が可能である。更に、これらの金属にニッケル（Ｎｉ）
メッキや金（Ａｕ）メッキ等を施したものなどから構成
しても良い。そして、各部材は、図示しない樹脂又はパ
ッケージ缶体などにより封止されている。
リード９７２，第３リード９７３第４リード９７４，第
５リード９７５は、いずれも打ち抜き成形やエッチング
等で所定の形状にパターニングされたされた金属板材、
例えばアルミニウム（Ａｌ）、銅（Ｃｕ）、Ｃｕ−Ｆ
ｅ，Ｃｕ−Ｃｒ，Ｃｕ−Ｎｉ−Ｓｉ，Ｃｕ−Ｓｎ等の銅
合金、Ｎｉ−Ｆｅ、Ｆｅ−Ｎｉ−Ｃｏ等のニッケル・鉄
合金、或いは銅とステンレスの複合材料等を用いること
が可能である。更に、これらの金属にニッケル（Ｎｉ）
メッキや金（Ａｕ）メッキ等を施したものなどから構成
しても良い。そして、各部材は、図示しない樹脂又はパ
ッケージ缶体などにより封止されている。
【００９６】更に、ハイブリッドＩＣとしては、第１の
比較器ＣＭＰ１、第２の比較器ＣＭＰ２、オン／オフ積
算回路８０１、インバータＩ１、ブリッジ回路等の制御
回路を同一の半導体チップ上にモノリシックに集積化
し、第１主半導体素子ＱＡ１、第１基準半導体素子ＱＢ
１、第２主半導体素子ＱＡ２、第２基準半導体素子ＱＢ
２を、それぞれ個別素子として、同一のパッケージ基板
若しくは回路基板上に、半導体チップと共に実装する構
成でもかまわない。
比較器ＣＭＰ１、第２の比較器ＣＭＰ２、オン／オフ積
算回路８０１、インバータＩ１、ブリッジ回路等の制御
回路を同一の半導体チップ上にモノリシックに集積化
し、第１主半導体素子ＱＡ１、第１基準半導体素子ＱＢ
１、第２主半導体素子ＱＡ２、第２基準半導体素子ＱＢ
２を、それぞれ個別素子として、同一のパッケージ基板
若しくは回路基板上に、半導体チップと共に実装する構
成でもかまわない。
【００９７】（その他の実施の形態）上記のように、本
発明は上記の実施の形態によって記載したが、この開示
の一部をなす論述及び図面はこの発明を限定するもので
あると理解すべきではない。この開示から当業者には様
々な代替実施の形態、実施例及び運用技術が明らかとな
ろう。
発明は上記の実施の形態によって記載したが、この開示
の一部をなす論述及び図面はこの発明を限定するもので
あると理解すべきではない。この開示から当業者には様
々な代替実施の形態、実施例及び運用技術が明らかとな
ろう。
【００９８】例えば、図１２に示すようなパワーＩＣで
あっても良い。このパワーＩＣは、交流電源１１２の非
接地側に接続される第１主電極Ｄ１、第１主電極Ｄ１に
対向した第２主電極Ｓ１、第１及び第２主電極を流れる
主電流を制御する第１制御電極Ｇ１とを有するｎチャネ
ル型の第１主半導体素子ＱＡ１１と、第２主電極Ｓ１に
接続される第３主電極Ｓ２、第３主電極Ｓ２に対向し負
荷に接続される第４主電極Ｄ２、第３及び第４主電極を
流れる主電流を制御する第２制御電極Ｇ２とを有するｎ
チャネル型の第２主半導体素子ＱＡ２とから構成されて
いる。第１制御電極Ｇ１は、チャージポンプで昇圧され
た第１のドライバ８１１に接続されている。一方、第２
制御電極Ｇ２は、第１のドライバ８１１とは異なる第２
のドライバ８１２に接続されている。第１主半導体素子
ＱＡ１１は、第１主電極にカソード領域を、第２主電極
にアノード領域が接続される第１寄生ダイオードＤｐ１
を内在する。第２主半導体素子ＱＡ２は、第３主電極Ｓ
２にアノード領域を、第４主電極Ｄ２にカソード領域が
接続される第２寄生ダイオードＤＰ２を内在する。
あっても良い。このパワーＩＣは、交流電源１１２の非
接地側に接続される第１主電極Ｄ１、第１主電極Ｄ１に
対向した第２主電極Ｓ１、第１及び第２主電極を流れる
主電流を制御する第１制御電極Ｇ１とを有するｎチャネ
ル型の第１主半導体素子ＱＡ１１と、第２主電極Ｓ１に
接続される第３主電極Ｓ２、第３主電極Ｓ２に対向し負
荷に接続される第４主電極Ｄ２、第３及び第４主電極を
流れる主電流を制御する第２制御電極Ｇ２とを有するｎ
チャネル型の第２主半導体素子ＱＡ２とから構成されて
いる。第１制御電極Ｇ１は、チャージポンプで昇圧され
た第１のドライバ８１１に接続されている。一方、第２
制御電極Ｇ２は、第１のドライバ８１１とは異なる第２
のドライバ８１２に接続されている。第１主半導体素子
ＱＡ１１は、第１主電極にカソード領域を、第２主電極
にアノード領域が接続される第１寄生ダイオードＤｐ１
を内在する。第２主半導体素子ＱＡ２は、第３主電極Ｓ
２にアノード領域を、第４主電極Ｄ２にカソード領域が
接続される第２寄生ダイオードＤＰ２を内在する。
【００９９】具体的には、図１２に示すようにｎＭＯＳ
トランジスタからなる第１主半導体素子ＱＡ１１の第２
主電極（ソース電極）Ｓ１と、ｎＭＯＳトランジスタか
らなる第２主半導体素子ＱＡ２の第３主電極（ソース電
極）Ｓ２同士を接続した構成である。交流電源１１２の
接地される側には、第２主半導体素子ＱＡ２の第４主電
極（ドレイン電極）Ｄ２が負荷１０２を介して接続され
る。即ち、負荷１０２は接地（ＧＮＤ）と第２主半導体
素子ＱＡ２の第４主電極（ドレイン電極）Ｄ２の間に接
続される。
トランジスタからなる第１主半導体素子ＱＡ１１の第２
主電極（ソース電極）Ｓ１と、ｎＭＯＳトランジスタか
らなる第２主半導体素子ＱＡ２の第３主電極（ソース電
極）Ｓ２同士を接続した構成である。交流電源１１２の
接地される側には、第２主半導体素子ＱＡ２の第４主電
極（ドレイン電極）Ｄ２が負荷１０２を介して接続され
る。即ち、負荷１０２は接地（ＧＮＤ）と第２主半導体
素子ＱＡ２の第４主電極（ドレイン電極）Ｄ２の間に接
続される。
【０１００】そして、この交流用スイッチングデバイス
がオンになったときの交流電流の経路は次のようにな
る。まず、第１主半導体素子ＱＡ１１の第１主電極（ド
レイン電極）Ｄ１の電位が正の時は、第１主半導体素子
ＱＡ１１はターン・オンし、第２主半導体素子ＱＡ２は
ターン・オフしている。この場合、電流は第１主半導体
素子ＱＡ１１の第１主電極（ドレイン電極）Ｄ１から第
２主電極（ソース電極）Ｓ１を流れ、第２主半導体素子
ＱＡ２の第３主電極（ソース電極）Ｓ２と第４主電極
（ドレイン電極）Ｄ２間に存在する第２寄生ダイオード
ＤＰ２を経由して流れる。
がオンになったときの交流電流の経路は次のようにな
る。まず、第１主半導体素子ＱＡ１１の第１主電極（ド
レイン電極）Ｄ１の電位が正の時は、第１主半導体素子
ＱＡ１１はターン・オンし、第２主半導体素子ＱＡ２は
ターン・オフしている。この場合、電流は第１主半導体
素子ＱＡ１１の第１主電極（ドレイン電極）Ｄ１から第
２主電極（ソース電極）Ｓ１を流れ、第２主半導体素子
ＱＡ２の第３主電極（ソース電極）Ｓ２と第４主電極
（ドレイン電極）Ｄ２間に存在する第２寄生ダイオード
ＤＰ２を経由して流れる。
【０１０１】次に、第１主半導体素子ＱＡ１１の第１主
電極（ドレイン電極）Ｄ１の電位が負になると、第１主
半導体素子ＱＡ１１はターン・オフし、第２主半導体素
子ＱＡ２はターン・オンする。このとき、電流は第２主
半導体素子ＱＡ２の第４主電極（ドレイン電極）Ｄ２か
ら第３主電極（ソース電極）Ｓ２を流れ、第１主半導体
素子ＱＡ１１の第２主電極（ソース電極）Ｓ１と第１主
電極（ドレイン電極）Ｄ１に存在する第１寄生ダイオー
ドＤｐ１を経由して流れる。
電極（ドレイン電極）Ｄ１の電位が負になると、第１主
半導体素子ＱＡ１１はターン・オフし、第２主半導体素
子ＱＡ２はターン・オンする。このとき、電流は第２主
半導体素子ＱＡ２の第４主電極（ドレイン電極）Ｄ２か
ら第３主電極（ソース電極）Ｓ２を流れ、第１主半導体
素子ＱＡ１１の第２主電極（ソース電極）Ｓ１と第１主
電極（ドレイン電極）Ｄ１に存在する第１寄生ダイオー
ドＤｐ１を経由して流れる。
【０１０２】図９と同様に、第１のドライバ８１１は、
第１主半導体素子ＱＡ１１と同型のｎＭＯＳトランジス
タ（第１基準半導体素子）を含む。この第１基準半導体
素子のドレイン電極、ゲート電極は、それぞれ、第１主
半導体素子ＱＡ１１のドレイン電極、ゲート電極に接続
されている。更に、第１のドライバ８１１は、第１の比
較器を有する。この第１の比較器“＋”入力端子は抵抗
を介して第１主半導体素子ＱＡ１１の第２主電極（ソー
ス電極）Ｓ１に接続され、“−”入力端子は抵抗を介し
て第１基準半導体素子のソース電極に接続されている。
第１主半導体素子ＱＡ１１と同型のｎＭＯＳトランジス
タ（第１基準半導体素子）を含む。この第１基準半導体
素子のドレイン電極、ゲート電極は、それぞれ、第１主
半導体素子ＱＡ１１のドレイン電極、ゲート電極に接続
されている。更に、第１のドライバ８１１は、第１の比
較器を有する。この第１の比較器“＋”入力端子は抵抗
を介して第１主半導体素子ＱＡ１１の第２主電極（ソー
ス電極）Ｓ１に接続され、“−”入力端子は抵抗を介し
て第１基準半導体素子のソース電極に接続されている。
【０１０３】一方、第２のドライバ８１２には、第２主
半導体素子ＱＡ２と同型のＭＯＳトランジスタ（第２基
準半導体素子）が含まれている。この第２基準半導体素
子のソース電極、ゲート電極は、それぞれ、第２主半導
体素子ＱＡ２のソース電極、ゲート電極に接続され、ド
レイン電極は、基準抵抗Ｒrに接続されている。そし
て、第２のドライバ８１２は、第２の比較器を有する。
第２の比較器の“＋”入力端子には、抵抗を介して第２
主半導体素子ＱＡ２の第４主電極（ドレイン電極）が接
続され、“−”入力端子は抵抗を介して第２基準半導体
素子のドレイン電極に接続されている。このように構成
しておけば、図９の回路と基本的に同様な原理により、
異常電流発生時には、第１のドライバ８１１及び第２の
ドライバ８１２により、第１及び第２主半導体素子をそ
れぞれオン／オフ制御して電流振動を生成することが出
来る。そして、この電流振動の回数を計測することによ
り、第１及び第２主半導体素子を遮断することが可能で
ある。
半導体素子ＱＡ２と同型のＭＯＳトランジスタ（第２基
準半導体素子）が含まれている。この第２基準半導体素
子のソース電極、ゲート電極は、それぞれ、第２主半導
体素子ＱＡ２のソース電極、ゲート電極に接続され、ド
レイン電極は、基準抵抗Ｒrに接続されている。そし
て、第２のドライバ８１２は、第２の比較器を有する。
第２の比較器の“＋”入力端子には、抵抗を介して第２
主半導体素子ＱＡ２の第４主電極（ドレイン電極）が接
続され、“−”入力端子は抵抗を介して第２基準半導体
素子のドレイン電極に接続されている。このように構成
しておけば、図９の回路と基本的に同様な原理により、
異常電流発生時には、第１のドライバ８１１及び第２の
ドライバ８１２により、第１及び第２主半導体素子をそ
れぞれオン／オフ制御して電流振動を生成することが出
来る。そして、この電流振動の回数を計測することによ
り、第１及び第２主半導体素子を遮断することが可能で
ある。
【０１０４】或いは、第１主半導体素子ＱＡ１１及び第
２主半導体素子ＱＡ２を、温度センサ内蔵スイッチング
素子とすれば、異常電流発生による電流振動により促進
された発熱を利用して、第１及び第２主半導体素子を遮
断することが可能である。
２主半導体素子ＱＡ２を、温度センサ内蔵スイッチング
素子とすれば、異常電流発生による電流振動により促進
された発熱を利用して、第１及び第２主半導体素子を遮
断することが可能である。
【０１０５】そして、これらの第１主半導体素子ＱＡ１
１、第２主半導体素子ＱＡ２、第１のドライバ８１１及
び第２のドライバ８１２を同一半導体基板上に集積化し
て、モノリシック・パワーＩＣを構成しても良い。所定
の回路を、すべて同一半導体チップ上に集積化すれば、
極めて軽量・小型なパワーＩＣが実現出来る。或いは、
図１１と同様に、第１主半導体素子ＱＡ１１、第１基準
半導体素子、第２主半導体素子ＱＡ２、第２基準半導体
素子を同一の半導体チップ上（パワーチップ）に集積化
し、第１のドライバ８１１及び第２のドライバ８１２等
の制御回路を、パワーチップとは異なる他の半導体チッ
プ（制御チップ）上に集積化し、パワーチップ及び制御
チップを同一のパッケージ基板上に実装した、マルチチ
ップモジュール（ＭＣＭ）やハイブリッドＩＣの構成で
もかまわない。
１、第２主半導体素子ＱＡ２、第１のドライバ８１１及
び第２のドライバ８１２を同一半導体基板上に集積化し
て、モノリシック・パワーＩＣを構成しても良い。所定
の回路を、すべて同一半導体チップ上に集積化すれば、
極めて軽量・小型なパワーＩＣが実現出来る。或いは、
図１１と同様に、第１主半導体素子ＱＡ１１、第１基準
半導体素子、第２主半導体素子ＱＡ２、第２基準半導体
素子を同一の半導体チップ上（パワーチップ）に集積化
し、第１のドライバ８１１及び第２のドライバ８１２等
の制御回路を、パワーチップとは異なる他の半導体チッ
プ（制御チップ）上に集積化し、パワーチップ及び制御
チップを同一のパッケージ基板上に実装した、マルチチ
ップモジュール（ＭＣＭ）やハイブリッドＩＣの構成で
もかまわない。
【０１０６】又、半導体材料はシリコン（Ｓｉ）に限定
されるものではない。例えば、炭化珪素（ＳｉＣ）等の
化合物半導体でも良く、ゲルマニウム（Ｇｅ）−Ｓｉの
ヘテロ接合、ＳｉＣ−Ｓｉのヘテロ接合を用いても良
い。これらのヘテロ接合を用いる場合は、ＨＥＭＴと類
似なトランジスタで、本発明の第１主半導体素子ＱＡ１
１、第２主半導体素子ＱＡ２等を構成出来る。
されるものではない。例えば、炭化珪素（ＳｉＣ）等の
化合物半導体でも良く、ゲルマニウム（Ｇｅ）−Ｓｉの
ヘテロ接合、ＳｉＣ−Ｓｉのヘテロ接合を用いても良
い。これらのヘテロ接合を用いる場合は、ＨＥＭＴと類
似なトランジスタで、本発明の第１主半導体素子ＱＡ１
１、第２主半導体素子ＱＡ２等を構成出来る。
【０１０７】このように、本発明はここでは記載してい
ない様々な実施の形態等を含むことは勿論である。従っ
て、本発明の技術的範囲は上記の説明から妥当な特許請
求の範囲に係る発明特定事項によってのみ定められるも
のである。
ない様々な実施の形態等を含むことは勿論である。従っ
て、本発明の技術的範囲は上記の説明から妥当な特許請
求の範囲に係る発明特定事項によってのみ定められるも
のである。
【０１０８】
【発明の効果】以上説明したように、本発明の交流用ス
イッチングデバイスによれば、電流検出を行うために交
流電力の供給経路に直接接続されるシャント抵抗が不要
である。このため、交流電力の供給経路の熱損失を抑
え、高効率の交流電力供給が可能となる。
イッチングデバイスによれば、電流検出を行うために交
流電力の供給経路に直接接続されるシャント抵抗が不要
である。このため、交流電力の供給経路の熱損失を抑
え、高効率の交流電力供給が可能となる。
【０１０９】又、本発明によれば、集積化が容易で、安
価な交流用スイッチングデバイスを提供することが出来
る。
価な交流用スイッチングデバイスを提供することが出来
る。
【０１１０】更に、本発明によれば、溶断ヒューズが不
要な交流電力の供給経路に使用することが可能な交流用
スイッチングデバイスを提供することが出来る。
要な交流電力の供給経路に使用することが可能な交流用
スイッチングデバイスを提供することが出来る。
【０１１１】更に、本発明によれば、溶断ヒューズが不
要であり、交流電力の供給経路の小型・軽量化を促進す
ると共に、溶断ヒューズの交換の手間も不要な交流用半
導体ヒューズに用いる交流用スイッチングデバイスを提
供することが出来る。
要であり、交流電力の供給経路の小型・軽量化を促進す
ると共に、溶断ヒューズの交換の手間も不要な交流用半
導体ヒューズに用いる交流用スイッチングデバイスを提
供することが出来る。
【０１１２】更に、本発明によれば、ある程度の短絡抵
抗を持つ不完全短絡などのレアショートが発生した場合
の異常電流に対しても高速応答が可能な交流用半導体ヒ
ューズに用いる交流用スイッチングデバイスを提供する
ことが出来る。
抗を持つ不完全短絡などのレアショートが発生した場合
の異常電流に対しても高速応答が可能な交流用半導体ヒ
ューズに用いる交流用スイッチングデバイスを提供する
ことが出来る。
【０１１３】そして、このような不完全短絡における遮
断速度を任意に設定可能な交流用半導体ヒューズに用い
る交流用スイッチングデバイスを提供することが出来
る。
断速度を任意に設定可能な交流用半導体ヒューズに用い
る交流用スイッチングデバイスを提供することが出来
る。
【０１１４】特に、交流用半導体ヒューズに用いる半導
体スイッチの集積化が容易であるので、交流用半導体ヒ
ューズとして必要な容積を縮小出来るとともに、装置コ
ストを大幅に削減することが出来る。
体スイッチの集積化が容易であるので、交流用半導体ヒ
ューズとして必要な容積を縮小出来るとともに、装置コ
ストを大幅に削減することが出来る。
【０１１５】更に、本発明によれば、異常電流の検出に
マイコン等の複雑、高価なハードウェアが不要であり、
交流電力の供給経路の小型・軽量化を実現し、その装置
コストを大幅に削減することが出来る。
マイコン等の複雑、高価なハードウェアが不要であり、
交流電力の供給経路の小型・軽量化を実現し、その装置
コストを大幅に削減することが出来る。
【０１１６】更に、本発明によれば、主電極間電圧の過
渡特性の変化を利用しているので、所定タイミングで所
定しきい値との比較を行って過電流検出を行う従来の手
法と比較して、コンデンサや複数の抵抗等の回路素子が
不要になる。
渡特性の変化を利用しているので、所定タイミングで所
定しきい値との比較を行って過電流検出を行う従来の手
法と比較して、コンデンサや複数の抵抗等の回路素子が
不要になる。
【０１１７】このため、本発明によれば、回路素子のバ
ラツキによる検出誤差がより低減出来る。又、半導体チ
ップに対する外付けコンデンサも不要にすることが可能
であるので、実装スペース及び装置コストをより削減す
ることが出来る。
ラツキによる検出誤差がより低減出来る。又、半導体チ
ップに対する外付けコンデンサも不要にすることが可能
であるので、実装スペース及び装置コストをより削減す
ることが出来る。
【０１１８】更に、本発明によれば、基準半導体素子の
電流容量が主半導体素子の電流容量よりも小さくなるよ
うに設定し、半導体チップの面積利用効率を高めている
ので、半導体チップの小面積化が容易である。この結
果、実装スペースを小型化出来るとともに、装置コスト
を削減出来る。
電流容量が主半導体素子の電流容量よりも小さくなるよ
うに設定し、半導体チップの面積利用効率を高めている
ので、半導体チップの小面積化が容易である。この結
果、実装スペースを小型化出来るとともに、装置コスト
を削減出来る。
【図１】本発明の実施の形態に係る交流用スイッチング
デバイスの等価回路表現である。
デバイスの等価回路表現である。
【図２】逆導通型の半導体素子として、ｎＭＯＳトラン
ジスタのユニット素子の一部を示す半導体チップの断面
図である。
ジスタのユニット素子の一部を示す半導体チップの断面
図である。
【図３】逆導通型の半導体素子として、コレクタショー
ト型のＩＧＢＴのユニット素子の一部を示す半導体チッ
プの断面図である。
ト型のＩＧＢＴのユニット素子の一部を示す半導体チッ
プの断面図である。
【図４】本発明の実施の形態に係る交流用スイッチング
デバイスの等価回路表現である。
デバイスの等価回路表現である。
【図５】交流用スイッチングデバイスを構成するパッケ
ージ（大電流制御用モジュール）の構造を示した平面図
である。
ージ（大電流制御用モジュール）の構造を示した平面図
である。
【図６】図５のＩ−Ｉ方向に沿った断面図である。
【図７】大電流制御用モジュールに用いるソース電極部
材の構造を説明するための鳥瞰図である。
材の構造を説明するための鳥瞰図である。
【図８】本発明の実施の形態に係る交流用スイッチング
デバイスの構造の一部を示す半導体チップの断面図であ
る。
デバイスの構造の一部を示す半導体チップの断面図であ
る。
【図９】本発明の実施の形態に係るパワーＩＣの回路図
である。
である。
【図１０】本発明の実施の形態に係るパワーＩＣに印加
される交流電圧の過渡応答特性を示す説明図である。
される交流電圧の過渡応答特性を示す説明図である。
【図１１】本発明の実施の形態に係るＭＣＭの平面図で
ある。
ある。
【図１２】本発明の他の実施の形態に係る交流用スイッ
チングデバイスの構成図である。
チングデバイスの構成図である。
【図１３】従来の直流電源供給制御装置の回路構成図で
ある。
ある。
【図１４】温度センサ内蔵スイッチング素子の回路構成
図である。
図である。
３１ セラミック基板 ３２ フランジ ３８ セラミックハウジング ３９ 低膨張金属製部材 ４７ プローブピン ４８ インシュレータ ６１ 第１チップ押さえ部 ６２ 第２チップ押さえ部 ６３ 絶縁体 ６４ 背骨部 １０１ 電源 １０２ 負荷 １１１ 駆動回路（制御手段） １２１ 温度センサ １２２ ラッチ回路 ３０１ ソース電極 ３０２ 層間絶縁膜 ３０３ ゲート電極 ３０４ ゲート絶縁膜 ３０５ ソース領域 ３０６ ｐボディ領域 ３０７ ドリフト領域 ３０８ ドレイン領域 ３０９ ドレイン電極 ３２１ エミッタ電極 ３２５ エミッタ領域 ３２６ ｐベース領域 ３２８ コレクタ領域 ３２９ コレクタ電極 ３３７ ｎ＋ショート領域 ３５１，３５２，３５３，３５４ 半導体チップ ３９１，３９２，３９３，３９４ ゲート電極パッド ４０１，４０２，４０３，４０４、４０５ 銅板 ５０１ 台基板 ５０２ ＳＯＩ酸化膜（埋め込み絶縁膜） ５０３ トレンチ側壁絶縁膜 ５０４ 半絶縁性ポリシリコン（ＳＩＰＯＳ） ８０１ オン／オフ積算回路 ９０１ パッケージ基板 ９０２ 支持板 ９１１ パワーチップ ９１２ 制御チップ ９１３ 絶縁板 ９２１〜９２５ 中継端子 ９３１〜９３８，９４１〜９４７ ボンディングパッド ９５１〜９６５ ボンディングワイヤ ９７１ 第１リード ９７２ 第２リード ９７３ 第３リード ９７４ 第４リード ９７５ 第５リード Ｃ１〜Ｃ４ コンデンサ ＣＭＰ１ 第１比較器 ＣＭＰ２ 第２比較器 Ｄ１〜Ｄ８、Ｄ１１〜Ｄ１４、Ｄ５１〜Ｄ５３、Ｄ５６
〜Ｄ５８、Ｄ７１ ダイオード Ｉ１ インバータ ＮＡＮＤ１、ＮＡＮＤ２ ＮＡＮＤゲート ＱＡ１、ＱＡ１１ 第１主半導体素子 ＱＡ２ 第２主半導体素子 ＱＢ１ 第１基準半導体素子 ＱＢ２ 第２基準半導体素子 ＱＦ 温度センサ内蔵スイッチング素子 Ｑ１〜Ｑ６、Ｑ１１、Ｑ１２、Ｑ５１、Ｑ５２、Ｑ７
１、Ｑ７２ ｎｐｎ型ＢＪＴ ＲＧ 内部抵抗 Ｒ１〜Ｒ１４、Ｒ３１〜Ｒ３３、Ｒ４１、Ｒ４２、Ｒ５
１、Ｒ５２、Ｒ５４〜Ｒ５８、Ｒ６０〜Ｒ６３、Ｒ７１
〜Ｒ７５ 抵抗 Ｒr 基準抵抗 ＳＷ１，ＳＷ２ スイッチ Ｔ１ 第１リード Ｔ２ 第２リード 第３リード９７３第４リード９７４，第５リード９７５ ＺＤ１〜ＺＤ４、ＺＤ２２、ＺＤ５１〜ＺＤ５３ ツェ
ナーダイオード
〜Ｄ５８、Ｄ７１ ダイオード Ｉ１ インバータ ＮＡＮＤ１、ＮＡＮＤ２ ＮＡＮＤゲート ＱＡ１、ＱＡ１１ 第１主半導体素子 ＱＡ２ 第２主半導体素子 ＱＢ１ 第１基準半導体素子 ＱＢ２ 第２基準半導体素子 ＱＦ 温度センサ内蔵スイッチング素子 Ｑ１〜Ｑ６、Ｑ１１、Ｑ１２、Ｑ５１、Ｑ５２、Ｑ７
１、Ｑ７２ ｎｐｎ型ＢＪＴ ＲＧ 内部抵抗 Ｒ１〜Ｒ１４、Ｒ３１〜Ｒ３３、Ｒ４１、Ｒ４２、Ｒ５
１、Ｒ５２、Ｒ５４〜Ｒ５８、Ｒ６０〜Ｒ６３、Ｒ７１
〜Ｒ７５ 抵抗 Ｒr 基準抵抗 ＳＷ１，ＳＷ２ スイッチ Ｔ１ 第１リード Ｔ２ 第２リード 第３リード９７３第４リード９７４，第５リード９７５ ＺＤ１〜ＺＤ４、ＺＤ２２、ＺＤ５１〜ＺＤ５３ ツェ
ナーダイオード
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０２Ｈ 7/20 Ｈ０２Ｈ 7/20 Ｆ Ｈ０３Ｋ 17/00 Ｈ０３Ｋ 17/00 Ａ
Claims (19)
- 【請求項１】 交流用半導体ヒューズに用いるためのス
イッチングデバイスであって、 交流電源の非接地側に接続される第１主電極、前記第１
主電極に対向した第２主電極、前記第１及び第２主電極
を流れる主電流を制御する第１制御電極とを有し、前記
第１主電極にカソード領域を、前記第２主電極にアノー
ド領域が接続される第１寄生ダイオードを内在するｐチ
ャネル型の第１主半導体素子と、 前記第２主電極に接続される第３主電極、前記第３主電
極に対向し負荷に接続される第４主電極、前記第３及び
第４主電極を流れる主電流を制御する第２制御電極とを
有し、前記第３主電極にアノード領域を、前記第４主電
極にカソード領域が接続される第２寄生ダイオードを内
在するｎチャネル型の第２主半導体素子とからなること
を特徴とする交流用スイッチングデバイス。 - 【請求項２】 前記第１及び第２制御電極は、スイッチ
投入時において、抵抗を介して接地されることを特徴と
する請求項１記載の交流用スイッチングデバイス。 - 【請求項３】 前記第１主電極、第１制御電極にそれぞ
れ接続された第５主電極、第３制御電極と、第６主電極
とを有する第１基準半導体素子と、 前記第３主電極、第２制御電極にそれぞれ接続された第
７主電極、第４制御電極と、第８主電極とを有する第２
基準半導体素子と、 前記第２及び第６主電極間の電圧を比較する第１の比較
器と、 前記第４及び第８主電極間の電圧を比較する第２の比較
器とを更に具備し、前記第２主電極の電位が、前記第６
主電極の電位を下回ったときに、前記第１主半導体素子
をオン／オフ動作させ、 前記第４主電極の電位が、前記第８主電極の電位を上回
ったときに、前記第２主半導体素子をオン／オフ動作さ
せることを特徴とする請求項１又は２記載の交流用スイ
ッチングデバイス。 - 【請求項４】 前記第１主半導体素子はＮ１個の第１の
ユニット素子から構成され、前記第１基準半導体素子
は、Ｎ２個の前記第１のユニット素子から構成され、Ｎ
１≫Ｎ２であることを特徴とする請求項３記載の交流用
スイッチングデバイス。 - 【請求項５】 前記第２主半導体素子はＮ３個の第２の
ユニット素子から構成され、前記第２基準半導体素子
は、Ｎ４個の前記第２のユニット素子から構成され、Ｎ
３≫Ｎ４であることを特徴とする請求項４記載の交流用
スイッチングデバイス。 - 【請求項６】 前記第１主半導体素子及び前記第２主半
導体素子は、それぞれ温度センサ内蔵スイッチング素子
であることを特徴とする請求項１乃至５のいずれか１項
記載の交流用スイッチングデバイス。 - 【請求項７】 前記第１主半導体素子、第１基準半導体
素子、第２主半導体素子、第２基準半導体素子は同一半
導体基板上に集積化されていることを特徴とする請求項
２乃至６のいずれか１項記載の交流用スイッチングデバ
イス。 - 【請求項８】 前記第１主半導体素子、第１基準半導体
素子、第２主半導体素子、第２基準半導体素子は、互い
に絶縁分離された島状の半導体領域に形成されているこ
とを特徴とする請求項２乃至７のいずれか１項記載の交
流用スイッチングデバイス。 - 【請求項９】 前記第２，第４，第６，第８主電極は、
それぞれ前記島状の半導体領域の底部に設けられた埋め
込み領域として形成されていることを特徴とする請求項
８記載の交流用スイッチングデバイス。 - 【請求項１０】 前記第１主半導体素子、第１基準半導
体素子、第２主半導体素子、第２基準半導体素子は同一
パッケージ内に、個別素子として搭載されていることを
特徴とする請求項２乃至７のいずれか１項記載の交流用
スイッチングデバイス。 - 【請求項１１】 前記第１主半導体素子、第１基準半導
体素子、第２主半導体素子、第２基準半導体素子は、同
一パッケージ基板の表面に設けられた、互いに独立した
導電体板の上にそれぞれ形成されていることを特徴とす
る請求項２乃至７、及び１０のいずれか１項記載の交流
用スイッチングデバイス。 - 【請求項１２】 前記第２及び第３主電極は、前記パッ
ケージの内部構造として互いに接続されていることを特
徴とする請求項１０又は１１記載の交流用スイッチング
デバイス。 - 【請求項１３】 交流用半導体ヒューズに用いるための
スイッチングデバイスであって、 交流電源の非接地側に接続される第１主電極、前記第１
主電極に対向した第２主電極、チャージポンプで昇圧さ
れた第１のドライバに接続され、前記第１及び第２主電
極を流れる主電流を制御する第１制御電極とを有し、前
記第１主電極にカソード領域を、前記第２主電極にアノ
ード領域が接続される第１寄生ダイオードを内在するｎ
チャネル型の第１主半導体素子と、 前記第２主電極に接続される第３主電極、前記第３主電
極に対向し負荷に接続される第４主電極、前記第１のド
ライバとは異なる第２のドライバに接続され、前記第３
及び第４主電極を流れる主電流を制御する第２制御電極
とを有し、前記第３主電極にアノード領域を、前記第４
主電極にカソード領域が接続される第２寄生ダイオード
を内在するｎチャネル型の第２主半導体素子とからなる
ことを特徴とする交流用スイッチングデバイス。 - 【請求項１４】 前記第１主半導体素子及び前記第２主
半導体素子は、それぞれ温度センサ内蔵スイッチング素
子であることを特徴とする請求項１３記載の交流用スイ
ッチングデバイス。 - 【請求項１５】 前記第１主電極と前記第１の比較器の
電源端子の間に接続された第１のトランジスタと、 前記第１の比較器の接地端子と接地電位間に接続された
抵抗と、 前記第２主電極と前記第２の比較器の電源端子の間に接
続された第２のトランジスタと、 前記第２の比較器の接地端子と接地電位間に接続された
抵抗とを更に有することを特徴とする請求項３記載の交
流用スイッチングデバイス。 - 【請求項１６】 前記第１の比較器の電源端子にエミッ
タ電極を、前記第１の比較器の出力端子にベース電極を
接続した第３のトランジスタと、 前記第２の比較器の電源端子にエミッタ電極を、前記第
２の比較器の出力端子にベース電極を接続した第４のト
ランジスタとを更に有することを特徴とする請求項３又
は１５記載の交流用スイッチングデバイス。 - 【請求項１７】 前記第３のトランジスタのコレクタ電
極に接続された逆流防止ダイオードと、該逆流防止ダイ
オードに接続されたオン／オフ積算回路を更に有するこ
とを特徴とする請求項３，１５，１６のいずれか１項記
載の交流用スイッチングデバイス。 - 【請求項１８】 前記第１主電極と接地電位間に接続さ
れた４個のダイオードからなるブリッジ回路を更に有す
ることを特徴とする請求項３，１５，１６，１７のいず
れか１項記載の交流用スイッチングデバイス。 - 【請求項１９】 前記ブリッジ回路の２つの中点間に接
続された電源コンデンサと、 該電源コンデンサの両端間に接続された電源抵抗と、電
源ツェナーダイオードとからなる直列回路とを更に有
し、前記電源ツェナーダイオードの両端の電位をオン／
オフ積算回路の電源電圧として用いることを特徴とする
請求項１８記載の交流用スイッチングデバイス。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000035925A JP4040229B2 (ja) | 1999-02-14 | 2000-02-14 | 交流用スイッチングデバイス |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7425799 | 1999-02-14 | ||
| JP11-74257 | 1999-02-14 | ||
| JP2000035925A JP4040229B2 (ja) | 1999-02-14 | 2000-02-14 | 交流用スイッチングデバイス |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000299634A true JP2000299634A (ja) | 2000-10-24 |
| JP4040229B2 JP4040229B2 (ja) | 2008-01-30 |
Family
ID=26415383
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000035925A Expired - Fee Related JP4040229B2 (ja) | 1999-02-14 | 2000-02-14 | 交流用スイッチングデバイス |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP4040229B2 (ja) |
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2002082608A1 (fr) * | 2001-04-06 | 2002-10-17 | Yazaki Corporation | Boite de jonction electrique |
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| US7091597B2 (en) | 2003-07-28 | 2006-08-15 | Sharp Kabushiki Kaisha | Power supply device |
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| WO2023162294A1 (ja) * | 2022-02-25 | 2023-08-31 | 株式会社日立製作所 | 半導体装置 |
-
2000
- 2000-02-14 JP JP2000035925A patent/JP4040229B2/ja not_active Expired - Fee Related
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| Publication number | Publication date |
|---|---|
| JP4040229B2 (ja) | 2008-01-30 |
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|---|---|---|---|
| A977 | Report on retrieval |
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|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20060214 |
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| A521 | Written amendment |
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|
| A131 | Notification of reasons for refusal |
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